JPH0555578A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0555578A JPH0555578A JP21872391A JP21872391A JPH0555578A JP H0555578 A JPH0555578 A JP H0555578A JP 21872391 A JP21872391 A JP 21872391A JP 21872391 A JP21872391 A JP 21872391A JP H0555578 A JPH0555578 A JP H0555578A
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Abstract
(57)【要約】
【目的】絶縁層を形成する場合に、容易、かつ、再現性
良く絶縁体をエッチング加工する。 【構成】島状パターンの最上層に高濃度に不純物Ａをド
ープした非晶質シリコンからなる第１ゲート電極用薄膜
を設け、この上に側面絶縁膜を形成した後、エッチング
により島状パターンの側面部以外の側面絶縁膜を除去す
る。この際、エッチングガス中の前記不純物Ａの量を検
知してエッチングを終了させる。
良く絶縁体をエッチング加工する。 【構成】島状パターンの最上層に高濃度に不純物Ａをド
ープした非晶質シリコンからなる第１ゲート電極用薄膜
を設け、この上に側面絶縁膜を形成した後、エッチング
により島状パターンの側面部以外の側面絶縁膜を除去す
る。この際、エッチングガス中の前記不純物Ａの量を検
知してエッチングを終了させる。
Description
【０００１】
【産業上の利用分野】この発明は、低温プロセスで作製
でき、ディスプレイデバイスやイメージセンサ等に使用
される薄膜トランジスタの製造方法に関するものであ
る。
でき、ディスプレイデバイスやイメージセンサ等に使用
される薄膜トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、大面積のガラス基板上に薄膜トラ
ンジスタが形成されるようになっている。この場合、作
製プロセスはせいぜい６００℃程度の低温プロセスとな
る。
ンジスタが形成されるようになっている。この場合、作
製プロセスはせいぜい６００℃程度の低温プロセスとな
る。
【０００３】薄膜トランジスタは一般に電界効果型トラ
ンジスタであり、その特性は半導体層、ゲート絶縁膜間
の界面状態に非常に大きく影響される。熱酸化法により
ゲート絶縁膜と半導体層の界面を半導体層内部に作り込
み界面状態を良好に保つことができる高温プロセスと異
なり、低温プロセスで半導体層、ゲート電極膜間の界面
状態を良好な状態（界面準位密度の低減）にするために
は、半導体層を成膜した後、大気に晒さず連続してゲー
ト絶縁膜を形成することが望ましい。ところがこの方法
であると、半導体層、ゲート絶縁膜の成膜後、トランジ
スタ形成部分以外を除去して島状パターンを形成する必
要があり、島状パターンの側面に半導体層が露出した状
態となる。この状態でゲート電極膜を成膜すれば、ゲー
ト電極膜と露出した半導体層の側面とが接して漏れ電流
を増大することになる。
ンジスタであり、その特性は半導体層、ゲート絶縁膜間
の界面状態に非常に大きく影響される。熱酸化法により
ゲート絶縁膜と半導体層の界面を半導体層内部に作り込
み界面状態を良好に保つことができる高温プロセスと異
なり、低温プロセスで半導体層、ゲート電極膜間の界面
状態を良好な状態（界面準位密度の低減）にするために
は、半導体層を成膜した後、大気に晒さず連続してゲー
ト絶縁膜を形成することが望ましい。ところがこの方法
であると、半導体層、ゲート絶縁膜の成膜後、トランジ
スタ形成部分以外を除去して島状パターンを形成する必
要があり、島状パターンの側面に半導体層が露出した状
態となる。この状態でゲート電極膜を成膜すれば、ゲー
ト電極膜と露出した半導体層の側面とが接して漏れ電流
を増大することになる。
【０００４】そこで、島状パターンの形成後、島状パタ
ーン（半導体層）の側面部に絶縁膜を形成し、その後ゲ
ート電極膜を成膜すれば、半導体層側面とゲート電極膜
とが接触することがなくなり、漏れ電流の増大を防止す
ることができる。側面部の絶縁膜の形成方法としては、
基板全面に絶縁膜を成膜した後エッチングによって島状
パターンの側面部にのみ絶縁膜を残存させる方法があ
る。このとき、ゲート絶縁膜に通常よく用いられるSiO2
膜を用いると、半導体層の側壁を覆う絶縁膜はSiO2と選
択的にエッチング加工できることが必要条件となる。も
し、半導体側面部を覆う絶縁膜にゲート絶縁膜と同じSi
O2膜、または、SiO2とエッチング選択比の小さいSi3N4
膜等を用いた場合、エッチング加工の際にエッチング時
間を厳密に管理しない限り同時にゲート絶縁膜をもエッ
チングしてしまうことになる。なお、SiO2とエッチング
選択性のある絶縁膜として、ＰをドープしたSiO2（リン
ガラス，以下ＰＳＧという）があるが、ＰＳＧで被覆す
ると、ＰＳＧから半導体層に対してＰが拡散しトランジ
スタ特性に悪影響を与えてしまうおそれがある。
ーン（半導体層）の側面部に絶縁膜を形成し、その後ゲ
ート電極膜を成膜すれば、半導体層側面とゲート電極膜
とが接触することがなくなり、漏れ電流の増大を防止す
ることができる。側面部の絶縁膜の形成方法としては、
基板全面に絶縁膜を成膜した後エッチングによって島状
パターンの側面部にのみ絶縁膜を残存させる方法があ
る。このとき、ゲート絶縁膜に通常よく用いられるSiO2
膜を用いると、半導体層の側壁を覆う絶縁膜はSiO2と選
択的にエッチング加工できることが必要条件となる。も
し、半導体側面部を覆う絶縁膜にゲート絶縁膜と同じSi
O2膜、または、SiO2とエッチング選択比の小さいSi3N4
膜等を用いた場合、エッチング加工の際にエッチング時
間を厳密に管理しない限り同時にゲート絶縁膜をもエッ
チングしてしまうことになる。なお、SiO2とエッチング
選択性のある絶縁膜として、ＰをドープしたSiO2（リン
ガラス，以下ＰＳＧという）があるが、ＰＳＧで被覆す
ると、ＰＳＧから半導体層に対してＰが拡散しトランジ
スタ特性に悪影響を与えてしまうおそれがある。
【０００５】これを防止するため、島状パターンを形成
する前に第１のゲート電極膜を成膜し、半導体層、ゲー
ト絶縁膜、第１のゲート電極膜をエッチング加工して島
状パターンを形成する方法が提案されている。この方法
であると、島状パターンの最上層が第１のゲート電極膜
であるため、エッチング加工を行ってもゲート絶縁膜が
エッチングされてしまうことがない。
する前に第１のゲート電極膜を成膜し、半導体層、ゲー
ト絶縁膜、第１のゲート電極膜をエッチング加工して島
状パターンを形成する方法が提案されている。この方法
であると、島状パターンの最上層が第１のゲート電極膜
であるため、エッチング加工を行ってもゲート絶縁膜が
エッチングされてしまうことがない。
【０００６】
【発明が解決しようとする課題】上述したように、島状
パターンの側面部の絶縁膜を形成する場合には、基板全
面に絶縁膜を形成した後、エッチング加工することで側
面部にのみ絶縁膜を形成することがあるが、この場合、
エッチングの時間の管理ができないと残存する絶縁膜の
量を制御することができない。エッチング時間の管理方
法としては、エッチングしようとする材料のエッチング
速度のデータを元に、その材料の膜厚からエッチング時
間を算出するといった方法が最も簡単に行えるが、エッ
チングの再現性がよほど良くないと残存させる量を制御
することが難しい問題があった。
パターンの側面部の絶縁膜を形成する場合には、基板全
面に絶縁膜を形成した後、エッチング加工することで側
面部にのみ絶縁膜を形成することがあるが、この場合、
エッチングの時間の管理ができないと残存する絶縁膜の
量を制御することができない。エッチング時間の管理方
法としては、エッチングしようとする材料のエッチング
速度のデータを元に、その材料の膜厚からエッチング時
間を算出するといった方法が最も簡単に行えるが、エッ
チングの再現性がよほど良くないと残存させる量を制御
することが難しい問題があった。
【０００７】この発明の目的は、半導体層、ゲート絶縁
膜、第１ゲート電極膜を含む島状パターンの側面にエッ
チング加工によって絶縁膜を形成する場合に、容易、か
つ、再現性良く絶縁体をエッチング加工できる薄膜トラ
ンジスタの製造方法を提供することにある。
膜、第１ゲート電極膜を含む島状パターンの側面にエッ
チング加工によって絶縁膜を形成する場合に、容易、か
つ、再現性良く絶縁体をエッチング加工できる薄膜トラ
ンジスタの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明は、絶縁性基板
上に半導体層、ゲート絶縁膜、および、高濃度に不純物
Ａをドープした非晶質シリコンからなる第１ゲート電極
用薄膜、を順次成膜して積層膜を形成する工程と、前記
積層膜の薄膜トランジスタ形成部分以外を除去すること
で前記積層膜の島状パターンを形成する工程と、前記島
状パターンの側面に側面絶縁膜を形成する工程と、パタ
ーンエッチングにより前記島状パターンの側面部以外の
側面絶縁膜を除去し、この際、エッチングガス中の前記
不純物Ａの量を検知してエッチングを終了させる工程
と、前記島状パターン上に前記第１ゲート電極用薄膜と
同一組成の第２ゲート電極用薄膜を成膜する工程と、同
一レジストパターンを用いた第１ゲート電極用薄膜およ
び第２ゲート電極用薄膜のエッチングによりゲート電極
膜に形成する工程と、ゲート電極膜の非晶質シリコンを
結晶化アニールする工程と、を備えてなる。
上に半導体層、ゲート絶縁膜、および、高濃度に不純物
Ａをドープした非晶質シリコンからなる第１ゲート電極
用薄膜、を順次成膜して積層膜を形成する工程と、前記
積層膜の薄膜トランジスタ形成部分以外を除去すること
で前記積層膜の島状パターンを形成する工程と、前記島
状パターンの側面に側面絶縁膜を形成する工程と、パタ
ーンエッチングにより前記島状パターンの側面部以外の
側面絶縁膜を除去し、この際、エッチングガス中の前記
不純物Ａの量を検知してエッチングを終了させる工程
と、前記島状パターン上に前記第１ゲート電極用薄膜と
同一組成の第２ゲート電極用薄膜を成膜する工程と、同
一レジストパターンを用いた第１ゲート電極用薄膜およ
び第２ゲート電極用薄膜のエッチングによりゲート電極
膜に形成する工程と、ゲート電極膜の非晶質シリコンを
結晶化アニールする工程と、を備えてなる。
【０００９】
【作用】この発明においては、積層膜の島状パターンの
最上部には不純物Ａがドープされた非晶質シリコンから
なる第１ゲート電極用薄膜が形成されており、この積層
膜上の絶縁膜をエッチング加工する際、エッチング面が
第１ゲート電極用薄膜に達して非晶質シリコン層がエッ
チングされ始めると、不純物Ａが溶け出し、エッチング
ガス中に混入される。したがって、エッチングガス中の
不純物Ａの量を検知することによってエッチングの進行
状態を判別することができ、それによってエッチングの
終了タイミングを容易に認識できる。なお、不純物Ａと
しては例えばＰ等が用いれらる。
最上部には不純物Ａがドープされた非晶質シリコンから
なる第１ゲート電極用薄膜が形成されており、この積層
膜上の絶縁膜をエッチング加工する際、エッチング面が
第１ゲート電極用薄膜に達して非晶質シリコン層がエッ
チングされ始めると、不純物Ａが溶け出し、エッチング
ガス中に混入される。したがって、エッチングガス中の
不純物Ａの量を検知することによってエッチングの進行
状態を判別することができ、それによってエッチングの
終了タイミングを容易に認識できる。なお、不純物Ａと
しては例えばＰ等が用いれらる。
【００１０】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。
ら詳細に説明する。
【００１１】図１は薄膜トランジスタの平面図、図２〜
図９は同薄膜トランジスタの製造工程を示す断面図であ
り、それぞれ（ａ）図は図１におけるＡ−Ａ′断面、
（ｂ）図は図１におけるＢ−Ｂ′断面を示した図であ
る。以下、製造工程を順を追って説明する。
図９は同薄膜トランジスタの製造工程を示す断面図であ
り、それぞれ（ａ）図は図１におけるＡ−Ａ′断面、
（ｂ）図は図１におけるＢ−Ｂ′断面を示した図であ
る。以下、製造工程を順を追って説明する。
【００１２】＜図２＞の工程 まずガラス基板１上に半導体層である多結晶シリコン膜
２を形成する。洗浄したガラス基板１をプラズマＣＶＤ
装置内にセットする。基板温度を約４００〜６００℃に
して、反応室内にH2およびSiH4ガスを導入する。SiH4ガ
スは熱とプラズマで分解され非晶質シリコン膜としてガ
ラス基板１上に堆積される。この反応により約１０００
Åの膜厚の非晶質シリコン膜を形成する。この非晶質シ
リコン膜は真空中、または、不活性ガス中において約６
００℃、５０時間アニールされることにより多結晶シリ
コン膜２となる。
２を形成する。洗浄したガラス基板１をプラズマＣＶＤ
装置内にセットする。基板温度を約４００〜６００℃に
して、反応室内にH2およびSiH4ガスを導入する。SiH4ガ
スは熱とプラズマで分解され非晶質シリコン膜としてガ
ラス基板１上に堆積される。この反応により約１０００
Åの膜厚の非晶質シリコン膜を形成する。この非晶質シ
リコン膜は真空中、または、不活性ガス中において約６
００℃、５０時間アニールされることにより多結晶シリ
コン膜２となる。
【００１３】続いて多結晶シリコン膜２上にゲート絶縁
膜としてのSiO2膜３を形成する。Siターゲットを用い、
O2およびAr等の不活性ガスを導入してスパッタを行い、
約１０００Åの膜厚のSiO2からなるゲート絶縁膜３を形
成する。
膜としてのSiO2膜３を形成する。Siターゲットを用い、
O2およびAr等の不活性ガスを導入してスパッタを行い、
約１０００Åの膜厚のSiO2からなるゲート絶縁膜３を形
成する。
【００１４】以上の工程においてプラズマＣＶＤ装置か
らアニール炉、アニール炉からスパッタ装置へのガラス
基板等の移動は、真空または不活性ガス雰囲気で保持さ
れたロードロック室を介しており、この間にガラス基板
および表面膜が大気中に晒されることはない。
らアニール炉、アニール炉からスパッタ装置へのガラス
基板等の移動は、真空または不活性ガス雰囲気で保持さ
れたロードロック室を介しており、この間にガラス基板
および表面膜が大気中に晒されることはない。
【００１５】ゲート絶縁膜３上にはさらに第１ゲート電
極用薄膜である非晶質シリコン膜が４ａ形成される。ガ
ラス基板１はプラズマＣＶＤ装置に移され、非晶質シリ
コン膜４ａが成膜される。このとき原料ガスとしてはSi
H4に対してPH3 が２０〜２００ ppmの割合で混入された
ものが用いられ、非晶質シリコン膜４ａ中には高濃度に
Ｐがドープされる。
極用薄膜である非晶質シリコン膜が４ａ形成される。ガ
ラス基板１はプラズマＣＶＤ装置に移され、非晶質シリ
コン膜４ａが成膜される。このとき原料ガスとしてはSi
H4に対してPH3 が２０〜２００ ppmの割合で混入された
ものが用いられ、非晶質シリコン膜４ａ中には高濃度に
Ｐがドープされる。
【００１６】＜図３＞の工程 以上で得た３層積層膜（２，３，４ａ）を、トランジス
タ形成部分に作成したレジストパターンにより３層とも
エッチングして島状パターンに加工する。この各層のエ
ッチングには反応性イオンエッチングが用いられ、エッ
チング後の島状パターンの側面は基板表面に垂直になる
異方性エッチングであった。なお、エッチングガスには
非晶質シリコンおよび多結晶シリコン膜にはSF6 とCCl4
の混合ガスを、SiO2膜にはCHF3ガスを用いた。
タ形成部分に作成したレジストパターンにより３層とも
エッチングして島状パターンに加工する。この各層のエ
ッチングには反応性イオンエッチングが用いられ、エッ
チング後の島状パターンの側面は基板表面に垂直になる
異方性エッチングであった。なお、エッチングガスには
非晶質シリコンおよび多結晶シリコン膜にはSF6 とCCl4
の混合ガスを、SiO2膜にはCHF3ガスを用いた。
【００１７】＜図４＞の工程 ３層積層膜の島状パターンを含めたガラス基板１の全表
面にスパッタ装置または常圧ＣＶＤ装置を用いて側面絶
縁膜であるSiO2膜５を約５０００Åの厚みで形成し、３
層積層膜の島状パターンを被覆する。
面にスパッタ装置または常圧ＣＶＤ装置を用いて側面絶
縁膜であるSiO2膜５を約５０００Åの厚みで形成し、３
層積層膜の島状パターンを被覆する。
【００１８】＜図５＞の工程 側面絶縁膜５の一部を反応性イオンエッチャーにより異
方性エッチッグを行うことで、側面絶縁膜５を島状パタ
ーンの側面のみを残した状態にする。このとき、島状パ
ターンの最上層は高濃度にＰドープされた非晶質シリコ
ン膜４ａであり、エッチングガス中のＰの質量分析を行
うことによりエッチッグ終端の検知が可能になる。すな
わち、エッチングが進行して第１ゲート電極用薄膜４ａ
に達すると、この層４ａ中に高濃度にドープされている
Ｐがエッチングガス中に溶け出すため、エッチングガス
中のＰ量を検知することによってエッチングが第１ゲー
ト電極用薄膜４ａまで達したことを認識することができ
る。このため、オーバーエッチッグによる島状パターン
側面の露出を最小限にすることが可能となり、ゲートか
らのソース部およびドレイン部への漏れ電流を低減する
ことができる。
方性エッチッグを行うことで、側面絶縁膜５を島状パタ
ーンの側面のみを残した状態にする。このとき、島状パ
ターンの最上層は高濃度にＰドープされた非晶質シリコ
ン膜４ａであり、エッチングガス中のＰの質量分析を行
うことによりエッチッグ終端の検知が可能になる。すな
わち、エッチングが進行して第１ゲート電極用薄膜４ａ
に達すると、この層４ａ中に高濃度にドープされている
Ｐがエッチングガス中に溶け出すため、エッチングガス
中のＰ量を検知することによってエッチングが第１ゲー
ト電極用薄膜４ａまで達したことを認識することができ
る。このため、オーバーエッチッグによる島状パターン
側面の露出を最小限にすることが可能となり、ゲートか
らのソース部およびドレイン部への漏れ電流を低減する
ことができる。
【００１９】＜図６＞の工程 第１層ゲート電極用薄膜４ａ上に、第２層ゲート電極用
薄膜である非晶質シリコン膜４ｂを形成する。第１層ゲ
ート電極用薄膜４ａと同様に、プラズマＣＶＤ装置によ
り、高濃度にＰドープした非晶質シリコン膜を約２００
０Å堆積する。
薄膜である非晶質シリコン膜４ｂを形成する。第１層ゲ
ート電極用薄膜４ａと同様に、プラズマＣＶＤ装置によ
り、高濃度にＰドープした非晶質シリコン膜を約２００
０Å堆積する。
【００２０】そして、第１層ゲート電極用薄膜４ａおよ
び第２層ゲート電極用薄膜４ｂを多結晶化するため、真
空中、または、不活性ガス雰囲気中において約６００℃
で５０時間程度アニールする。このとき、第１層ゲート
電極用薄膜４ａおよび第２層ゲート電極用薄膜４ｂは同
時に結晶化が進むため、一体の多結晶シリコン層４とな
り、また、不純物の活性化も行われるため、抵抗の低い
ゲート電極にすることができる。
び第２層ゲート電極用薄膜４ｂを多結晶化するため、真
空中、または、不活性ガス雰囲気中において約６００℃
で５０時間程度アニールする。このとき、第１層ゲート
電極用薄膜４ａおよび第２層ゲート電極用薄膜４ｂは同
時に結晶化が進むため、一体の多結晶シリコン層４とな
り、また、不純物の活性化も行われるため、抵抗の低い
ゲート電極にすることができる。
【００２１】＜図７＞の工程 ゲート電極の形状に形成したレジストパターンを用いて
第１ゲート電極用薄膜４ａおよび第２ゲート電極用薄膜
４ｂを反応性イオンエッチャーによりエッチングし、ゲ
ート電極４を形成する。このゲート電極４の平面図は図
１に示したように引き出し形成されている。
第１ゲート電極用薄膜４ａおよび第２ゲート電極用薄膜
４ｂを反応性イオンエッチャーによりエッチングし、ゲ
ート電極４を形成する。このゲート電極４の平面図は図
１に示したように引き出し形成されている。
【００２２】続いて、半導体層２への所定の不純物元素
イオンの注入と、その活性化アニールにより、ゲート電
極の両側になるソースとドレインになる多結晶シリコン
膜２を一定導電型の低抵抗にした。この際、ゲート電極
の多結晶シリコン膜の不純物ドープ量は非常に多いの
で、ソース、ドレイン部を低抵抗化する程度の不純物量
ではその抵抗値に大きな影響を受けないため、注入を行
うイオンの種類は選ばない。
イオンの注入と、その活性化アニールにより、ゲート電
極の両側になるソースとドレインになる多結晶シリコン
膜２を一定導電型の低抵抗にした。この際、ゲート電極
の多結晶シリコン膜の不純物ドープ量は非常に多いの
で、ソース、ドレイン部を低抵抗化する程度の不純物量
ではその抵抗値に大きな影響を受けないため、注入を行
うイオンの種類は選ばない。
【００２３】＜図８＞の工程 基板上全面に常圧ＣＶＤ装置によりSiO2、または、SiO2
にＰをドープしたＰＳＧによる層間絶縁膜６を形成した
上、層間絶縁膜６の電極接続部にはコンタクトホールを
形成する。なおコンタクトホールは、図示したソース部
およびドレイン部のみでなく、続いて形成するAl配線と
接続するゲート電極４上の層間絶縁膜６もに形成されて
いる。
にＰをドープしたＰＳＧによる層間絶縁膜６を形成した
上、層間絶縁膜６の電極接続部にはコンタクトホールを
形成する。なおコンタクトホールは、図示したソース部
およびドレイン部のみでなく、続いて形成するAl配線と
接続するゲート電極４上の層間絶縁膜６もに形成されて
いる。
【００２４】＜図９＞の工程 スパッタ装置により、基板上に約５０００ÅのAl膜７を
成膜し、ホトエッチング等により所定の形状のAl膜配線
７ａ，７ｂを形成して薄膜トランジスタ、およびその周
辺の配線を行う。
成膜し、ホトエッチング等により所定の形状のAl膜配線
７ａ，７ｂを形成して薄膜トランジスタ、およびその周
辺の配線を行う。
【００２５】以上の工程により、図１に平面図を示した
薄膜トランジスタが形成される。
薄膜トランジスタが形成される。
【００２６】なお、この実施例では島状パターンの側面
の絶縁層をSiO2としているが、半導体層に悪影響を与え
ない材料であればこれに限定されるものではなく、例え
ば、Si3N4 等の他の絶縁材料を用いることができる。ま
た、第１ゲート電極用薄膜，第２ゲート電極用薄膜の非
晶質シリコン層にドープする不純物Ａは、高濃度にドー
プすることが可能であればＰ以外の材料を用いることが
できる。さらに、ゲート電極はシリサイド等との組み合
わせにより構成することも可能である。この発明の薄膜
トランジスタの製造方法、形状等はその目的に応じて変
更できるものである。
の絶縁層をSiO2としているが、半導体層に悪影響を与え
ない材料であればこれに限定されるものではなく、例え
ば、Si3N4 等の他の絶縁材料を用いることができる。ま
た、第１ゲート電極用薄膜，第２ゲート電極用薄膜の非
晶質シリコン層にドープする不純物Ａは、高濃度にドー
プすることが可能であればＰ以外の材料を用いることが
できる。さらに、ゲート電極はシリサイド等との組み合
わせにより構成することも可能である。この発明の薄膜
トランジスタの製造方法、形状等はその目的に応じて変
更できるものである。
【００２７】
【発明の効果】この発明によれば、エッチングされる絶
縁層の下側に、不純物Ａがドープされた非晶質シリコン
層を形成したことにより、エッチングガス中の不純物Ａ
の量を検知するだけでエッチング状態を判別することが
でき、エッチングの進行状態の制御が非常に容易になる
利点がある。
縁層の下側に、不純物Ａがドープされた非晶質シリコン
層を形成したことにより、エッチングガス中の不純物Ａ
の量を検知するだけでエッチング状態を判別することが
でき、エッチングの進行状態の制御が非常に容易になる
利点がある。
【図１】この発明の薄膜トランジスタの一実施例を示す
平面図
平面図
【図２】同薄膜トランジスタの断面図であり、（ａ）は
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
【図３】同薄膜トランジスタの断面図であり、（ａ）は
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
【図４】同薄膜トランジスタの断面図であり、（ａ）は
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
【図５】同薄膜トランジスタの断面図であり、（ａ）は
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
【図６】同薄膜トランジスタの断面図であり、（ａ）は
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
【図７】同薄膜トランジスタの断面図であり、（ａ）は
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
【図８】同薄膜トランジスタの断面図であり、（ａ）は
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
【図９】同薄膜トランジスタの断面図であり、（ａ）は
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
図１のＡ−Ａ′断面図、（ｂ）は図１のＢ−Ｂ′断面図
１ ガラス基板 ２ 半導体層 ３ ゲート絶縁膜 ４ａ 第１のゲート電極用薄膜 ４ｂ 第２のゲート電極用薄膜 ５ 側面絶縁膜 ６ 層間絶縁膜 ７ Al配線
Claims (1)
- 【請求項１】絶縁性基板上に半導体層、ゲート絶縁膜、
および、高濃度に不純物Ａをドープした非晶質シリコン
からなる第１ゲート電極用薄膜、を順次成膜して積層膜
を形成する工程と、 前記積層膜の薄膜トランジスタ形成部分以外を除去する
ことで前記積層膜の島状パターンを形成する工程と、 前記島状パターンの側面に側面絶縁膜を形成する工程
と、 パターンエッチングにより前記島状パターンの側面部以
外の側面絶縁膜を除去し、この際、エッチングガス中の
前記不純物Ａの量を検知してエッチングを終了させる工
程と、 前記島状パターン上に前記第１ゲート電極用薄膜と同一
組成の第２ゲート電極用薄膜を成膜する工程と、 同一レジストパターンを用いた第１ゲート電極用薄膜お
よび第２ゲート電極用薄膜のエッチングによりゲート電
極膜に形成する工程と、 ゲート電極膜の非晶質シリコンを結晶化アニールする工
程と、 を備えてなる薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21872391A JPH0555578A (ja) | 1991-08-29 | 1991-08-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21872391A JPH0555578A (ja) | 1991-08-29 | 1991-08-29 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555578A true JPH0555578A (ja) | 1993-03-05 |
Family
ID=16724432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21872391A Pending JPH0555578A (ja) | 1991-08-29 | 1991-08-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555578A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121742A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH07161691A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| KR100678476B1 (ko) * | 2005-04-21 | 2007-02-02 | 삼성전자주식회사 | 씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들 |
-
1991
- 1991-08-29 JP JP21872391A patent/JPH0555578A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121742A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH07161691A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| KR100678476B1 (ko) * | 2005-04-21 | 2007-02-02 | 삼성전자주식회사 | 씬 바디의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들 |
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