JPH01248536A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01248536A JPH01248536A JP7444988A JP7444988A JPH01248536A JP H01248536 A JPH01248536 A JP H01248536A JP 7444988 A JP7444988 A JP 7444988A JP 7444988 A JP7444988 A JP 7444988A JP H01248536 A JPH01248536 A JP H01248536A
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- JP
- Japan
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- film
- gate material
- insulating film
- gate
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はＩＣの配線技術に関する。
（従来の技術）
ＩＣの配線において、下層の多段品シリコンをパターニ
ングした後、金属材料を用いて上層の配線を形成する箇
所が多々ある。しかして下層の多段晶シリコンをパター
ニングする際下地の酸化膜がエツチングされ、段差が生
じて断線等の原因となる。
ングした後、金属材料を用いて上層の配線を形成する箇
所が多々ある。しかして下層の多段晶シリコンをパター
ニングする際下地の酸化膜がエツチングされ、段差が生
じて断線等の原因となる。
（発明が解決しようとする課題）
この発明は段差の発生をなくす多層構造の形成法を提供
することを目的とする。
することを目的とする。
（課題を解決するための手段）
第１層の導電層をパターニング後、絶縁ＩＩＩを介して
同材料による層を埋めこむ。
同材料による層を埋めこむ。
（作 用）
かかる方法により下地の平担化が信頼性良く図れる。
（実施例）
まず半導体基板１上に選択的にフィールド酸化膜２を約
０’、８７ｉｒｎ程度形成した後、ゲート絶Ｒ膜３を形
成し、その上に第１のゲート材料膜（例えばｐｏｌｙ−
３Ｌ） ４および絶縁膜（例えば５ｉＮ） ５を積層後
、選択的に残置したフォトレジスト膜（図示せず）をマ
スクに絶縁膜５と第１のゲート材料膜４をエツチングす
る。この時、フィールド酸化膜２の一部（６で示す）が
オーバーエツチングによりエッチングされ断差が生じる
。この後、露出した第１のゲート材料膜４の側壁部に絶
縁膜７を約２００人程度形成する。この後、全面に第１
のゲート材料膜４のスペース幅（Ｌ）よりも厚い膜厚を
有する第１のゲート材料膜と同一材質の第２の膜８を堆
積形成する。（第１図参照）。次に全面エツチングを施
して表面より第２の膜８をエツチングする事により、第
１ゲート材料膜表面４の側壁部およびオーバーエツチン
グ部６に第２の膜８を埋め込む。
０’、８７ｉｒｎ程度形成した後、ゲート絶Ｒ膜３を形
成し、その上に第１のゲート材料膜（例えばｐｏｌｙ−
３Ｌ） ４および絶縁膜（例えば５ｉＮ） ５を積層後
、選択的に残置したフォトレジスト膜（図示せず）をマ
スクに絶縁膜５と第１のゲート材料膜４をエツチングす
る。この時、フィールド酸化膜２の一部（６で示す）が
オーバーエツチングによりエッチングされ断差が生じる
。この後、露出した第１のゲート材料膜４の側壁部に絶
縁膜７を約２００人程度形成する。この後、全面に第１
のゲート材料膜４のスペース幅（Ｌ）よりも厚い膜厚を
有する第１のゲート材料膜と同一材質の第２の膜８を堆
積形成する。（第１図参照）。次に全面エツチングを施
して表面より第２の膜８をエツチングする事により、第
１ゲート材料膜表面４の側壁部およびオーバーエツチン
グ部６に第２の膜８を埋め込む。
その後、絶縁［５を除去し必要ならば絶縁膜７を除去し
た後、全面に絶縁膜例えば（熱酸化ＳｉＯ□。
た後、全面に絶縁膜例えば（熱酸化ＳｉＯ□。
又はＣＶＤ５ｉＯ，） ９を形成した後、第２の配線材
料（例えばＭｏＳｉ膜）１０を形成する。（第２図参照
）〔発明の効果〕 本技術を用いれば、マスク合せ等を用いる事なく、第１
ゲート材料膜４の断差を埋め込む事が出来るため、平担
化が出来るので、断切れを起こしやすい低抵抗の金属材
料膜が第２の配線材料として使用出来る。このため、高
速かつ高信頼性の半導体装置が実現出来、歩留りも向上
する。
料（例えばＭｏＳｉ膜）１０を形成する。（第２図参照
）〔発明の効果〕 本技術を用いれば、マスク合せ等を用いる事なく、第１
ゲート材料膜４の断差を埋め込む事が出来るため、平担
化が出来るので、断切れを起こしやすい低抵抗の金属材
料膜が第２の配線材料として使用出来る。このため、高
速かつ高信頼性の半導体装置が実現出来、歩留りも向上
する。
絶縁膜９は５ｉｎ２の他にＳｉＯ□／ＳｉＮ／５ｉｎ２
の３層、あるいは丁ａＯ等の高誘電絶縁材料を用いて
も良い。
の３層、あるいは丁ａＯ等の高誘電絶縁材料を用いて
も良い。
金属材料膜はシリサイド、ポリサイド等を用いても良い
。
。
本技術は特にＥＦＲＯＭ、Ｅ”ＰＲＯＭ等のフローティ
ングゲートとコントロールゲートを形成する工程に有効
である。
ングゲートとコントロールゲートを形成する工程に有効
である。
又、第１ゲート材料膜４と第２の膜８が同一材質である
ため、製造工程が容易であり、熱膨張率等の特性が同じ
ため、ストレス（熱等の）が発生しないため、欠陥等の
発生も無い。
ため、製造工程が容易であり、熱膨張率等の特性が同じ
ため、ストレス（熱等の）が発生しないため、欠陥等の
発生も無い。
第１図、第２図は本発明を説明する断面図である。
代理人 弁理士 則 近 憲 佑
同 松山光之
Claims (1)
- 第１の導電層をパターニングした後、マスク層を残し
た状態で絶縁層を介してパターニング間隙に前記導電層
と同材料よりなる層を埋込み、前記マスク層を除去して
絶縁膜を介して第２の導電層を配設することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7444988A JPH01248536A (ja) | 1988-03-30 | 1988-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7444988A JPH01248536A (ja) | 1988-03-30 | 1988-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248536A true JPH01248536A (ja) | 1989-10-04 |
Family
ID=13547557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7444988A Pending JPH01248536A (ja) | 1988-03-30 | 1988-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248536A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
| US5318925A (en) * | 1992-07-03 | 1994-06-07 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a self-aligned interlayer contact in a semiconductor device |
| US6013542A (en) * | 1995-09-21 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6411351B1 (en) | 1996-02-13 | 2002-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type display device comprising a discharge pattern or a short ring and method of manufacturing the same |
-
1988
- 1988-03-30 JP JP7444988A patent/JPH01248536A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
| US5318925A (en) * | 1992-07-03 | 1994-06-07 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a self-aligned interlayer contact in a semiconductor device |
| US6013542A (en) * | 1995-09-21 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6411351B1 (en) | 1996-02-13 | 2002-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix type display device comprising a discharge pattern or a short ring and method of manufacturing the same |
| US6646693B2 (en) | 1996-02-13 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for an active matrix display including a capacitor formed from a short ring electrode |
| US7057677B2 (en) | 1996-02-13 | 2006-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US7425999B2 (en) | 1996-02-13 | 2008-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
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