JP2004111693A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ゲート酸化膜2上にノンドープトポリシリコン層3及びドープトポリシリコン層3aを形成する工程と、両方のポリシリコン層を熱酸化することにより、ノンドープトポリシリコン層3の表面に熱酸化膜6bを形成すると共に、ドープトポリシリコン層3aの表面に熱酸化膜6aを形成する工程と、熱酸化膜6a,6bそれぞれの上にレジストパターン7を形成する工程と、レジストパターン7をマスクとして熱酸化膜6a,6b、ノンドープトポリシリコン層3及びドープトポリシリコン層3aをエッチングする工程と、を具備し、熱酸化膜6aの厚さを熱酸化膜6bの厚さより厚く形成していることを特徴とする。
【選択図】 図1
【解決手段】本発明に係る半導体装置の製造方法は、ゲート酸化膜2上にノンドープトポリシリコン層3及びドープトポリシリコン層3aを形成する工程と、両方のポリシリコン層を熱酸化することにより、ノンドープトポリシリコン層3の表面に熱酸化膜6bを形成すると共に、ドープトポリシリコン層3aの表面に熱酸化膜6aを形成する工程と、熱酸化膜6a,6bそれぞれの上にレジストパターン7を形成する工程と、レジストパターン7をマスクとして熱酸化膜6a,6b、ノンドープトポリシリコン層3及びドープトポリシリコン層3aをエッチングする工程と、を具備し、熱酸化膜6aの厚さを熱酸化膜6bの厚さより厚く形成していることを特徴とする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
図5(a),(b)は、従来の半導体装置の製造方法を示す断面図である。
まず、図5(a)に示すように、シリコン基板101を熱酸化することにより、該シリコン基板101上にゲート酸化膜102を形成する。次いで、このゲート酸化膜102の上にノンドープトポリシリコン層103をCVD(Chemical Vapor Deposition)法により堆積する。次いで、このノンドープトポリシリコン層103の上にCVD法によりシリコン酸化膜104を堆積する。次いで、このシリコン酸化膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン酸化膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン酸化膜をエッチング加工することにより、ノンドープトポリシリコン層103上にはシリコン酸化膜マスク104が形成される。このシリコン酸化膜マスク104は、ドーピング防止膜であって抵抗素子形成予定領域のみに形成される。
【0003】
次いで、このシリコン酸化膜マスク104をマスクとしてノンドープトポリシリコン層103に不純物105をイオン注入する。これにより、抵抗素子形成予定領域のポリシリコン層には不純物105が注入されずノンドープトポリシリコン層103のままとなり、それ以外の領域のポリシリコン層は不純物が注入されたドープトポリシリコン層103aとなる。
【0004】
次に、図5(b)に示すように、シリコン酸化膜マスク104を除去した後、ノンドープトポリシリコン層103及びドープトポリシリコン層103aの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、ポリシリコン層103,103aの上にはレジストパターン106が形成される。
【0005】
次いで、このレジストパターン106をマスクとしてノンドープトポリシリコン層103及びドープトポリシリコン層103aをエッチングする。これにより、ドープトポリシリコン層からなるゲート電極配線層103aが形成されると同時に、ノンドープトポリシリコン層からなる抵抗素子103が形成される。
【0006】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、ノンドープトポリシリコン層103とドープトポリシリコン層103aとではエッチング速度が異なる。このため、ノンドープトポリシリコン層103のエッチング速度に適したオーバーエッチング量に設定すると、ドープトポリシリコン層103の下のゲート酸化膜に抜け(下地抜け)107が生じることがある。また、ドープトポリシリコン層103aのエッチング速度に適したオーバーエッチング量に設定すると、ノンドープトポリシリコン層103の近傍にエッチング残渣108が発生することがある。このようにプロセスマージンが小さいため、オーバーエッチング量の制御が困難であった。
【0007】
本発明は上記のような事情を考慮してなされたものであり、その目的は、プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、下地膜上にノンドープトポリシリコン層を形成する工程と、
このノンドープトポリシリコン層上に第1のマスク膜を形成する工程と、
第1のマスク膜をマスクとしてノンドープトポリシリコン層に不純物をイオン注入することにより、下地上にドープトポリシリコン層を形成する工程と、
第1のマスク膜を除去する工程と、
ノンドープトポリシリコン層及びドープトポリシリコン層を熱酸化することにより、ノンドープトポリシリコン層の表面に第1の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第2の熱酸化膜を形成する工程と、
第1の熱酸化膜及び第2の熱酸化膜それぞれの上に第2のマスク膜を形成する工程と、
第2のマスク膜をマスクとして第1の熱酸化膜、第2の熱酸化膜、ノンドープトポリシリコン層及びドープトポリシリコン層をエッチングする工程と、
を具備し、
第2の熱酸化膜の厚さを第1の熱酸化膜の厚さより厚く形成していることを特徴とする。
【0009】
上記半導体装置の製造方法によれば、ノンドープトポリシリコン層及びドープトポリシリコン層の両方を熱酸化することにより、ノンドープトポリシリコン層の表面に第1の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第2の熱酸化膜を形成する。この際、不純物が注入されているドープトポリシリコン層の酸化が早く進むので、第1の熱酸化膜の厚さを第2の熱酸化膜のそれより厚く形成することができる。従って、両方のポリシリコン層をエッチング加工する際、ドープトポリシリコン層のエッチングの方が速く進むが、ドープトポリシリコン層の第1の熱酸化膜が厚く形成されているため、第2の熱酸化膜との厚さの差の分だけエッチングの進行が遅れる。その結果、両方のポリシリコン層のエッチング加工をほぼ同時に終了させることができるようになり、オーバーエッチング量の制御が容易になり、プロセスマージンを大きくすることができる。
【0010】
また、本発明に係る半導体装置の製造方法において、上記下地膜は、熱酸化膜、ゲート絶縁膜及び素子分離用絶縁膜の群から選ばれた少なくとも一つであることも可能である。
【0011】
また、本発明に係る半導体装置の製造方法において、上記第1のマスク膜は、シリコン酸化膜、シリコン窒化膜又はレジスト膜であることが好ましい。
【0012】
また、本発明に係る半導体装置の製造方法において、上記下地膜の下は半導体基板が形成されていることも可能である。
【0013】
また、本発明に係る半導体装置の製造方法において、上記エッチングする工程を経て、ノンドープトポリシリコン層からなる抵抗素子が形成され、ドープトポリシリコン層からなる電極配線層が形成されることも可能である。
【0014】
本発明に係る半導体装置は、請求項1〜5のうちいずれか1項記載の半導体装置の製造方法により製造されたものである。
【0015】
本発明に係る半導体装置は、下地膜上に形成されたノンドープトポリシリコン層と、
下地上に形成されたドープトポリシリコン層と、
ノンドープトポリシリコン層の表面に形成された第1の熱酸化膜と、
ドープトポリシリコン層の表面に形成され、第1の熱酸化膜の厚さより厚く形成された第2の熱酸化膜と、
を具備する半導体装置であって、
第1の熱酸化膜及び第2の熱酸化膜それぞれの上にマスク膜を形成し、このマスク膜をマスクとして第1の熱酸化膜、第2の熱酸化膜、ノンドープトポリシリコン層及びドープトポリシリコン層をエッチングする工程を経て製造されることを特徴とする。
【0016】
また、本発明に係る半導体装置において、上記下地膜は、熱酸化膜、ゲート絶縁膜及び素子分離用絶縁膜の群から選ばれた少なくとも一つであることも可能である。
【0017】
また、本発明に係る半導体装置において、上記下地膜の下は半導体基板が形成されていることも可能である。
【0018】
また、本発明に係る半導体装置においては、上記ノンドープトポリシリコン層が抵抗素子を構成し、ドープトポリシリコン層が電極配線層を構成することも可能である。
【0019】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図1(a),(b)及び図2(c)〜(e)は、本発明に係る第1の半導体装置の製造方法を示す断面図である。
【0020】
まず、図1(a)に示すように、シリコン基板1を熱酸化することにより、該シリコン基板1上にゲート酸化膜2を形成する。次いで、このゲート酸化膜2の上にノンドープトポリシリコン層3をCVD法により堆積する。次いで、このノンドープトポリシリコン層3の上にCVD法によりシリコン酸化膜4を堆積する。次いで、このシリコン酸化膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン酸化膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン酸化膜をエッチング加工することにより、ノンドープトポリシリコン層3上にはシリコン酸化膜マスク4が形成される。このシリコン酸化膜マスク4は、ドーピング防止膜であって抵抗素子形成予定領域のみに形成される。
【0021】
次いで、このシリコン酸化膜マスク4をマスクとしてノンドープトポリシリコン層3にリンなどの不純物5をイオン注入する。これにより、抵抗素子形成予定領域のポリシリコン層には不純物5が注入されずノンドープトポリシリコン層3のままとなり、それ以外の領域のポリシリコン層は不純物が注入されたドープトポリシリコン層3aとなる。
【0022】
次に、図1(b)に示すように、シリコン酸化膜マスク4を除去した後、ノンドープトポリシリコン層3及びドープトポリシリコン層3aの両方を熱酸化する。これにより、両方のポリシリコン層3a,3の表面に熱酸化膜6a,6bが形成される。不純物の注入されたドープトポリシリコン層3aの熱酸化膜6aの厚さが、不純物の注入されていないノンドープトポリシリコン層3の熱酸化膜6bより厚く形成される。なお、上記熱酸化の条件及び熱酸化膜の厚さは、ドープトポリシリコン層の不純物濃度、ポリシリコン層の厚さなどによって適切な条件及び厚さを適宜選択することが好ましい。
【0023】
この後、図2(c)に示すように、熱酸化膜6a,6bの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、熱酸化膜6a,6bの上にはレジストパターン7が形成される。
【0024】
次いで、レジストパターン7をマスクとして熱酸化膜6a,6b、ノンドープトポリシリコン層3及びドープトポリシリコン層3aをエッチングする。この際のエッチング条件は、熱酸化膜6a,6bとポリシリコン層3,3aとのエッチングレート比を適切に制御したものとする。
【0025】
このとき、初めに熱酸化膜6a,6bがエッチングされるが、エッチング前の熱酸化膜の厚さの違い(即ちドープトポリシリコン層3aの熱酸化膜6aの方がノンドープトポリシリコン層3の熱酸化膜6bより膜厚が厚く形成されていること)によりドープトポリシリコン層3aの熱酸化膜6aのエッチングが終了した時点では、図2(c)に示すように、ノンドープトポリシリコン層3はある量のエッチングが進んでいる。
【0026】
その後のエッチングでは、図2(d)に示すように、ドープトポリシリコン層3aのエッチング速度がノンドープトポリシリコン層3のそれより速いため、両方のポリシリコン層3,3aのエッチングはほぼ同時に終了する。
【0027】
次いで、図2(e)に示すように、レジストパターン7を剥離する。このようにして、ドープトポリシリコン層からなるゲート電極配線層3aが形成されると同時に、ノンドープトポリシリコン層からなる抵抗素子3が形成される。
【0028】
上記第1の実施の形態によれば、ノンドープトポリシリコン層3及びドープトポリシリコン層3aの両方を熱酸化することにより、両方のポリシリコン層3a,3の表面に熱酸化膜6a,6bを形成する。この際、不純物が注入されているポリシリコン層3aの酸化が早く進むので、ドープトポリシリコン層3aの熱酸化膜6aの厚さを、ノンドープトポリシリコン層3のそれより厚く形成することができる。従って、両方のポリシリコン層3,3aをエッチング加工する際、前述したようにドープトポリシリコン層3aのエッチングの方が速く進むが、ドープトポリシリコン層3aの熱酸化膜6aが厚く形成されているため、熱酸化膜の厚さの差の分だけエッチングの進行が遅れる。その結果、両方のポリシリコン層3,3aのエッチング加工をほぼ同時に終了させることができるようになり、オーバーエッチング量の制御が容易になり、プロセスマージンを大きくすることができる。よって、従来技術のような下地抜けやエッチング残渣の発生を抑制することができる。
【0029】
近年、半導体装置への高速化・高密度化の要求は益々高くなっている。これを満足するため、長く複雑な製造工程とこれに伴う歩留まりの低下が避けられず、製造コストを押し上げている。SRAM(Static Random Access Memory)においても例外では無く、特に高速化の要求は強く、ゲート電極の低抵抗化は重要な課題となっている。
【0030】
一般に、SRAMとしてMOSFET4個と高抵抗の素子2個で構成する高抵抗負荷方式のものが用いられる。このため、高抵抗素子として使用されるポリシリコン層と、低抵抗が要求されるゲート電極配線層の材料として使用される高濃度に不純物を含むポリシリコン層とが存在する。以下、この半導体装置の製造方法について説明する。
【0031】
図3(a)〜(c)及び図4(d),(e)は、本発明に係る第2の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置は、ポリシリコンを用いて形成される電極配線層及び抵抗素子を有するSRAMである。
【0032】
まず、図3(a)に示すように、P型のシリコン基板11にLOCOS法により600nmの素子分離用酸化膜12a,12bを形成し、シリコン基板11上に熱酸化法によりゲート酸化膜13を形成する。次いで、このゲート酸化膜13及び素子分離用酸化膜12a,12bの上にCVD法によりノンドープトポリシリコン層14を堆積する。
【0033】
この後、このノンドープトポリシリコン層14上にCVD法によりシリコン酸化膜を200nm程度堆積する。次いで、このシリコン酸化膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン酸化膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン酸化膜をエッチング加工することにより、ノンドープトポリシリコン層14上にはシリコン酸化膜マスク15が形成される。このシリコン酸化膜マスク15は、ドーピング防止膜であって抵抗素子形成予定領域のみに形成される。
【0034】
次いで、このシリコン酸化膜マスク15をマスクとしてノンドープトポリシリコン層14にリン16をイオン注入する。これにより、抵抗素子形成予定領域のポリシリコン層にはリン16が注入されずノンドープトポリシリコン層14のままとなり、それ以外の領域のポリシリコン層はドープトポリシリコン層14aとなる。なお、ここではドーピング防止膜としてシリコン酸化膜マスクを用いているが、ドーピング防止膜としてシリコン窒化膜マスク又はレジスト膜を用いることも可能である。
【0035】
次に、図3(b)に示すように、シリコン酸化膜マスク15を除去した後、ノンドープトポリシリコン層14及びドープトポリシリコン層14aの両方を熱酸化する。これにより、両方のポリシリコン層14,14aの表面に熱酸化膜16a,16bが形成される。不純物の注入されたドープトポリシリコン層14aの熱酸化膜16aの厚さが、不純物の注入されていないノンドープトポリシリコン層14の熱酸化膜16bより厚く形成される。なお、上記熱酸化の条件及び厚さは、ドープトポリシリコン層の不純物濃度、ポリシリコン層の厚さなどによって適切な条件及び厚さを適宜選択することが好ましい。
【0036】
この後、図3(c)に示すように、熱酸化膜16a,16bの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、熱酸化膜16a,16bの上にはレジストパターン17が形成される。
【0037】
次に、図4(d)に示すように、レジストパターン17をマスクとして熱酸化膜16a,16b、ノンドープトポリシリコン層14及びドープトポリシリコン層14aをエッチングする。このとき、初めに熱酸化膜16a,16bがエッチングされるが、エッチング前の熱酸化膜の厚さの違いによりドープトポリシリコン層14aの熱酸化膜16aのエッチングが終了した時点では、ノンドープトポリシリコン層14はある量のエッチングが進んでいる。その後のエッチングではドープトポリシリコン層14aのエッチング速度がノンドープトポリシリコン層14のそれより速いため、両方のポリシリコン層14,14aのエッチングはほぼ同時に終了する。
【0038】
この後、図4(e)に示すように、レジストパターン17を剥離する。このようにして、ドープトポリシリコン層からなるゲート電極配線層14aが形成されると同時に、ノンドープトポリシリコン層からなる抵抗素子14が形成される。
【0039】
以下の工程として、いずれも周知の技術をもって、Al合金配線及びパッシベーション膜形成工程等を経て半導体装置が製造される。
【0040】
上記第2の実施の形態においても第1の実施の形態と同様の効果を得ることができる。すなわち、ノンドープトポリシリコン層14及びドープトポリシリコン層14aの両方に熱酸化膜16a,16bを形成し、ドープトポリシリコン層14aの熱酸化膜16aの厚さを、ノンドープトポリシリコン層14のそれより厚く形成する。これにより、両方のポリシリコン層14,14aのエッチング加工をほぼ同時に終了させることができるようになり、オーバーエッチング量の制御が容易になり、プロセスマージンを大きくすることができる。
【0041】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。
【0042】
【発明の効果】
以上説明したように本発明によれば、ノンドープトポリシリコン層及びドープトポリシリコン層の両方を熱酸化することにより、ノンドープトポリシリコン層の表面に第1の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第2の熱酸化膜を形成する。この際、不純物が注入されているドープトポリシリコン層の酸化が早く進むので、第1の熱酸化膜の厚さを第2の熱酸化膜のそれより厚く形成することができる。したがって、プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】(a),(b)は、本発明に係る第1の半導体装置の製造方法を示す断面図である。
【図2】(c)〜(e)は、本発明に係る第1の半導体装置の製造方法を示すものであり、図1(b)の次の工程を示す断面図である。
【図3】(a)〜(c)は、本発明に係る第2の実施の形態による半導体装置の製造方法を示す断面図である。
【図4】(d),(e)は、本発明に係る第2の実施の形態による半導体装置の製造方法を示すものであり、図3(c)の次の工程を示す断面図である。
【図5】(a),(b)は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
1,11,101…シリコン基板
2,13,102…ゲート酸化膜
3,14,103…ノンドープトポリシリコン層
3a,14a,103a…ドープトポリシリコン層
4,15,104…シリコン酸化膜
5,105…不純物
6a,6b,16a,16b…熱酸化膜
7,17,106…レジストパターン
12a,12b…素子分離用酸化膜
16…リン
107…ゲート酸化膜の抜け(下地抜け)
108…エッチング残渣
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
図5(a),(b)は、従来の半導体装置の製造方法を示す断面図である。
まず、図5(a)に示すように、シリコン基板101を熱酸化することにより、該シリコン基板101上にゲート酸化膜102を形成する。次いで、このゲート酸化膜102の上にノンドープトポリシリコン層103をCVD(Chemical Vapor Deposition)法により堆積する。次いで、このノンドープトポリシリコン層103の上にCVD法によりシリコン酸化膜104を堆積する。次いで、このシリコン酸化膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン酸化膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン酸化膜をエッチング加工することにより、ノンドープトポリシリコン層103上にはシリコン酸化膜マスク104が形成される。このシリコン酸化膜マスク104は、ドーピング防止膜であって抵抗素子形成予定領域のみに形成される。
【0003】
次いで、このシリコン酸化膜マスク104をマスクとしてノンドープトポリシリコン層103に不純物105をイオン注入する。これにより、抵抗素子形成予定領域のポリシリコン層には不純物105が注入されずノンドープトポリシリコン層103のままとなり、それ以外の領域のポリシリコン層は不純物が注入されたドープトポリシリコン層103aとなる。
【0004】
次に、図5(b)に示すように、シリコン酸化膜マスク104を除去した後、ノンドープトポリシリコン層103及びドープトポリシリコン層103aの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、ポリシリコン層103,103aの上にはレジストパターン106が形成される。
【0005】
次いで、このレジストパターン106をマスクとしてノンドープトポリシリコン層103及びドープトポリシリコン層103aをエッチングする。これにより、ドープトポリシリコン層からなるゲート電極配線層103aが形成されると同時に、ノンドープトポリシリコン層からなる抵抗素子103が形成される。
【0006】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、ノンドープトポリシリコン層103とドープトポリシリコン層103aとではエッチング速度が異なる。このため、ノンドープトポリシリコン層103のエッチング速度に適したオーバーエッチング量に設定すると、ドープトポリシリコン層103の下のゲート酸化膜に抜け(下地抜け)107が生じることがある。また、ドープトポリシリコン層103aのエッチング速度に適したオーバーエッチング量に設定すると、ノンドープトポリシリコン層103の近傍にエッチング残渣108が発生することがある。このようにプロセスマージンが小さいため、オーバーエッチング量の制御が困難であった。
【0007】
本発明は上記のような事情を考慮してなされたものであり、その目的は、プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、下地膜上にノンドープトポリシリコン層を形成する工程と、
このノンドープトポリシリコン層上に第1のマスク膜を形成する工程と、
第1のマスク膜をマスクとしてノンドープトポリシリコン層に不純物をイオン注入することにより、下地上にドープトポリシリコン層を形成する工程と、
第1のマスク膜を除去する工程と、
ノンドープトポリシリコン層及びドープトポリシリコン層を熱酸化することにより、ノンドープトポリシリコン層の表面に第1の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第2の熱酸化膜を形成する工程と、
第1の熱酸化膜及び第2の熱酸化膜それぞれの上に第2のマスク膜を形成する工程と、
第2のマスク膜をマスクとして第1の熱酸化膜、第2の熱酸化膜、ノンドープトポリシリコン層及びドープトポリシリコン層をエッチングする工程と、
を具備し、
第2の熱酸化膜の厚さを第1の熱酸化膜の厚さより厚く形成していることを特徴とする。
【0009】
上記半導体装置の製造方法によれば、ノンドープトポリシリコン層及びドープトポリシリコン層の両方を熱酸化することにより、ノンドープトポリシリコン層の表面に第1の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第2の熱酸化膜を形成する。この際、不純物が注入されているドープトポリシリコン層の酸化が早く進むので、第1の熱酸化膜の厚さを第2の熱酸化膜のそれより厚く形成することができる。従って、両方のポリシリコン層をエッチング加工する際、ドープトポリシリコン層のエッチングの方が速く進むが、ドープトポリシリコン層の第1の熱酸化膜が厚く形成されているため、第2の熱酸化膜との厚さの差の分だけエッチングの進行が遅れる。その結果、両方のポリシリコン層のエッチング加工をほぼ同時に終了させることができるようになり、オーバーエッチング量の制御が容易になり、プロセスマージンを大きくすることができる。
【0010】
また、本発明に係る半導体装置の製造方法において、上記下地膜は、熱酸化膜、ゲート絶縁膜及び素子分離用絶縁膜の群から選ばれた少なくとも一つであることも可能である。
【0011】
また、本発明に係る半導体装置の製造方法において、上記第1のマスク膜は、シリコン酸化膜、シリコン窒化膜又はレジスト膜であることが好ましい。
【0012】
また、本発明に係る半導体装置の製造方法において、上記下地膜の下は半導体基板が形成されていることも可能である。
【0013】
また、本発明に係る半導体装置の製造方法において、上記エッチングする工程を経て、ノンドープトポリシリコン層からなる抵抗素子が形成され、ドープトポリシリコン層からなる電極配線層が形成されることも可能である。
【0014】
本発明に係る半導体装置は、請求項1〜5のうちいずれか1項記載の半導体装置の製造方法により製造されたものである。
【0015】
本発明に係る半導体装置は、下地膜上に形成されたノンドープトポリシリコン層と、
下地上に形成されたドープトポリシリコン層と、
ノンドープトポリシリコン層の表面に形成された第1の熱酸化膜と、
ドープトポリシリコン層の表面に形成され、第1の熱酸化膜の厚さより厚く形成された第2の熱酸化膜と、
を具備する半導体装置であって、
第1の熱酸化膜及び第2の熱酸化膜それぞれの上にマスク膜を形成し、このマスク膜をマスクとして第1の熱酸化膜、第2の熱酸化膜、ノンドープトポリシリコン層及びドープトポリシリコン層をエッチングする工程を経て製造されることを特徴とする。
【0016】
また、本発明に係る半導体装置において、上記下地膜は、熱酸化膜、ゲート絶縁膜及び素子分離用絶縁膜の群から選ばれた少なくとも一つであることも可能である。
【0017】
また、本発明に係る半導体装置において、上記下地膜の下は半導体基板が形成されていることも可能である。
【0018】
また、本発明に係る半導体装置においては、上記ノンドープトポリシリコン層が抵抗素子を構成し、ドープトポリシリコン層が電極配線層を構成することも可能である。
【0019】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図1(a),(b)及び図2(c)〜(e)は、本発明に係る第1の半導体装置の製造方法を示す断面図である。
【0020】
まず、図1(a)に示すように、シリコン基板1を熱酸化することにより、該シリコン基板1上にゲート酸化膜2を形成する。次いで、このゲート酸化膜2の上にノンドープトポリシリコン層3をCVD法により堆積する。次いで、このノンドープトポリシリコン層3の上にCVD法によりシリコン酸化膜4を堆積する。次いで、このシリコン酸化膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン酸化膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン酸化膜をエッチング加工することにより、ノンドープトポリシリコン層3上にはシリコン酸化膜マスク4が形成される。このシリコン酸化膜マスク4は、ドーピング防止膜であって抵抗素子形成予定領域のみに形成される。
【0021】
次いで、このシリコン酸化膜マスク4をマスクとしてノンドープトポリシリコン層3にリンなどの不純物5をイオン注入する。これにより、抵抗素子形成予定領域のポリシリコン層には不純物5が注入されずノンドープトポリシリコン層3のままとなり、それ以外の領域のポリシリコン層は不純物が注入されたドープトポリシリコン層3aとなる。
【0022】
次に、図1(b)に示すように、シリコン酸化膜マスク4を除去した後、ノンドープトポリシリコン層3及びドープトポリシリコン層3aの両方を熱酸化する。これにより、両方のポリシリコン層3a,3の表面に熱酸化膜6a,6bが形成される。不純物の注入されたドープトポリシリコン層3aの熱酸化膜6aの厚さが、不純物の注入されていないノンドープトポリシリコン層3の熱酸化膜6bより厚く形成される。なお、上記熱酸化の条件及び熱酸化膜の厚さは、ドープトポリシリコン層の不純物濃度、ポリシリコン層の厚さなどによって適切な条件及び厚さを適宜選択することが好ましい。
【0023】
この後、図2(c)に示すように、熱酸化膜6a,6bの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、熱酸化膜6a,6bの上にはレジストパターン7が形成される。
【0024】
次いで、レジストパターン7をマスクとして熱酸化膜6a,6b、ノンドープトポリシリコン層3及びドープトポリシリコン層3aをエッチングする。この際のエッチング条件は、熱酸化膜6a,6bとポリシリコン層3,3aとのエッチングレート比を適切に制御したものとする。
【0025】
このとき、初めに熱酸化膜6a,6bがエッチングされるが、エッチング前の熱酸化膜の厚さの違い(即ちドープトポリシリコン層3aの熱酸化膜6aの方がノンドープトポリシリコン層3の熱酸化膜6bより膜厚が厚く形成されていること)によりドープトポリシリコン層3aの熱酸化膜6aのエッチングが終了した時点では、図2(c)に示すように、ノンドープトポリシリコン層3はある量のエッチングが進んでいる。
【0026】
その後のエッチングでは、図2(d)に示すように、ドープトポリシリコン層3aのエッチング速度がノンドープトポリシリコン層3のそれより速いため、両方のポリシリコン層3,3aのエッチングはほぼ同時に終了する。
【0027】
次いで、図2(e)に示すように、レジストパターン7を剥離する。このようにして、ドープトポリシリコン層からなるゲート電極配線層3aが形成されると同時に、ノンドープトポリシリコン層からなる抵抗素子3が形成される。
【0028】
上記第1の実施の形態によれば、ノンドープトポリシリコン層3及びドープトポリシリコン層3aの両方を熱酸化することにより、両方のポリシリコン層3a,3の表面に熱酸化膜6a,6bを形成する。この際、不純物が注入されているポリシリコン層3aの酸化が早く進むので、ドープトポリシリコン層3aの熱酸化膜6aの厚さを、ノンドープトポリシリコン層3のそれより厚く形成することができる。従って、両方のポリシリコン層3,3aをエッチング加工する際、前述したようにドープトポリシリコン層3aのエッチングの方が速く進むが、ドープトポリシリコン層3aの熱酸化膜6aが厚く形成されているため、熱酸化膜の厚さの差の分だけエッチングの進行が遅れる。その結果、両方のポリシリコン層3,3aのエッチング加工をほぼ同時に終了させることができるようになり、オーバーエッチング量の制御が容易になり、プロセスマージンを大きくすることができる。よって、従来技術のような下地抜けやエッチング残渣の発生を抑制することができる。
【0029】
近年、半導体装置への高速化・高密度化の要求は益々高くなっている。これを満足するため、長く複雑な製造工程とこれに伴う歩留まりの低下が避けられず、製造コストを押し上げている。SRAM(Static Random Access Memory)においても例外では無く、特に高速化の要求は強く、ゲート電極の低抵抗化は重要な課題となっている。
【0030】
一般に、SRAMとしてMOSFET4個と高抵抗の素子2個で構成する高抵抗負荷方式のものが用いられる。このため、高抵抗素子として使用されるポリシリコン層と、低抵抗が要求されるゲート電極配線層の材料として使用される高濃度に不純物を含むポリシリコン層とが存在する。以下、この半導体装置の製造方法について説明する。
【0031】
図3(a)〜(c)及び図4(d),(e)は、本発明に係る第2の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置は、ポリシリコンを用いて形成される電極配線層及び抵抗素子を有するSRAMである。
【0032】
まず、図3(a)に示すように、P型のシリコン基板11にLOCOS法により600nmの素子分離用酸化膜12a,12bを形成し、シリコン基板11上に熱酸化法によりゲート酸化膜13を形成する。次いで、このゲート酸化膜13及び素子分離用酸化膜12a,12bの上にCVD法によりノンドープトポリシリコン層14を堆積する。
【0033】
この後、このノンドープトポリシリコン層14上にCVD法によりシリコン酸化膜を200nm程度堆積する。次いで、このシリコン酸化膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン酸化膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン酸化膜をエッチング加工することにより、ノンドープトポリシリコン層14上にはシリコン酸化膜マスク15が形成される。このシリコン酸化膜マスク15は、ドーピング防止膜であって抵抗素子形成予定領域のみに形成される。
【0034】
次いで、このシリコン酸化膜マスク15をマスクとしてノンドープトポリシリコン層14にリン16をイオン注入する。これにより、抵抗素子形成予定領域のポリシリコン層にはリン16が注入されずノンドープトポリシリコン層14のままとなり、それ以外の領域のポリシリコン層はドープトポリシリコン層14aとなる。なお、ここではドーピング防止膜としてシリコン酸化膜マスクを用いているが、ドーピング防止膜としてシリコン窒化膜マスク又はレジスト膜を用いることも可能である。
【0035】
次に、図3(b)に示すように、シリコン酸化膜マスク15を除去した後、ノンドープトポリシリコン層14及びドープトポリシリコン層14aの両方を熱酸化する。これにより、両方のポリシリコン層14,14aの表面に熱酸化膜16a,16bが形成される。不純物の注入されたドープトポリシリコン層14aの熱酸化膜16aの厚さが、不純物の注入されていないノンドープトポリシリコン層14の熱酸化膜16bより厚く形成される。なお、上記熱酸化の条件及び厚さは、ドープトポリシリコン層の不純物濃度、ポリシリコン層の厚さなどによって適切な条件及び厚さを適宜選択することが好ましい。
【0036】
この後、図3(c)に示すように、熱酸化膜16a,16bの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、熱酸化膜16a,16bの上にはレジストパターン17が形成される。
【0037】
次に、図4(d)に示すように、レジストパターン17をマスクとして熱酸化膜16a,16b、ノンドープトポリシリコン層14及びドープトポリシリコン層14aをエッチングする。このとき、初めに熱酸化膜16a,16bがエッチングされるが、エッチング前の熱酸化膜の厚さの違いによりドープトポリシリコン層14aの熱酸化膜16aのエッチングが終了した時点では、ノンドープトポリシリコン層14はある量のエッチングが進んでいる。その後のエッチングではドープトポリシリコン層14aのエッチング速度がノンドープトポリシリコン層14のそれより速いため、両方のポリシリコン層14,14aのエッチングはほぼ同時に終了する。
【0038】
この後、図4(e)に示すように、レジストパターン17を剥離する。このようにして、ドープトポリシリコン層からなるゲート電極配線層14aが形成されると同時に、ノンドープトポリシリコン層からなる抵抗素子14が形成される。
【0039】
以下の工程として、いずれも周知の技術をもって、Al合金配線及びパッシベーション膜形成工程等を経て半導体装置が製造される。
【0040】
上記第2の実施の形態においても第1の実施の形態と同様の効果を得ることができる。すなわち、ノンドープトポリシリコン層14及びドープトポリシリコン層14aの両方に熱酸化膜16a,16bを形成し、ドープトポリシリコン層14aの熱酸化膜16aの厚さを、ノンドープトポリシリコン層14のそれより厚く形成する。これにより、両方のポリシリコン層14,14aのエッチング加工をほぼ同時に終了させることができるようになり、オーバーエッチング量の制御が容易になり、プロセスマージンを大きくすることができる。
【0041】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。
【0042】
【発明の効果】
以上説明したように本発明によれば、ノンドープトポリシリコン層及びドープトポリシリコン層の両方を熱酸化することにより、ノンドープトポリシリコン層の表面に第1の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第2の熱酸化膜を形成する。この際、不純物が注入されているドープトポリシリコン層の酸化が早く進むので、第1の熱酸化膜の厚さを第2の熱酸化膜のそれより厚く形成することができる。したがって、プロセスマージンを大きくしてオーバーエッチング量の制御を容易にした半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】(a),(b)は、本発明に係る第1の半導体装置の製造方法を示す断面図である。
【図2】(c)〜(e)は、本発明に係る第1の半導体装置の製造方法を示すものであり、図1(b)の次の工程を示す断面図である。
【図3】(a)〜(c)は、本発明に係る第2の実施の形態による半導体装置の製造方法を示す断面図である。
【図4】(d),(e)は、本発明に係る第2の実施の形態による半導体装置の製造方法を示すものであり、図3(c)の次の工程を示す断面図である。
【図5】(a),(b)は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
1,11,101…シリコン基板
2,13,102…ゲート酸化膜
3,14,103…ノンドープトポリシリコン層
3a,14a,103a…ドープトポリシリコン層
4,15,104…シリコン酸化膜
5,105…不純物
6a,6b,16a,16b…熱酸化膜
7,17,106…レジストパターン
12a,12b…素子分離用酸化膜
16…リン
107…ゲート酸化膜の抜け(下地抜け)
108…エッチング残渣
Claims (10)
- 下地膜上にノンドープトポリシリコン層を形成する工程と、
このノンドープトポリシリコン層上に第1のマスク膜を形成する工程と、
第1のマスク膜をマスクとしてノンドープトポリシリコン層に不純物をイオン注入することにより、下地上にドープトポリシリコン層を形成する工程と、
第1のマスク膜を除去する工程と、
ノンドープトポリシリコン層及びドープトポリシリコン層を熱酸化することにより、ノンドープトポリシリコン層の表面に第1の熱酸化膜を形成すると共に、ドープトポリシリコン層の表面に第2の熱酸化膜を形成する工程と、
第1の熱酸化膜及び第2の熱酸化膜それぞれの上に第2のマスク膜を形成する工程と、
第2のマスク膜をマスクとして第1の熱酸化膜、第2の熱酸化膜、ノンドープトポリシリコン層及びドープトポリシリコン層をエッチングする工程と、
を具備し、
第2の熱酸化膜の厚さを第1の熱酸化膜の厚さより厚く形成していることを特徴とする半導体装置の製造方法。 - 上記下地膜は、熱酸化膜、ゲート絶縁膜及び素子分離用絶縁膜の群から選ばれた少なくとも一つであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 上記第1のマスク膜は、シリコン酸化膜、シリコン窒化膜又はレジスト膜であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 上記下地膜の下は半導体基板が形成されていることを特徴とする請求項1〜3のうちいずれか1項記載の半導体装置の製造方法。
- 上記エッチングする工程を経て、ノンドープトポリシリコン層からなる抵抗素子が形成され、ドープトポリシリコン層からなる電極配線層が形成されることを特徴とする請求項1〜4のうちいずれか1項記載の半導体装置の製造方法。
- 請求項1〜5のうちいずれか1項記載の半導体装置の製造方法により製造された半導体装置。
- 下地膜上に形成されたノンドープトポリシリコン層と、
下地上に形成されたドープトポリシリコン層と、
ノンドープトポリシリコン層の表面に形成された第1の熱酸化膜と、
ドープトポリシリコン層の表面に形成され、第1の熱酸化膜の厚さより厚く形成された第2の熱酸化膜と、
を具備する半導体装置であって、
第1の熱酸化膜及び第2の熱酸化膜それぞれの上にマスク膜を形成し、このマスク膜をマスクとして第1の熱酸化膜、第2の熱酸化膜、ノンドープトポリシリコン層及びドープトポリシリコン層をエッチングする工程を経て製造されることを特徴とする半導体装置。 - 上記下地膜は、熱酸化膜、ゲート絶縁膜及び素子分離用絶縁膜の群から選ばれた少なくとも一つであることを特徴とする請求項7に記載の半導体装置。
- 上記下地膜の下は半導体基板が形成されていることを特徴とする請求項7又は8に記載の半導体装置。
- 上記ノンドープトポリシリコン層が抵抗素子を構成し、ドープトポリシリコン層が電極配線層を構成することを特徴とする請求項7〜9のうちいずれか1項記載の半導体装置。
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