JP2001102583A - Ｍｏｓｆｅｔの製造を目的とした置き換えゲートとしてシリコンゲルマニウムおよびその他の合金の使用 - Google Patents
Ｍｏｓｆｅｔの製造を目的とした置き換えゲートとしてシリコンゲルマニウムおよびその他の合金の使用Info
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Abstract
(57)【要約】
【課題】 ゲートの形成の前にソース領域およびドレイ
ン領域が形成されることを特徴とするＭＯＳＦＥＴデバ
イスの製造方法を提供すること。 【解決手段】 基板上にＭＯＳＦＥＴ構造を製造する方
法は、基板内のゲート領域上に島を形成し、島がＩＶ−
Ｂ族元素の合金から形成されるステップと、島の周りに
側壁を形成するステップと、基板内にソース領域および
ドレイン領域を形成するステップと、側壁を除去するこ
となく島を選択的に除去し、それによってゲート領域上
にボイドを残すステップと、ボイドをゲート構造で埋め
るステップとを含む方法。
ン領域が形成されることを特徴とするＭＯＳＦＥＴデバ
イスの製造方法を提供すること。 【解決手段】 基板上にＭＯＳＦＥＴ構造を製造する方
法は、基板内のゲート領域上に島を形成し、島がＩＶ−
Ｂ族元素の合金から形成されるステップと、島の周りに
側壁を形成するステップと、基板内にソース領域および
ドレイン領域を形成するステップと、側壁を除去するこ
となく島を選択的に除去し、それによってゲート領域上
にボイドを残すステップと、ボイドをゲート構造で埋め
るステップとを含む方法。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の製造、詳
しくは置き換えゲートを用いて形成されたＭＯＳＦＥＴ
デバイスの製造に関する発明である。
しくは置き換えゲートを用いて形成されたＭＯＳＦＥＴ
デバイスの製造に関する発明である。
【０００２】
【従来の技術】ＭＯＳＦＥＴ半導体の製造は、当該分野
において周知である。このような構造は、Ｃｈｏｗらに
より米国特許第４，７０２，７９２号に示され、小型伝
導チャネル製作のための技術を開示している。
において周知である。このような構造は、Ｃｈｏｗらに
より米国特許第４，７０２，７９２号に示され、小型伝
導チャネル製作のための技術を開示している。
【０００３】この置き換え、または「鋳造（ｃａｓ
ｔ）」プロセスは、ゲート材料に広範な選択性を有する
トランジスタを製造するための有望な方法である。しか
し現在の技術におけるプロセス制御性の問題のため、こ
のプロセスは広く使用されていない。置き換えゲートプ
ロセスの使用の主な障害は、ゲート置き換えプロセス
中、ゲートの厳密な寸法を制御することである。
ｔ）」プロセスは、ゲート材料に広範な選択性を有する
トランジスタを製造するための有望な方法である。しか
し現在の技術におけるプロセス制御性の問題のため、こ
のプロセスは広く使用されていない。置き換えゲートプ
ロセスの使用の主な障害は、ゲート置き換えプロセス
中、ゲートの厳密な寸法を制御することである。
【０００４】Ｃｈａｔｔｅｒｊｅｅらは、置き換えゲー
トプロセス、詳しくは置き換えゲート材料としてポリシ
リコンの使用について、ＩＤＥＭ Ｔｅｃｈ．Ｄｉｇｅ
ｓｔ，７７７頁，１９９８に書いている。置き換えゲー
ト材料としてポリシリコンを使用する不利益は、ウェッ
トエッチングプロセスを使用して、選択的に二酸化ケイ
素を覆っているポリシリコンを除去する際の困難さにあ
る。
トプロセス、詳しくは置き換えゲート材料としてポリシ
リコンの使用について、ＩＤＥＭ Ｔｅｃｈ．Ｄｉｇｅ
ｓｔ，７７７頁，１９９８に書いている。置き換えゲー
ト材料としてポリシリコンを使用する不利益は、ウェッ
トエッチングプロセスを使用して、選択的に二酸化ケイ
素を覆っているポリシリコンを除去する際の困難さにあ
る。
【０００５】Ｙａｇｉｓｈｉｔａらもまた、置き換えゲ
ートプロセスについて、ＩＥＤＭＴｅｃｈ．Ｄｉｇｅｓ
ｔ，７８５頁，１９９８に書いている。またＹａｇｉｓ
ｈｉｔａは、置き換えゲート材料としてポリシリコンの
使用を開示している。
ートプロセスについて、ＩＥＤＭＴｅｃｈ．Ｄｉｇｅｓ
ｔ，７８５頁，１９９８に書いている。またＹａｇｉｓ
ｈｉｔａは、置き換えゲート材料としてポリシリコンの
使用を開示している。
【０００６】Ｅｖａｎｓらは、１９９８年２月２３日に
出願された本願の一部継続出願である特許出願第０９／
０２８，１５７号において、置き換えゲート材料として
窒化シリコンの使用を開示している。置き換えゲート材
料として窒化シリコンを使用することは効果的である
が、ドライエッチングプロセスを使用して窒化シリコン
置き換えゲートをパターニングすることは困難であり得
る。ドライ窒化シリコンエッチングを最適化するため、
シリコンおよび二酸化ケイ素の両方に対し、エッチング
選択性を有する必要がある。
出願された本願の一部継続出願である特許出願第０９／
０２８，１５７号において、置き換えゲート材料として
窒化シリコンの使用を開示している。置き換えゲート材
料として窒化シリコンを使用することは効果的である
が、ドライエッチングプロセスを使用して窒化シリコン
置き換えゲートをパターニングすることは困難であり得
る。ドライ窒化シリコンエッチングを最適化するため、
シリコンおよび二酸化ケイ素の両方に対し、エッチング
選択性を有する必要がある。
【０００７】これまで、ＭＯＳＦＥＴデバイスの製造
中、シリコンゲルマニウムおよび他のＩＶ−Ｂ族元素合
金は、ダミーゲート、すなわち置き換えゲートとして使
用されなかった。
中、シリコンゲルマニウムおよび他のＩＶ−Ｂ族元素合
金は、ダミーゲート、すなわち置き換えゲートとして使
用されなかった。
【０００８】置き換えゲート材料とスペーサおよび他の
構造で使用される隣接する材料との間で高いエッチング
選択性を備えた置き換えゲートＭＯＳＦＥＴ製造プロセ
スを有することは、有利である。上述の参考文献は、Ｍ
ＯＳＦＥＴデバイスの製造を議論しているが、それらは
本発明の利点を提供しない。
構造で使用される隣接する材料との間で高いエッチング
選択性を備えた置き換えゲートＭＯＳＦＥＴ製造プロセ
スを有することは、有利である。上述の参考文献は、Ｍ
ＯＳＦＥＴデバイスの製造を議論しているが、それらは
本発明の利点を提供しない。
【０００９】
【発明が解決しようとする課題】本発明の目的は、ゲー
トの形成の前にソース領域およびドレイン領域が形成さ
れることを特徴とするＭＯＳＦＥＴデバイスの製造方法
を提供することである。
トの形成の前にソース領域およびドレイン領域が形成さ
れることを特徴とするＭＯＳＦＥＴデバイスの製造方法
を提供することである。
【００１０】本発明の別の目的は、ＭＯＳＦＥＴデバイ
スが通常のシリコンおよび絶縁体上シリコン（ＳＯＩ）
の両方の基板上に構築され得るＭＯＳＦＥＴデバイスを
提供することである。
スが通常のシリコンおよび絶縁体上シリコン（ＳＯＩ）
の両方の基板上に構築され得るＭＯＳＦＥＴデバイスを
提供することである。
【００１１】本発明のさらなる目的は、任意のタイプの
ゲート誘電体材料の使用を可能にするＭＯＳＦＥＴデバ
イスの製造を提供することである。
ゲート誘電体材料の使用を可能にするＭＯＳＦＥＴデバ
イスの製造を提供することである。
【００１２】さらに本発明の別の目的は、ゲート電極と
して高融点金属または銅のような高導電性材料を有する
ＭＯＳＦＥＴデバイスの製造を提供することである。
して高融点金属または銅のような高導電性材料を有する
ＭＯＳＦＥＴデバイスの製造を提供することである。
【００１３】本発明のさらなる目的は、高いエッチング
制御性が図れる製造プロセスの適用が可能となり、所望
の厳密なゲート寸法を達成することを特徴とする、ＭＯ
ＳＦＥＴデバイスの製造を提供することである。
制御性が図れる製造プロセスの適用が可能となり、所望
の厳密なゲート寸法を達成することを特徴とする、ＭＯ
ＳＦＥＴデバイスの製造を提供することである。
【００１４】
【課題を解決するための手段】本発明による基板上にＭ
ＯＳＦＥＴ構造を製造する方法は、上記基板内のゲート
領域上に島を形成し、上記島がＩＶ−Ｂ族元素の合金か
ら形成される、ステップと、上記島の周りに側壁を形成
するステップと、上記基板内にソース領域およびドレイ
ン領域を形成するステップと、上記側壁を除去すること
なく上記島を選択的に除去し、それによって上記ゲート
領域上にボイドを残すステップと、上記ボイドをゲート
構造で埋めるステップとを含み、それにより上記目的が
達成される。
ＯＳＦＥＴ構造を製造する方法は、上記基板内のゲート
領域上に島を形成し、上記島がＩＶ−Ｂ族元素の合金か
ら形成される、ステップと、上記島の周りに側壁を形成
するステップと、上記基板内にソース領域およびドレイ
ン領域を形成するステップと、上記側壁を除去すること
なく上記島を選択的に除去し、それによって上記ゲート
領域上にボイドを残すステップと、上記ボイドをゲート
構造で埋めるステップとを含み、それにより上記目的が
達成される。
【００１５】上記ＩＶ−Ｂ族元素の合金が、Ｓｉ1-XＧ
ｅXであり、ｘが約０．０５〜約１．０の範囲であって
もよい。
ｅXであり、ｘが約０．０５〜約１．０の範囲であって
もよい。
【００１６】上記島を形成するステップの前に、上記基
板上に５〜３０ｎｍの間の厚さを有する酸化物層を堆積
するステップを含み、上記島を形成するステップが、上
記酸化物層上に島を形成するステップ含んでもよい。
板上に５〜３０ｎｍの間の厚さを有する酸化物層を堆積
するステップを含み、上記島を形成するステップが、上
記酸化物層上に島を形成するステップ含んでもよい。
【００１７】上記島を形成するステップは、上記酸化物
層上に約１５０〜約５００ｎｍの厚さのＩＶ−Ｂ族元素
の合金から形成される材料の層を堆積するステップを含
んでもよい。
層上に約１５０〜約５００ｎｍの厚さのＩＶ−Ｂ族元素
の合金から形成される材料の層を堆積するステップを含
んでもよい。
【００１８】上記島を形成するステップが、上記酸化物
層上にＩＶ−Ｂ族元素の合金から形成される材料の層を
堆積するステップと、上記島の領域に該堆積した層をマ
スキングするステップと、上記ゲート領域上の領域を除
く層を除去するために上記堆積した層をエッチングする
ステップをさらに含んでもよい。
層上にＩＶ−Ｂ族元素の合金から形成される材料の層を
堆積するステップと、上記島の領域に該堆積した層をマ
スキングするステップと、上記ゲート領域上の領域を除
く層を除去するために上記堆積した層をエッチングする
ステップをさらに含んでもよい。
【００１９】上記ＩＶ−Ｂ族元素の合金の島を除去する
ステップが、上記島、その周りの上記側壁、および上記
ソース領域および上記ドレイン領域上に非島状材料層を
堆積するステップと、上記島の上部の構造を化学的機械
研磨するステップと、溶剤で上記島を溶解させ、それに
よって上記ボイドを残すステップとを含んでもよい。
ステップが、上記島、その周りの上記側壁、および上記
ソース領域および上記ドレイン領域上に非島状材料層を
堆積するステップと、上記島の上部の構造を化学的機械
研磨するステップと、溶剤で上記島を溶解させ、それに
よって上記ボイドを残すステップとを含んでもよい。
【００２０】上記非島状材料層はポリシリコンであっ
て、上記非島材料層が第１のポリシリコン層であり、上
記ボイドを埋めるステップは、残りの第１のポリシリコ
ン層および上記ボイド上にゲート材料層を堆積するステ
ップと、上記第１のポリシリコン層の上部のレベルまで
材料を除去するために上記構造を化学的機械研磨するス
テップとを含んでもよい。
て、上記非島材料層が第１のポリシリコン層であり、上
記ボイドを埋めるステップは、残りの第１のポリシリコ
ン層および上記ボイド上にゲート材料層を堆積するステ
ップと、上記第１のポリシリコン層の上部のレベルまで
材料を除去するために上記構造を化学的機械研磨するス
テップとを含んでもよい。
【００２１】上記ゲート材料は、窒化チタン（Ｔｉ
Ｎ）、窒化タンタル（ＴａＮ）、または窒化タングステ
ン（ＷＮ）およびポリシリコンゲルマニウムのようなバ
リア金属と組合せて用いられるポリシリコン、タングス
テン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブ
デン（Ｍｏ）、銅（Ｃｕ）からなる群から選択されても
よい。
Ｎ）、窒化タンタル（ＴａＮ）、または窒化タングステ
ン（ＷＮ）およびポリシリコンゲルマニウムのようなバ
リア金属と組合せて用いられるポリシリコン、タングス
テン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブ
デン（Ｍｏ）、銅（Ｃｕ）からなる群から選択されても
よい。
【００２２】上記非島状材料層が第１の誘電体材料層で
あってもよい。
あってもよい。
【００２３】上記第１の誘電体材料層は、窒化シリコン
および酸化物からなる群から選択されてもよい。
および酸化物からなる群から選択されてもよい。
【００２４】上記ボイドをゲート構造で埋めるステップ
の次に、化学的機械研磨によって上記構造の上面を平坦
化するステップを含んでもよい。
の次に、化学的機械研磨によって上記構造の上面を平坦
化するステップを含んでもよい。
【００２５】上記構造を平坦化するステップの次に、平
坦化した構造上に第２の誘電体材料層を堆積するステッ
プと、上記第２の誘電体材料層を通して前記ゲート構造
まで開口部を形成するステップと、上記第２の誘電体材
料層および上記第１の誘電体材料層を通じて前記ソース
およびドレイン領域まで開口部を形成するステップと、
上記構造上および上記開口部内に金属層を堆積し、上記
ソース領域、上記ゲート領域、および上記ドレイン領域
と電気的に接触するように電極を形成するステップとを
含んでもよい。
坦化した構造上に第２の誘電体材料層を堆積するステッ
プと、上記第２の誘電体材料層を通して前記ゲート構造
まで開口部を形成するステップと、上記第２の誘電体材
料層および上記第１の誘電体材料層を通じて前記ソース
およびドレイン領域まで開口部を形成するステップと、
上記構造上および上記開口部内に金属層を堆積し、上記
ソース領域、上記ゲート領域、および上記ドレイン領域
と電気的に接触するように電極を形成するステップとを
含んでもよい。
【００２６】上記島のまわりに側壁を生成するステップ
は、窒化シリコンおよび酸化物からなる群から選択され
る材料の上記側壁を形成するステップを含んでもよい。
は、窒化シリコンおよび酸化物からなる群から選択され
る材料の上記側壁を形成するステップを含んでもよい。
【００２７】上記ボイドは、０．１０と０．２ミクロン
との間の上記ソース領域から上記ドレイン領域まで広が
る長さを有してもよい。
との間の上記ソース領域から上記ドレイン領域まで広が
る長さを有してもよい。
【００２８】上記ボイドをゲート構造で埋めるステップ
は、上記ソース領域、上記ドレイン領域、および上記ボ
イド上のゲート誘電体層を堆積し、それによってゲート
誘電体の層が上記ボイド内に堆積される、ステップと、
次いで上記ゲート誘電体の層上にゲート電極材料の層を
堆積するステップとを含んでもよい。
は、上記ソース領域、上記ドレイン領域、および上記ボ
イド上のゲート誘電体層を堆積し、それによってゲート
誘電体の層が上記ボイド内に堆積される、ステップと、
次いで上記ゲート誘電体の層上にゲート電極材料の層を
堆積するステップとを含んでもよい。
【００２９】上記ゲート誘電体を形成するステップは、
高誘電率および高耐圧強度を有する材料を堆積するステ
ップを含んでもよい。
高誘電率および高耐圧強度を有する材料を堆積するステ
ップを含んでもよい。
【００３０】上記堆積されるゲート誘電体は、Ｔａ
2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、Ｓｉをドープされ
る以下の材料、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、Ｈｆ
Ｏ2、およびＡｌをドープされる以下の材料、Ｔａ
2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2を含む群から選択さ
れる材料を含んでもよい。
2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、Ｓｉをドープされ
る以下の材料、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、Ｈｆ
Ｏ2、およびＡｌをドープされる以下の材料、Ｔａ
2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2を含む群から選択さ
れる材料を含んでもよい。
【００３１】上記ゲート誘電体層を堆積するステップ
は、以下の物理的気相成長法（ＰＶＤ）、化学的気相成
長法（ＣＶＤ）、およびプラズマ化学的気相成長法（Ｐ
ＥＣＶＤ）から選択されるプロセスによって実施されて
もよい。
は、以下の物理的気相成長法（ＰＶＤ）、化学的気相成
長法（ＣＶＤ）、およびプラズマ化学的気相成長法（Ｐ
ＥＣＶＤ）から選択されるプロセスによって実施されて
もよい。
【００３２】上記ボイドをゲート構造で埋めるステップ
の次に、化学的機械研磨によって前記構造の上面を平坦
化するステップを含んでもよい。
の次に、化学的機械研磨によって前記構造の上面を平坦
化するステップを含んでもよい。
【００３３】上記構造の上面を平坦化するステップの次
に、上記構造の上面に金属層が堆積され、上記構造を金
属化して、上記ソース領域、上記ゲート領域、および上
記ドレイン領域と電気的に接触するように電極を形成し
てもよい。
に、上記構造の上面に金属層が堆積され、上記構造を金
属化して、上記ソース領域、上記ゲート領域、および上
記ドレイン領域と電気的に接触するように電極を形成し
てもよい。
【００３４】上記構造の上面に金属層を堆積するステッ
プに続き、上記構造を金属化するステップに先立って、
サリサイドプロセスを促進するために上記構造をアニー
リングするステップを含んでもよい。
プに続き、上記構造を金属化するステップに先立って、
サリサイドプロセスを促進するために上記構造をアニー
リングするステップを含んでもよい。
【００３５】本発明によるＭＯＳＦＥＴを製造する方法
は、シリコン基板上の酸化物層を堆積するステップと、
上記基板内のゲート領域上にシリコン錫合金の島を形成
するステップと、上記シリコン錫合金の島の周りに側壁
を形成するステップと、上記基板内にソース領域および
ドレイン領域を形成するステップと、上記シリコン錫合
金の島を除去し、それによって上記ゲート領域上にボイ
ドを残すステップと、上記ボイドおよび上記ソース領域
および上記ドレイン領域上の領域を埋めるステップと、
化学的機械研磨によって構造の上面を平坦化するステッ
プと、を含み、それにより上記目的が達成される。
は、シリコン基板上の酸化物層を堆積するステップと、
上記基板内のゲート領域上にシリコン錫合金の島を形成
するステップと、上記シリコン錫合金の島の周りに側壁
を形成するステップと、上記基板内にソース領域および
ドレイン領域を形成するステップと、上記シリコン錫合
金の島を除去し、それによって上記ゲート領域上にボイ
ドを残すステップと、上記ボイドおよび上記ソース領域
および上記ドレイン領域上の領域を埋めるステップと、
化学的機械研磨によって構造の上面を平坦化するステッ
プと、を含み、それにより上記目的が達成される。
【００３６】上記シリコン錫合金はＳｉ1-XＳｎXと表さ
れ、ここでｘは約０．０５〜約１．０の範囲にあっても
よい。
れ、ここでｘは約０．０５〜約１．０の範囲にあっても
よい。
【００３７】上記シリコン錫合金島の周りの側壁を形成
するステップは、窒化シリコンおよび酸化物からなる群
から選択される側壁材料から上記側壁を形成するステッ
プを含んでもよい。
するステップは、窒化シリコンおよび酸化物からなる群
から選択される側壁材料から上記側壁を形成するステッ
プを含んでもよい。
【００３８】本発明によるＭＯＳＦＥＴを製造するプロ
セスは、シリコン基板上に酸化物層を堆積するステップ
と、上記基板内のゲート領域上にシリコンゲルマニウム
合金の島を形成するステップと、上記シリコンゲルマニ
ウム合金の島の周りに側壁を形成するステップと、上記
基板内にソース領域およびドレイン領域を形成するステ
ップと、上記シリコンゲルマニウム合金の島を除去し、
それによって上記ゲート領域上にボイドを残す、ステッ
プと、上記ボイドおよび上記ソース領域および上記ドレ
イン領域上の領域を埋めるステップと、化学的機械研磨
によって構造の上面を平坦化するステップと、を含み、
それにより上記目的が達成される。
セスは、シリコン基板上に酸化物層を堆積するステップ
と、上記基板内のゲート領域上にシリコンゲルマニウム
合金の島を形成するステップと、上記シリコンゲルマニ
ウム合金の島の周りに側壁を形成するステップと、上記
基板内にソース領域およびドレイン領域を形成するステ
ップと、上記シリコンゲルマニウム合金の島を除去し、
それによって上記ゲート領域上にボイドを残す、ステッ
プと、上記ボイドおよび上記ソース領域および上記ドレ
イン領域上の領域を埋めるステップと、化学的機械研磨
によって構造の上面を平坦化するステップと、を含み、
それにより上記目的が達成される。
【００３９】上記シリコンゲルマニウム合金はＳｉ1-X
ＧｅXと表され、ここでｘは約０．０５〜約１．０の範
囲であってもよい。
ＧｅXと表され、ここでｘは約０．０５〜約１．０の範
囲であってもよい。
【００４０】上記シリコンゲルマニウム合金の島の周り
に側壁を形成するステップは、窒化シリコンおよび酸化
物からなる群から選択される側壁材料から上記側壁を形
成するステップを含んでもよい。
に側壁を形成するステップは、窒化シリコンおよび酸化
物からなる群から選択される側壁材料から上記側壁を形
成するステップを含んでもよい。
【００４１】従って、本発明の方法は、基板内のゲート
領域上にシリコンゲルマニウムまたは同様の合金の島を
形成し、合金の材料は好適には元素周期律表のＩＶ−Ｂ
族の元素から選択されるステップと、シリコンゲルマニ
ウムの島のまわりに酸化物または窒化物の側壁を形成す
るステップと（シリコンゲルマニウムは、使用されるべ
きＩＶ−Ｂ族の元素好適な合金の代表例として本明細書
中で使用されている）、基板内にソース領域およびドレ
イン領域を形成するプロセスと、島の周りの側壁を除去
することなくシリコンゲルマニウムの島を除去し、それ
によってゲート領域上にボイドを残すステップと、好適
にはボイド内のゲート領域上にゲート誘電体を形成する
ステップ、およびボイドの残りをゲート電極材料で埋め
るステップと、を含む。
領域上にシリコンゲルマニウムまたは同様の合金の島を
形成し、合金の材料は好適には元素周期律表のＩＶ−Ｂ
族の元素から選択されるステップと、シリコンゲルマニ
ウムの島のまわりに酸化物または窒化物の側壁を形成す
るステップと（シリコンゲルマニウムは、使用されるべ
きＩＶ−Ｂ族の元素好適な合金の代表例として本明細書
中で使用されている）、基板内にソース領域およびドレ
イン領域を形成するプロセスと、島の周りの側壁を除去
することなくシリコンゲルマニウムの島を除去し、それ
によってゲート領域上にボイドを残すステップと、好適
にはボイド内のゲート領域上にゲート誘電体を形成する
ステップ、およびボイドの残りをゲート電極材料で埋め
るステップと、を含む。
【００４２】シリコンゲルマニウム（または他のＩＶ−
Ｂ族合金）の島を除去するステップは好適には、島上お
よびソース領域およびドレイン領域上の領域に非島状材
料層を堆積するステップを含み、非島状材料層は、堆積
された非島状材料層を同時に除去することなく島の合金
が選択的に溶解されるか別の方法で除去されることを可
能にする。非島状材料層は、積み上げソース／ドレイン
領域が提供される場合はポリシリコン（あるいは多結晶
性のシリコンのように当業者に公知なもの）、または通
常のソース／ドレイン領域が提供される場合窒化シリコ
ンまたは酸化物のような適した誘電体のいずれかであり
得る。ボイドをゲート構造で埋めた後、その方法は好適
には化学的機械研磨によってその構造の上面を平坦化す
るステップを含む。積み上げソース／ドレイン領域が形
成されることを特徴とする本発明の実施形態において、
その方法は、好適にはその構造の上面に金属層を堆積す
るステップ、およびソース領域、ゲート領域およびドレ
イン領域を電気的に接触する電極を形成するために構造
を金属化するステップをさらに含む。
Ｂ族合金）の島を除去するステップは好適には、島上お
よびソース領域およびドレイン領域上の領域に非島状材
料層を堆積するステップを含み、非島状材料層は、堆積
された非島状材料層を同時に除去することなく島の合金
が選択的に溶解されるか別の方法で除去されることを可
能にする。非島状材料層は、積み上げソース／ドレイン
領域が提供される場合はポリシリコン（あるいは多結晶
性のシリコンのように当業者に公知なもの）、または通
常のソース／ドレイン領域が提供される場合窒化シリコ
ンまたは酸化物のような適した誘電体のいずれかであり
得る。ボイドをゲート構造で埋めた後、その方法は好適
には化学的機械研磨によってその構造の上面を平坦化す
るステップを含む。積み上げソース／ドレイン領域が形
成されることを特徴とする本発明の実施形態において、
その方法は、好適にはその構造の上面に金属層を堆積す
るステップ、およびソース領域、ゲート領域およびドレ
イン領域を電気的に接触する電極を形成するために構造
を金属化するステップをさらに含む。
【００４３】
【発明の実施の形態】本願は、Ｄａｖｉｄ Ｒｕｓｓｅ
ｌ ＥｖａｎｓおよびＳｈｅｎｇ ＴｅｎｇＨｓｕによ
り発明され、「Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ａ Ｐ
ｌａｎａｒＭＯＳＦＥＴ ｗｉｔｈ Ｒａｉｓｅｄ Ｓ
ｏｕｒｃｅ／Ｄｒａｉｎ ｂｙＣｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ａｎｄ Ｎｉ
ｔｒｉｄｅ Ｒｅｐｌａｃｅｍｅｎｔ」と称される、１
９９８年２月２３日に出願された第０９／０２８，１５
７号の一部継続出願を基礎とする優先権を主張する。
ｌ ＥｖａｎｓおよびＳｈｅｎｇ ＴｅｎｇＨｓｕによ
り発明され、「Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ａ Ｐ
ｌａｎａｒＭＯＳＦＥＴ ｗｉｔｈ Ｒａｉｓｅｄ Ｓ
ｏｕｒｃｅ／Ｄｒａｉｎ ｂｙＣｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ａｎｄ Ｎｉ
ｔｒｉｄｅ Ｒｅｐｌａｃｅｍｅｎｔ」と称される、１
９９８年２月２３日に出願された第０９／０２８，１５
７号の一部継続出願を基礎とする優先権を主張する。
【００４４】図１〜１２は、積み上げソース／ドレイン
領域を有する本発明の第１の実施形態によるＭＯＳＦＥ
Ｔデバイスの製造における連続するステップを示す。
領域を有する本発明の第１の実施形態によるＭＯＳＦＥ
Ｔデバイスの製造における連続するステップを示す。
【００４５】ここで図面、初めに図１を注目すると、基
板は、この場合単結晶シリコン基板であり、一般に２０
で示される。本明細書中で使用される「基板」または
「シリコン基板」はバルクシリコン、単結晶基板または
酸素注入シリコン（ＳＩＭＯＸ）基板を含む絶縁体上シ
リコン（ＳＯＩ）基板を意味する。基板２０は、本明細
書中で記述される後のデバイスの製造に適した電気的に
活性および／または絶縁された領域を形成するために特
別に加工されている。前処理は、限りなく存在し、通常
のｎウェルおよび／またはｐウェルの規定および分離、
ポリシリコンまたは酸化物を再充填したトレンチ分離、
通常の局所酸化（ＬＯＣＯＳ）または完全なリセス局所
酸化（ＬＯＣＯＳ）、および／またはＬＯＣＯＳまたは
エッチングのいずれかにより生成されたＳＯＩメサ構
造、を含む。このようなステップを組合せてもよいし、
または個々に使用されてもよい。絶縁体上シリコン（Ｓ
ＯＩ）基板は、その後のアニーリングと共に単結晶シリ
コンに高ドーズ酸素の注入により製造されるＳＩＭＯ
Ｘ、貼り合わせシリコンウェハおよびエッチバック、ヘ
テロエピタクシーなどである。ＳＩＭＯＸの例は、１×
１０18〜２×１０18ｃｍ-2の酸素ドーズを有し、約２０
０ｋｅＶにおける酸素の注入である。ウェハはその後、
１３００℃〜１３５０℃で４時間〜１０時間アニールさ
れる。埋め込み酸化物の厚さは約３００ｎｍである。前
処理が完了すると、基板は平坦化、すなわち、化学的機
械研磨（ＣＭＰ）により全体的に平坦化され得る。
板は、この場合単結晶シリコン基板であり、一般に２０
で示される。本明細書中で使用される「基板」または
「シリコン基板」はバルクシリコン、単結晶基板または
酸素注入シリコン（ＳＩＭＯＸ）基板を含む絶縁体上シ
リコン（ＳＯＩ）基板を意味する。基板２０は、本明細
書中で記述される後のデバイスの製造に適した電気的に
活性および／または絶縁された領域を形成するために特
別に加工されている。前処理は、限りなく存在し、通常
のｎウェルおよび／またはｐウェルの規定および分離、
ポリシリコンまたは酸化物を再充填したトレンチ分離、
通常の局所酸化（ＬＯＣＯＳ）または完全なリセス局所
酸化（ＬＯＣＯＳ）、および／またはＬＯＣＯＳまたは
エッチングのいずれかにより生成されたＳＯＩメサ構
造、を含む。このようなステップを組合せてもよいし、
または個々に使用されてもよい。絶縁体上シリコン（Ｓ
ＯＩ）基板は、その後のアニーリングと共に単結晶シリ
コンに高ドーズ酸素の注入により製造されるＳＩＭＯ
Ｘ、貼り合わせシリコンウェハおよびエッチバック、ヘ
テロエピタクシーなどである。ＳＩＭＯＸの例は、１×
１０18〜２×１０18ｃｍ-2の酸素ドーズを有し、約２０
０ｋｅＶにおける酸素の注入である。ウェハはその後、
１３００℃〜１３５０℃で４時間〜１０時間アニールさ
れる。埋め込み酸化物の厚さは約３００ｎｍである。前
処理が完了すると、基板は平坦化、すなわち、化学的機
械研磨（ＣＭＰ）により全体的に平坦化され得る。
【００４６】酸化物層２２が基板２０上に約５〜約３０
ｎｍの厚さに形成される（図面は一定拡大比でないこと
に留意されたい）。酸化物層２２は本明細書中において
パッド酸化物層２２と称される。次いで周期律表のＩＶ
−Ｂ族元素の合金である材料の層が、酸化物の層２２の
上に堆積される。本明細書中で最初に記述される例示に
おいて、ＩＶ−Ｂ族元素の合金は、好適には化学的気相
成長法（ＣＶＤ）によって約１５０ｎｍ〜約５００ｎｍ
の厚さに堆積されるポリシリコンゲルマニウムである。
シリコンゲルマニウムは、本明細書中でＩＶ−Ｂ族元素
の適した合金の代表的な例として用いられ、それにより
以下に記述するように「島」材料として機能する。
ｎｍの厚さに形成される（図面は一定拡大比でないこと
に留意されたい）。酸化物層２２は本明細書中において
パッド酸化物層２２と称される。次いで周期律表のＩＶ
−Ｂ族元素の合金である材料の層が、酸化物の層２２の
上に堆積される。本明細書中で最初に記述される例示に
おいて、ＩＶ−Ｂ族元素の合金は、好適には化学的気相
成長法（ＣＶＤ）によって約１５０ｎｍ〜約５００ｎｍ
の厚さに堆積されるポリシリコンゲルマニウムである。
シリコンゲルマニウムは、本明細書中でＩＶ−Ｂ族元素
の適した合金の代表的な例として用いられ、それにより
以下に記述するように「島」材料として機能する。
【００４７】シリコンゲルマニウム層は、好適にはＳｉ
1-XＧｅXと表される。ここでｘは典型的には０．１〜
０．５の範囲であるが、約０．０５〜約１．０の範囲内
にあればどこでもよい。シリコンゲルマニウム合金層
は、堆積したシリコンゲルマニウム層のフォトリソグラ
フィおよびプラズマ異方性エッチングプロセスによっ
て、図１のシリコンゲルマニウム島２４に形成される。
エッチングによって除去されたシリコンゲルマニウム領
域は、図１の２３に点線で示されている。島領域２４以
外の領域２３のエッチングは、パッド酸化物層２２で停
止される。すなわち、シリコンゲルマニウム層２３は、
ゲート領域内でマスクされ、次いでシリコンゲルマニウ
ムの残りの部分がエッチングされ、島２４を形成する。
マスクされた「島」領域２４の外側のパッド酸化物層２
２は、部分的にエッチングされ得るか、またはこのエッ
チングプロセス中に完全に除去され得るが、パッド酸化
物層２２はまた、後のステップのエッチングストップと
して機能するために残っていてもよい。本明細書中の図
解の実施形態において、パッド酸化物層２２は除去され
ていない。
1-XＧｅXと表される。ここでｘは典型的には０．１〜
０．５の範囲であるが、約０．０５〜約１．０の範囲内
にあればどこでもよい。シリコンゲルマニウム合金層
は、堆積したシリコンゲルマニウム層のフォトリソグラ
フィおよびプラズマ異方性エッチングプロセスによっ
て、図１のシリコンゲルマニウム島２４に形成される。
エッチングによって除去されたシリコンゲルマニウム領
域は、図１の２３に点線で示されている。島領域２４以
外の領域２３のエッチングは、パッド酸化物層２２で停
止される。すなわち、シリコンゲルマニウム層２３は、
ゲート領域内でマスクされ、次いでシリコンゲルマニウ
ムの残りの部分がエッチングされ、島２４を形成する。
マスクされた「島」領域２４の外側のパッド酸化物層２
２は、部分的にエッチングされ得るか、またはこのエッ
チングプロセス中に完全に除去され得るが、パッド酸化
物層２２はまた、後のステップのエッチングストップと
して機能するために残っていてもよい。本明細書中の図
解の実施形態において、パッド酸化物層２２は除去され
ていない。
【００４８】シリコンゲルマニウム島２４は、ゲート電
極のため置き換え「鋳造（ｃａｓｔ）」を形成する。す
なわち、シリコンゲルマニウム島２４は、ゲート電極と
なるものの誘電体イメージを形成する。このイメージは
好適には、後に本明細書中で記述するように更なるフォ
トリソグラフィーステップを追加することなく、金属ゲ
ート電極、あるいは別の材料からなるゲート電極形成用
のパターンまたはフォームとして使用され得る。たとえ
ば、島２４のイメージが、高不純物ポリシリコンまたは
ポリシリコンゲルマニウム合金材料のゲート電極に写さ
れる。
極のため置き換え「鋳造（ｃａｓｔ）」を形成する。す
なわち、シリコンゲルマニウム島２４は、ゲート電極と
なるものの誘電体イメージを形成する。このイメージは
好適には、後に本明細書中で記述するように更なるフォ
トリソグラフィーステップを追加することなく、金属ゲ
ート電極、あるいは別の材料からなるゲート電極形成用
のパターンまたはフォームとして使用され得る。たとえ
ば、島２４のイメージが、高不純物ポリシリコンまたは
ポリシリコンゲルマニウム合金材料のゲート電極に写さ
れる。
【００４９】本明細書中で図面は、ｎチャネル型または
ｐチャネル型のいずれかであり得るＭＯＳＦＥＴトラン
ジスタの形成を示している。製造中に両方の型が同時に
形成される場合、ｐ-低ドーズ（または低不純物）ドレ
イン（ＬＤＤ）イオン注入の間、ｎチャネルトランジス
タをマスクするためにフォトレジストが使用される。図
１に示されるｐ-ＬＤＤ領域２６および２８は、ＢＦ2イ
オン注入またはプラズマドーピングによって形成され
る。好適なイオンドーズは５×１０13〜５０×１０13ｃ
ｍ-2であり、ＢＦ2のイオンエネルギーは１０ｋｅＶ〜
８０ｋｅＶである。イオンエネルギーは十分小さいの
で、イオンがシリコンゲルマニウム層を通じて注入され
ることはない。その後フォトレジストを剥がし、ｎ-Ｌ
ＤＤイオン注入用の新しいフォトレジストを用いてｐチ
ャネルトランジスタをマスクする。ｎ -ＬＤＤ領域はヒ
素または燐イオンの注入によって形成される。このと
き、イオンドーズは５×１０13〜５０×１０13ｃｍ-2で
あり、ヒ素の場合のイオンエネルギーが４０〜１００ｋ
ｅＶ、または燐の場合のイオンエネルギーが１０〜６０
ｋｅＶである。図面に示される例示的なトランジスタは
ｎチャネルまたはｐチャネルいずれかのトランジスタを
表している。
ｐチャネル型のいずれかであり得るＭＯＳＦＥＴトラン
ジスタの形成を示している。製造中に両方の型が同時に
形成される場合、ｐ-低ドーズ（または低不純物）ドレ
イン（ＬＤＤ）イオン注入の間、ｎチャネルトランジス
タをマスクするためにフォトレジストが使用される。図
１に示されるｐ-ＬＤＤ領域２６および２８は、ＢＦ2イ
オン注入またはプラズマドーピングによって形成され
る。好適なイオンドーズは５×１０13〜５０×１０13ｃ
ｍ-2であり、ＢＦ2のイオンエネルギーは１０ｋｅＶ〜
８０ｋｅＶである。イオンエネルギーは十分小さいの
で、イオンがシリコンゲルマニウム層を通じて注入され
ることはない。その後フォトレジストを剥がし、ｎ-Ｌ
ＤＤイオン注入用の新しいフォトレジストを用いてｐチ
ャネルトランジスタをマスクする。ｎ -ＬＤＤ領域はヒ
素または燐イオンの注入によって形成される。このと
き、イオンドーズは５×１０13〜５０×１０13ｃｍ-2で
あり、ヒ素の場合のイオンエネルギーが４０〜１００ｋ
ｅＶ、または燐の場合のイオンエネルギーが１０〜６０
ｋｅＶである。図面に示される例示的なトランジスタは
ｎチャネルまたはｐチャネルいずれかのトランジスタを
表している。
【００５０】またパッド酸化物２２を厚くする目的のた
め、酸化のステップが行われてもよい。その結果、図２
の３０および３２に示されているように、島のエッジに
「バーズビーク」を形成する。バーズビークは、ゲート
電極のエッジでのゲート酸化物の降伏電圧を向上させ
る。酸化ステップは、酸素中で図１の構造を加熱するこ
とにより実行され、周知のように「島」２４により覆わ
れていないパッド酸化物領域２２を厚くする。この酸化
ステップの間、ＬＤＤ領域内のイオンは拡散され、図２
に示されるようにバーズビークの長さを越えて広がる。
窒化シリコン層３４は、プラズマ化学的気相成長法（Ｐ
ＥＣＶＤ）または低圧化学的気相成長法（ＬＰＣＶＤ）
のような任意の最先端技術プロセスによってその構造に
亘って堆積され、図２に示される構成となる。別の実施
形態においては、酸化物が層３４のの材料として使用さ
れ得る。
め、酸化のステップが行われてもよい。その結果、図２
の３０および３２に示されているように、島のエッジに
「バーズビーク」を形成する。バーズビークは、ゲート
電極のエッジでのゲート酸化物の降伏電圧を向上させ
る。酸化ステップは、酸素中で図１の構造を加熱するこ
とにより実行され、周知のように「島」２４により覆わ
れていないパッド酸化物領域２２を厚くする。この酸化
ステップの間、ＬＤＤ領域内のイオンは拡散され、図２
に示されるようにバーズビークの長さを越えて広がる。
窒化シリコン層３４は、プラズマ化学的気相成長法（Ｐ
ＥＣＶＤ）または低圧化学的気相成長法（ＬＰＣＶＤ）
のような任意の最先端技術プロセスによってその構造に
亘って堆積され、図２に示される構成となる。別の実施
形態においては、酸化物が層３４のの材料として使用さ
れ得る。
【００５１】窒化シリコンが層３４（図２）で使用され
ると仮定すると、次いでウェハは異方性窒化物エッチン
グを受け、図３に示されるようにシリコンゲルマニウム
層の側壁の周りに窒化物の薄い層３６および３８を残
す。
ると仮定すると、次いでウェハは異方性窒化物エッチン
グを受け、図３に示されるようにシリコンゲルマニウム
層の側壁の周りに窒化物の薄い層３６および３８を残
す。
【００５２】ここで図４を参照すると、島２４で使用し
たＩＶ−Ｂ族元素の合金と異なる材料の層が、図３の構
造上に堆積される。層４０（図４）は非島状材料から形
成される層を指す。なぜなら層４０で使用された材料を
同時に除去することなく島の好都合な除去を可能にする
ために、島２４の材料と異なる必要があるからである。
本発明の第１の実施形態において、層４０は、好適には
ポリシリコンが堆積される。ポリシリコン層４０は、ウ
ェハ上の合金の島、島の側壁およびソースならびにドレ
イン領域上に堆積される。層４０はシリコンゲルマニウ
ム層２４より「Ｔ」の量だけ厚くなる。層４０は本明細
書中では第１のポリシリコン層４０と代わりに称され
る。図５に示されるように、その後この構造はＣＭＰに
よって処理されて、シリコンゲルマニウム島２４を露出
する。
たＩＶ−Ｂ族元素の合金と異なる材料の層が、図３の構
造上に堆積される。層４０（図４）は非島状材料から形
成される層を指す。なぜなら層４０で使用された材料を
同時に除去することなく島の好都合な除去を可能にする
ために、島２４の材料と異なる必要があるからである。
本発明の第１の実施形態において、層４０は、好適には
ポリシリコンが堆積される。ポリシリコン層４０は、ウ
ェハ上の合金の島、島の側壁およびソースならびにドレ
イン領域上に堆積される。層４０はシリコンゲルマニウ
ム層２４より「Ｔ」の量だけ厚くなる。層４０は本明細
書中では第１のポリシリコン層４０と代わりに称され
る。図５に示されるように、その後この構造はＣＭＰに
よって処理されて、シリコンゲルマニウム島２４を露出
する。
【００５３】その後、フォトレジストマスク３３が、デ
バイスの活性領域を覆うために塗布される。フィールド
領域３５（図６内の平行線模様で示す）内のポリシリコ
ン層４０はレジストで覆われていない。ポリシリコン層
４０および基板２０の任意の適切な部分がエッチングさ
れ、フィールド領域３５を除去する。次いでレジスト層
３３が剥がされる。この時点において、ｐ-チャネルお
よびｎ-チャネルトランジスタの両方のソース領域２６
およびドレイン領域２８のみが、ポリシリコン層４０で
覆われる。その後、ウェハは酸化物層（図６の点線３７
で示す）でコーティングされる。酸化物層は、フィール
ド領域３５内に堆積される酸化物の深さに等しいかまた
はより深い厚さを有する。酸化物はＣＭＰ平坦化され、
ポリシリコンおよびシリコンゲルマニウム層の上面で停
止する。ポリシリコンより速く酸化物を除去する高い選
択性のスラリーがこのプロセスには望ましい。この結
果、図７および図８に示されるようにポリシリコン層４
０を囲む酸化物領域４１により基板上のデバイスを互い
から絶縁する。領域４１は、図７および図８のみに示し
ているが、図５および図６を用いて説明したステップの
後の状態を示す他の図面の構成においてもこの領域は存
在する。
バイスの活性領域を覆うために塗布される。フィールド
領域３５（図６内の平行線模様で示す）内のポリシリコ
ン層４０はレジストで覆われていない。ポリシリコン層
４０および基板２０の任意の適切な部分がエッチングさ
れ、フィールド領域３５を除去する。次いでレジスト層
３３が剥がされる。この時点において、ｐ-チャネルお
よびｎ-チャネルトランジスタの両方のソース領域２６
およびドレイン領域２８のみが、ポリシリコン層４０で
覆われる。その後、ウェハは酸化物層（図６の点線３７
で示す）でコーティングされる。酸化物層は、フィール
ド領域３５内に堆積される酸化物の深さに等しいかまた
はより深い厚さを有する。酸化物はＣＭＰ平坦化され、
ポリシリコンおよびシリコンゲルマニウム層の上面で停
止する。ポリシリコンより速く酸化物を除去する高い選
択性のスラリーがこのプロセスには望ましい。この結
果、図７および図８に示されるようにポリシリコン層４
０を囲む酸化物領域４１により基板上のデバイスを互い
から絶縁する。領域４１は、図７および図８のみに示し
ているが、図５および図６を用いて説明したステップの
後の状態を示す他の図面の構成においてもこの領域は存
在する。
【００５４】次のステップは、図５〜図７において残っ
ているポリシリコン領域４０へのソース／ドレインイオ
ン注入である。ｐおよびｎチャネルデバイスの両方が処
理され、そして注入がまずｐチャネルデバイスに関して
行なわれると仮定すると、ｎチャネルトランジスタをマ
スクするためにフォトレジストが形成される。図５にお
いてポリシリコン領域４０を含むｐチャネルソース／ド
レイン領域は、ＢＦ2イオンを注入される。好適なイオ
ンドーズは１．０×１０15〜５．０×１０15ｃｍ-2であ
り、ＢＦ2のイオンエネルギーは１０ｋｅＶ〜８０ｋｅ
Ｖである。この場合もまた、イオンエネルギーが十分小
さいので、ゲート誘電体層を通じチャネル領域まで注入
されるイオンは存在しない。このイオン注入により、ｐ
チャネルトランジスタ用の積み上げｐ+ソース領域およ
びｐ+ドレイン領域を作製する。フォトレジストは剥が
され、そして新しいフォトレジストがｎチャネルソース
／ドレインイオン注入のためにｐチャネルトランジスタ
をマスクするのに使用される。
ているポリシリコン領域４０へのソース／ドレインイオ
ン注入である。ｐおよびｎチャネルデバイスの両方が処
理され、そして注入がまずｐチャネルデバイスに関して
行なわれると仮定すると、ｎチャネルトランジスタをマ
スクするためにフォトレジストが形成される。図５にお
いてポリシリコン領域４０を含むｐチャネルソース／ド
レイン領域は、ＢＦ2イオンを注入される。好適なイオ
ンドーズは１．０×１０15〜５．０×１０15ｃｍ-2であ
り、ＢＦ2のイオンエネルギーは１０ｋｅＶ〜８０ｋｅ
Ｖである。この場合もまた、イオンエネルギーが十分小
さいので、ゲート誘電体層を通じチャネル領域まで注入
されるイオンは存在しない。このイオン注入により、ｐ
チャネルトランジスタ用の積み上げｐ+ソース領域およ
びｐ+ドレイン領域を作製する。フォトレジストは剥が
され、そして新しいフォトレジストがｎチャネルソース
／ドレインイオン注入のためにｐチャネルトランジスタ
をマスクするのに使用される。
【００５５】ｎチャネルソース／ドレイン領域は、１．
０×１０15〜５．０×１０15のイオンドーズで、４０ｋ
ｅＶ〜１００ｋｅＶのイオンエネルギーのヒ素、または
１０ｋｅＶ〜６０ｋｅＶのイオンエネルギーの燐のイオ
ン注入により形成される。マスキングレジストを剥が
し、ウェハを不活性ガス雰囲気中において、約８００℃
〜約１１００℃の範囲の温度で、１５秒〜６０分間アニ
ールした。ｐチャネルトランジスタのソースおよびドレ
インはｐ+にドープされ、一方ｎチャネルトランジスタ
の対応する領域はｎ+にドープされる。
０×１０15〜５．０×１０15のイオンドーズで、４０ｋ
ｅＶ〜１００ｋｅＶのイオンエネルギーのヒ素、または
１０ｋｅＶ〜６０ｋｅＶのイオンエネルギーの燐のイオ
ン注入により形成される。マスキングレジストを剥が
し、ウェハを不活性ガス雰囲気中において、約８００℃
〜約１１００℃の範囲の温度で、１５秒〜６０分間アニ
ールした。ｐチャネルトランジスタのソースおよびドレ
インはｐ+にドープされ、一方ｎチャネルトランジスタ
の対応する領域はｎ+にドープされる。
【００５６】図９を参照して、シリコンゲルマニウム島
２４は、いくつかの方法のうち任意の１つ（例えば、高
い選択性ウェットエッチング）によって除去される。シ
リコン上のシリコンゲルマニウムを選択的に除去するい
くつかのウェットエッチングプロセスがあり、例えば酢
酸、硝酸およびＨＦの混合液によるウェットエッチング
プロセスでは、シリコンゲルマニウム対シリコンが１０
０対１、シリコンゲルマニウム対二酸化ケイ素が１００
０対１よりも優れたエッチングの選択性を示す。ＮＨ4
ＯＨ、Ｈ2Ｏ2および水の混合液では、シリコンよりもシ
リコンゲルマニウムを少なくとも５倍早く選択的にエッ
チングし得る。またＨ2Ｏ2、ＨＦおよび水の混合液は、
シリコン上のシリコンゲルマニウムを選択的にエッチン
グし得る。いずれのウェットエッチングプロセスも、図
９に示される構成となり得る。シリコンゲルマニウム島
２４のエッチングの間利用できる、高い選択性およびパ
ターン制御により厳密な寸法、すなわち、ゲート長が制
御され得る。すなわち、スペーサ３６および３８の内側
の側壁は、本明細書で開示されるプロセスの間、ゲート
領域の表面とほぼ垂直であるので、ゲートの厳密な寸法
は製造ステップの間変化しない。示された実施形態にお
いて、ゲートは、０．１０〜０．２ミクロンの間、好適
には約０．１３ミクロンの厳密な寸法を有し、領域２６
から領域２８のゲート領域の幅に亘って広がる。島２４
が除去された領域（最終的に完成したトランジスタのチ
ャネル領域４２となるものに亘る領域）は、本明細書中
ではボイド４５と称される。ボイド４５は、代わりにゲ
ート領域上のボイドと称される。
２４は、いくつかの方法のうち任意の１つ（例えば、高
い選択性ウェットエッチング）によって除去される。シ
リコン上のシリコンゲルマニウムを選択的に除去するい
くつかのウェットエッチングプロセスがあり、例えば酢
酸、硝酸およびＨＦの混合液によるウェットエッチング
プロセスでは、シリコンゲルマニウム対シリコンが１０
０対１、シリコンゲルマニウム対二酸化ケイ素が１００
０対１よりも優れたエッチングの選択性を示す。ＮＨ4
ＯＨ、Ｈ2Ｏ2および水の混合液では、シリコンよりもシ
リコンゲルマニウムを少なくとも５倍早く選択的にエッ
チングし得る。またＨ2Ｏ2、ＨＦおよび水の混合液は、
シリコン上のシリコンゲルマニウムを選択的にエッチン
グし得る。いずれのウェットエッチングプロセスも、図
９に示される構成となり得る。シリコンゲルマニウム島
２４のエッチングの間利用できる、高い選択性およびパ
ターン制御により厳密な寸法、すなわち、ゲート長が制
御され得る。すなわち、スペーサ３６および３８の内側
の側壁は、本明細書で開示されるプロセスの間、ゲート
領域の表面とほぼ垂直であるので、ゲートの厳密な寸法
は製造ステップの間変化しない。示された実施形態にお
いて、ゲートは、０．１０〜０．２ミクロンの間、好適
には約０．１３ミクロンの厳密な寸法を有し、領域２６
から領域２８のゲート領域の幅に亘って広がる。島２４
が除去された領域（最終的に完成したトランジスタのチ
ャネル領域４２となるものに亘る領域）は、本明細書中
ではボイド４５と称される。ボイド４５は、代わりにゲ
ート領域上のボイドと称される。
【００５７】シリコンゲルマニウムを除去すると、最初
のパッド酸化物２２の残りの部分が露出され、図９の線
２２によってのみ示される。この酸化物層はゲート誘電
体として機能出来るが、シリコンゲルマニウム島の除去
後、残りのパッド酸化物が、汚染されてないか、または
ダメージのない状態であるとは考えられない。パッド酸
化物２２は、マスクされていない閾値調整注入のための
遮蔽酸化物として機能する。当然マスクされていない閾
値調整注入は、必ず酸化物パッド２２を汚染する。従っ
て、酸化物パッド２２は、ゲート誘電体として望ましく
なく、酸化物パッド２２を除去した後、チャネル領域４
２を露出し、その上になんらかのゲート誘電体の形成を
必要とする。
のパッド酸化物２２の残りの部分が露出され、図９の線
２２によってのみ示される。この酸化物層はゲート誘電
体として機能出来るが、シリコンゲルマニウム島の除去
後、残りのパッド酸化物が、汚染されてないか、または
ダメージのない状態であるとは考えられない。パッド酸
化物２２は、マスクされていない閾値調整注入のための
遮蔽酸化物として機能する。当然マスクされていない閾
値調整注入は、必ず酸化物パッド２２を汚染する。従っ
て、酸化物パッド２２は、ゲート誘電体として望ましく
なく、酸化物パッド２２を除去した後、チャネル領域４
２を露出し、その上になんらかのゲート誘電体の形成を
必要とする。
【００５８】ゲート誘電体の形成の最も簡単なアプロー
チは、チャネル領域４２内の露出されたシリコン上に誘
電体を再成長させることであるが、このような再成長は
エッジを薄くさせ得、最終的に得られるデバイスが望ま
しくない低ゲート破壊電圧を有することになる。この影
響は、図２を参照して記述された上述の酸化ステップの
適切な設計によって減少し得る。酸化ステップ中、バー
ズビーク３０および３２はシリコンゲルマニウム島の周
囲に形成され、ゲートのエッジにおけるパッド酸化物を
厚くする。残ったパッド酸化物を制御性良く除去すれ
ば、「抑え（ｔｏｅ）」がスペーサ（３６および３８）
の下部に形成され、エッジの薄膜化を防ぐ。
チは、チャネル領域４２内の露出されたシリコン上に誘
電体を再成長させることであるが、このような再成長は
エッジを薄くさせ得、最終的に得られるデバイスが望ま
しくない低ゲート破壊電圧を有することになる。この影
響は、図２を参照して記述された上述の酸化ステップの
適切な設計によって減少し得る。酸化ステップ中、バー
ズビーク３０および３２はシリコンゲルマニウム島の周
囲に形成され、ゲートのエッジにおけるパッド酸化物を
厚くする。残ったパッド酸化物を制御性良く除去すれ
ば、「抑え（ｔｏｅ）」がスペーサ（３６および３８）
の下部に形成され、エッジの薄膜化を防ぐ。
【００５９】あるいは、なんらかの堆積方法によってゲ
ート誘電体を形成し得る。これは、酸化シリコン以外の
材料が使用されてもよく、ＡｌＮ、Ａｌ2Ｏ3、Ｔｉ
Ｏ2、ＺｒＯ2、またはＴａ2Ｏ5のような他の材料は、高
誘電率および／または高耐圧強度などの望ましい物性を
有しているので、有利である。さらに、アルミニウムド
ープド酸化ジルコニウム、シリコンドープド酸化ジルコ
ニウム、酸化ハフニウム、アルミニウムドープド酸化ハ
フニウム、およびシリコンドープド酸化ハフニウムなど
の酸化ジルコニウムおよび酸化ハフニウム化合物が使用
されてもよい。これらの例において、上述の酸化ステッ
プによるバーズビークの形成は必要とされず、プロセス
経路からそのステップを省略してもよい。この材料は、
ＣＶＤ、ＰＶＤ、または原子層堆積法（ＡＬＤ）によっ
て堆積され得る。いずれの方法を使用するかに係らず、
最終結果は、図１０に示されるようにゲート誘電体層４
４を形成する。
ート誘電体を形成し得る。これは、酸化シリコン以外の
材料が使用されてもよく、ＡｌＮ、Ａｌ2Ｏ3、Ｔｉ
Ｏ2、ＺｒＯ2、またはＴａ2Ｏ5のような他の材料は、高
誘電率および／または高耐圧強度などの望ましい物性を
有しているので、有利である。さらに、アルミニウムド
ープド酸化ジルコニウム、シリコンドープド酸化ジルコ
ニウム、酸化ハフニウム、アルミニウムドープド酸化ハ
フニウム、およびシリコンドープド酸化ハフニウムなど
の酸化ジルコニウムおよび酸化ハフニウム化合物が使用
されてもよい。これらの例において、上述の酸化ステッ
プによるバーズビークの形成は必要とされず、プロセス
経路からそのステップを省略してもよい。この材料は、
ＣＶＤ、ＰＶＤ、または原子層堆積法（ＡＬＤ）によっ
て堆積され得る。いずれの方法を使用するかに係らず、
最終結果は、図１０に示されるようにゲート誘電体層４
４を形成する。
【００６０】ゲート誘電体４４の形成後、ゲート電極材
料４６が構造全体に堆積され、図１０に示される構成と
なる。堆積された層４６はポリシリコンである。しか
し、ポリシリコン以外の材料にてボイドを埋めると伴
に、ソース、ゲートおよびドレイン領域に亘って堆積し
てもよい。タングステン（Ｗ）、タンタル（Ｔａ）、白
金（Ｐｔ）、モリブデン（Ｍｏ）のような高融点金属、
または銅（Ｃｕ）のような高導電率金属が、窒化チタン
（ＴｉＮ）、窒化タンタル（ＴａＮ）、または窒化タン
グステン（ＷＮ）のようなバリア金属と組合せて使用さ
れ得る。別の実施形態において、ポリシリコンゲルマニ
ウムもまたゲート形成のために使用される。その構造が
選択されたいずれの金属で覆われても、その構造はＣＭ
Ｐにより全体的な平坦化を行って、ポリシリコン層４０
およびゲート材料層４６の一部分、ならびに側壁スペー
サ３６および３８の一部分を除去し、その結果、図１１
に示す構造になる。
料４６が構造全体に堆積され、図１０に示される構成と
なる。堆積された層４６はポリシリコンである。しか
し、ポリシリコン以外の材料にてボイドを埋めると伴
に、ソース、ゲートおよびドレイン領域に亘って堆積し
てもよい。タングステン（Ｗ）、タンタル（Ｔａ）、白
金（Ｐｔ）、モリブデン（Ｍｏ）のような高融点金属、
または銅（Ｃｕ）のような高導電率金属が、窒化チタン
（ＴｉＮ）、窒化タンタル（ＴａＮ）、または窒化タン
グステン（ＷＮ）のようなバリア金属と組合せて使用さ
れ得る。別の実施形態において、ポリシリコンゲルマニ
ウムもまたゲート形成のために使用される。その構造が
選択されたいずれの金属で覆われても、その構造はＣＭ
Ｐにより全体的な平坦化を行って、ポリシリコン層４０
およびゲート材料層４６の一部分、ならびに側壁スペー
サ３６および３８の一部分を除去し、その結果、図１１
に示す構造になる。
【００６１】任意のサリサイド（自己整合シリサイド）
プロセスはゲート、ソース、およびドレイン電極の寄生
抵抗を最小にするように実行される。図１２を参照し
て、シリサイド層５２および５４は、任意の最先端技術
のサリサイドプロセスによって形成される。サリサイド
の従来技術における問題は、スペーサ３６および３８上
に残るエッチングされなかった金属によって、ゲートが
ソースおよび／またはドレインとショートし得ることで
ある。この問題は、「接触研磨（ｔｏｕｃｈ ｐｏｌｉ
ｓｈ）」、極めて短いＣＭＰステップによって解決され
る。
プロセスはゲート、ソース、およびドレイン電極の寄生
抵抗を最小にするように実行される。図１２を参照し
て、シリサイド層５２および５４は、任意の最先端技術
のサリサイドプロセスによって形成される。サリサイド
の従来技術における問題は、スペーサ３６および３８上
に残るエッチングされなかった金属によって、ゲートが
ソースおよび／またはドレインとショートし得ることで
ある。この問題は、「接触研磨（ｔｏｕｃｈ ｐｏｌｉ
ｓｈ）」、極めて短いＣＭＰステップによって解決され
る。
【００６２】ここで図１２のデバイスは、導体のメタラ
イゼーションの準備の完了した状態である。導体のメタ
ライゼーションは、当業者に周知の任意の技術によって
達成され、ソース領域、ゲート領域、およびドレイン領
域用の電極を形成する。それらの電極は、それぞれの領
域と電気的に接触した状態にある。この導体のメタライ
ゼーションは、アルミニウム合金を用いるような従来の
パターニングおよびエッチングメタライゼーションによ
り達成される。しかし、表面はすでに全体的に平坦化さ
れているので、銅の埋め込み及びＣＭＰによるダマシン
型メタライゼーションも容易に実行され得る。
イゼーションの準備の完了した状態である。導体のメタ
ライゼーションは、当業者に周知の任意の技術によって
達成され、ソース領域、ゲート領域、およびドレイン領
域用の電極を形成する。それらの電極は、それぞれの領
域と電気的に接触した状態にある。この導体のメタライ
ゼーションは、アルミニウム合金を用いるような従来の
パターニングおよびエッチングメタライゼーションによ
り達成される。しかし、表面はすでに全体的に平坦化さ
れているので、銅の埋め込み及びＣＭＰによるダマシン
型メタライゼーションも容易に実行され得る。
【００６３】ここで図１３を参照すると、バルクシリコ
ン層６０および埋め込み酸化物層６２を有するＳＩＭＯ
Ｘ基板上に適用した構造が示されている。同一の要素に
ついて用いられた参照番号を用いて残りの構造を示す。
ン層６０および埋め込み酸化物層６２を有するＳＩＭＯ
Ｘ基板上に適用した構造が示されている。同一の要素に
ついて用いられた参照番号を用いて残りの構造を示す。
【００６４】図１４および図１５は、本発明の別の実施
形態を示し、ここでバリア層は図９のボイド４５内に堆
積されている。バリア層７０は、好適には、続いてボイ
ド４５内に堆積される銅ゲート電極７３に対しバリア性
を有する窒化チタン（ＴｉＮ）、窒化タンタル（Ｔａ
Ｎ）、または窒化タングステン（ＷＮ）のような適した
バリア金属である（図１５を参照されたい）。ソースお
よびドレイン領域上の余分なバリア金属は、ＣＭＰによ
って取り除かれ、その結果示されるように、ゲート電極
７３に対してバリア材料は自然に自己整合的に形成され
る。図１６はＳＩＭＯＸ基板上の図１５の実施形態を示
す。図１４〜図１６におけるゲート誘電体４４は、例え
ばＴａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、これらにＳ
ｉおよびＡｌのいずれかをドープした任意の材料等の高
誘電率材料、または他の適した誘電体材料の堆積のよう
ないずれかの適した手段によって提供され、それらのう
ちのいくつかが任意にＳｉまたはＡｌのいずれか一方、
または他の適した誘電体材料にドープされ得る。図１０
を参照して説明された実施形態において、同様のプロセ
スがゲート誘電体４４を提供するため使用され得る。
形態を示し、ここでバリア層は図９のボイド４５内に堆
積されている。バリア層７０は、好適には、続いてボイ
ド４５内に堆積される銅ゲート電極７３に対しバリア性
を有する窒化チタン（ＴｉＮ）、窒化タンタル（Ｔａ
Ｎ）、または窒化タングステン（ＷＮ）のような適した
バリア金属である（図１５を参照されたい）。ソースお
よびドレイン領域上の余分なバリア金属は、ＣＭＰによ
って取り除かれ、その結果示されるように、ゲート電極
７３に対してバリア材料は自然に自己整合的に形成され
る。図１６はＳＩＭＯＸ基板上の図１５の実施形態を示
す。図１４〜図１６におけるゲート誘電体４４は、例え
ばＴａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、これらにＳ
ｉおよびＡｌのいずれかをドープした任意の材料等の高
誘電率材料、または他の適した誘電体材料の堆積のよう
ないずれかの適した手段によって提供され、それらのう
ちのいくつかが任意にＳｉまたはＡｌのいずれか一方、
または他の適した誘電体材料にドープされ得る。図１０
を参照して説明された実施形態において、同様のプロセ
スがゲート誘電体４４を提供するため使用され得る。
【００６５】またＳｉＳｎのような他のＩＶ−Ｂ族合金
が、上述のプロセスにおいて、ダミーゲート（すなわち
置き換えゲート）として使用されてもよい。類似の処理
ステップおよびプロセスの改変が、これらの材料の同様
の化学的性質に基づいたシリコンゲルマニウムおよびシ
リコン錫合金プロセスで使用され得る。これらの新しい
ダミーゲート材料はまた、強誘電体メモリのような他の
デバイスの製造のために使用されてもよい。
が、上述のプロセスにおいて、ダミーゲート（すなわち
置き換えゲート）として使用されてもよい。類似の処理
ステップおよびプロセスの改変が、これらの材料の同様
の化学的性質に基づいたシリコンゲルマニウムおよびシ
リコン錫合金プロセスで使用され得る。これらの新しい
ダミーゲート材料はまた、強誘電体メモリのような他の
デバイスの製造のために使用されてもよい。
【００６６】前述の発明の実施形態は、積み上げソース
／ドレイン構成を使用する。図１７〜図２２の実施形態
は従来のソース／ドレイン構造を有する。図１７、１
８，１９および２０はそれぞれ、図３、４、５および９
に示された第１の実施形態に等価なステップを示し、両
方の図において同一の参照番号が同一の要素について用
いられる。図１７において、島２４および側壁スペーサ
３６および３８の形成後、注入ステップを実行し、適し
たｐまたはｎ型ドーパント（形成されるデバイスの伝導
型に依存して）を基板２０に注入する。ドーパントを活
性化するため適したアニールが実行された後、その結
果、ソース領域１００およびドレイン領域１０２が形成
される。
／ドレイン構成を使用する。図１７〜図２２の実施形態
は従来のソース／ドレイン構造を有する。図１７、１
８，１９および２０はそれぞれ、図３、４、５および９
に示された第１の実施形態に等価なステップを示し、両
方の図において同一の参照番号が同一の要素について用
いられる。図１７において、島２４および側壁スペーサ
３６および３８の形成後、注入ステップを実行し、適し
たｐまたはｎ型ドーパント（形成されるデバイスの伝導
型に依存して）を基板２０に注入する。ドーパントを活
性化するため適したアニールが実行された後、その結
果、ソース領域１００およびドレイン領域１０２が形成
される。
【００６７】この実施形態において、次のステップ（図
１８）は、二酸化ケイ素のような誘電体１０６の層を合
金の島、島の側壁、およびソースならびにドレイン領域
上に堆積することである。層１０６はまた、上述した構
造上に堆積された非島状材料または「第１の誘電体材料
層」と呼ばれる。図４の層４０と同様に、層１０６はシ
リコンゲルマニウム（「島」）層２４より「Ｔ」の量
（図４を参照されたい）だけ厚い。次いで図１９に示す
ように、その構造はＣＭＰによって処理され、シリコン
ゲルマニウム島２４が露出する。図１９において、ソー
ス／ドレイン領域１００／１０２は、それぞれ二酸化ケ
イ素層１１０／１１２によって覆われる。素子分離のた
めのフィールド領域の形成は、上記の図６〜図８を参照
して示し、説明されるように実行される。
１８）は、二酸化ケイ素のような誘電体１０６の層を合
金の島、島の側壁、およびソースならびにドレイン領域
上に堆積することである。層１０６はまた、上述した構
造上に堆積された非島状材料または「第１の誘電体材料
層」と呼ばれる。図４の層４０と同様に、層１０６はシ
リコンゲルマニウム（「島」）層２４より「Ｔ」の量
（図４を参照されたい）だけ厚い。次いで図１９に示す
ように、その構造はＣＭＰによって処理され、シリコン
ゲルマニウム島２４が露出する。図１９において、ソー
ス／ドレイン領域１００／１０２は、それぞれ二酸化ケ
イ素層１１０／１１２によって覆われる。素子分離のた
めのフィールド領域の形成は、上記の図６〜図８を参照
して示し、説明されるように実行される。
【００６８】ここで、シリコンゲルマニウム島２４は、
島２４の材料を選択的に除去するが、側壁スペーサ３６
および３８または二酸化ケイ素領域１１０および１１２
を除去しない、任意の適した方法によって除去される。
当業者に周知のいくつかのウェットエッチングプロセス
が存在し、そのウェットエッチングプロセスによって二
酸化ケイ素または窒化シリコン上のシリコンゲルマニウ
ムが選択的に除去される。図２０に示すように、除去ス
テップの結果、デバイスのゲート領域（すなわちチャネ
ル領域４２）上にボイド４５が生成される。
島２４の材料を選択的に除去するが、側壁スペーサ３６
および３８または二酸化ケイ素領域１１０および１１２
を除去しない、任意の適した方法によって除去される。
当業者に周知のいくつかのウェットエッチングプロセス
が存在し、そのウェットエッチングプロセスによって二
酸化ケイ素または窒化シリコン上のシリコンゲルマニウ
ムが選択的に除去される。図２０に示すように、除去ス
テップの結果、デバイスのゲート領域（すなわちチャネ
ル領域４２）上にボイド４５が生成される。
【００６９】図１７〜図２２の実施形態におけるゲート
誘電体層４４（図２１）の形成およびゲート電極材料層
４６の堆積は、図１０を参照し先に記述したものと同じ
である。ボイド４５をゲート構造で埋めることによっ
て、図２２の線１１８によっておよそ示されるレベルま
で構造の上面を平坦化する。平坦化ステップは化学的機
械研磨によって実行される。
誘電体層４４（図２１）の形成およびゲート電極材料層
４６の堆積は、図１０を参照し先に記述したものと同じ
である。ボイド４５をゲート構造で埋めることによっ
て、図２２の線１１８によっておよそ示されるレベルま
で構造の上面を平坦化する。平坦化ステップは化学的機
械研磨によって実行される。
【００７０】最後に、第２の誘電体層１２２が、平坦化
された構造上に堆積される。開口部１２４、１２６、１
２８が層１２２を貫いて形成される。層１２２は、ゲー
ト構造１３０まで広がる開口部１２６、および第１の誘
電体層１１０および１１２を貫きそれぞれソース領域１
００およびドレイン領域１０２まで広がる開口部１２４
および１２８を含む。次いで適した金属層（図示せず）
が、その構造上および開口部１２４、１２６、１２８内
に堆積され、ソース領域１００、ゲート領域１３０、お
よびドレイン領域１０２と電気的に接触する電極を形成
し、デバイスを完成させる。
された構造上に堆積される。開口部１２４、１２６、１
２８が層１２２を貫いて形成される。層１２２は、ゲー
ト構造１３０まで広がる開口部１２６、および第１の誘
電体層１１０および１１２を貫きそれぞれソース領域１
００およびドレイン領域１０２まで広がる開口部１２４
および１２８を含む。次いで適した金属層（図示せず）
が、その構造上および開口部１２４、１２６、１２８内
に堆積され、ソース領域１００、ゲート領域１３０、お
よびドレイン領域１０２と電気的に接触する電極を形成
し、デバイスを完成させる。
【００７１】従って、シリコンゲルマニウム置き換えゲ
ート、または同様の合金置き換えゲートを用いたＭＯＳ
ＦＥＴの形成方法を開示してきた。その構造を形成する
好適な方法およびそれらのＳＩＭＯＸ基板への適用が開
示されているが、さらなる変形および改変が添付の請求
の範囲で規定された本発明の範囲から逸脱することなく
なされることを理解されるべきである。
ート、または同様の合金置き換えゲートを用いたＭＯＳ
ＦＥＴの形成方法を開示してきた。その構造を形成する
好適な方法およびそれらのＳＩＭＯＸ基板への適用が開
示されているが、さらなる変形および改変が添付の請求
の範囲で規定された本発明の範囲から逸脱することなく
なされることを理解されるべきである。
【００７２】
【発明の効果】ＭＯＳＦＥＴの製造方法は以下のステッ
プを含む。すなわち、シリコン基板上に酸化物層が堆積
するステップと、基板内のゲート領域上にシリコン系合
金の島を形成し、それによりシリコン系合金はシリコン
ゲルマニウム合金またはシリコン錫合金もしくはＩＶ−
Ｂ族元素の別の合金を含むステップと、シリコン系合金
の島の周りに側壁を形成するステップと、基板内にソー
ス領域およびドレイン領域を形成するステップと、シリ
コン系合金の島を除去し、それによってゲート領域上に
ボイドを残すステップと、ボイドおよびソース領域およ
びドレイン領域上の領域を埋めるステップと、化学的機
械研磨によってその構造の上面を平坦化するステップと
を含む。あるいは、従来の積み上げソース／ドレイン構
造を提供する別の実施形態を開示する。
プを含む。すなわち、シリコン基板上に酸化物層が堆積
するステップと、基板内のゲート領域上にシリコン系合
金の島を形成し、それによりシリコン系合金はシリコン
ゲルマニウム合金またはシリコン錫合金もしくはＩＶ−
Ｂ族元素の別の合金を含むステップと、シリコン系合金
の島の周りに側壁を形成するステップと、基板内にソー
ス領域およびドレイン領域を形成するステップと、シリ
コン系合金の島を除去し、それによってゲート領域上に
ボイドを残すステップと、ボイドおよびソース領域およ
びドレイン領域上の領域を埋めるステップと、化学的機
械研磨によってその構造の上面を平坦化するステップと
を含む。あるいは、従来の積み上げソース／ドレイン構
造を提供する別の実施形態を開示する。
【００７３】本発明は、ゲートの厳密な寸法のより良い
制御をしつつ選択的に除去され得るダミーゲート（すな
わち置き換えのゲート）のための新しい材料を使用す
る。特に、シリコンゲルマニウム置き換えゲートは、従
来技術の置き換えゲートより、より早くエッチングされ
得、そしてより容易にパターニングされ得る。さらに、
従来技術のポリシリコン置き換えゲートが酸化物スペー
サでのみ形成され得るのに対して、置き換えゲート材料
としてシリコンゲルマニウムまたは同様の合金を使用す
ることによって、酸化物または窒化物スペーサの使用を
可能にし、それにより置き換えゲート島を形成する。
制御をしつつ選択的に除去され得るダミーゲート（すな
わち置き換えのゲート）のための新しい材料を使用す
る。特に、シリコンゲルマニウム置き換えゲートは、従
来技術の置き換えゲートより、より早くエッチングされ
得、そしてより容易にパターニングされ得る。さらに、
従来技術のポリシリコン置き換えゲートが酸化物スペー
サでのみ形成され得るのに対して、置き換えゲート材料
としてシリコンゲルマニウムまたは同様の合金を使用す
ることによって、酸化物または窒化物スペーサの使用を
可能にし、それにより置き換えゲート島を形成する。
【図１】図１は積み上げソース／ドレイン領域を有する
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
【図２】図２は積み上げソース／ドレイン領域を有する
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
【図３】図３は積み上げソース／ドレイン領域を有する
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
【図４】図４は積み上げソース／ドレイン領域を有する
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
【図５】図５は積み上げソース／ドレイン領域を有する
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
【図６】図６は積み上げソース／ドレイン領域を有する
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
【図７】図７は積み上げソース／ドレイン領域を有する
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
【図８】図８は積み上げソース／ドレイン領域を有する
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
【図９】図９は積み上げソース／ドレイン領域を有する
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
本発明の第１の実施形態によるＭＯＳＦＥＴデバイスの
製造における連続ステップを示す。
【図１０】図１０は積み上げソース／ドレイン領域を有
する本発明の第１の実施形態によるＭＯＳＦＥＴデバイ
スの製造における連続ステップを示す。
する本発明の第１の実施形態によるＭＯＳＦＥＴデバイ
スの製造における連続ステップを示す。
【図１１】図１１は積み上げソース／ドレイン領域を有
する本発明の第１の実施形態によるＭＯＳＦＥＴデバイ
スの製造における連続ステップを示す。
する本発明の第１の実施形態によるＭＯＳＦＥＴデバイ
スの製造における連続ステップを示す。
【図１２】図１２は積み上げソース／ドレイン領域を有
する本発明の第１の実施形態によるＭＯＳＦＥＴデバイ
スの製造における連続ステップを示す。
する本発明の第１の実施形態によるＭＯＳＦＥＴデバイ
スの製造における連続ステップを示す。
【図１３】図１３はＳＯＩ基板上のデバイスを示す。
【図１４】図１４は本発明の別の実施形態におけるバリ
ア層堆積後のデバイスの構造を示す。
ア層堆積後のデバイスの構造を示す。
【図１５】図１５は堆積されたバリア層を有する完全な
デバイス構造を示す。
デバイス構造を示す。
【図１６】図１６はＳＩＭＯＸ基板上に堆積されたゲー
トバリア層を有する完全なデバイス構造を示す。
トバリア層を有する完全なデバイス構造を示す。
【図１７】図１７は本発明のさらに別の実施形態による
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
【図１８】図１８は本発明のさらに別の実施形態による
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
【図１９】図１９は本発明のさらに別の実施形態による
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
【図２０】図２０は本発明のさらに別の実施形態による
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
【図２１】図２１は本発明のさらに別の実施形態による
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
【図２２】図２２は本発明のさらに別の実施形態による
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
ＭＯＳＦＥＴデバイスの製造における連続ステップを示
す。
２０ 基板 ４１ 酸化物領域 ４２ チャネル領域 ４５ ボイド ４８、５０ ポリシリコン層 ６０ バルクシリコン層 ６２ 埋め込み酸化物層 １００ ソース領域 １０２ ドレイン領域 １０６ 誘電体層（第１の誘電体層） １１０、１１２ 二酸化ケイ素層（第１の誘電体層） １２２ 第２の誘電体層 １２４、１２６、１２８ 開口部 １３０ ゲート領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/78 ３０１Ｇ 21/8247 ３０１Ｓ 29/788 ３７１ 29/792 ６１６Ｍ 29/786 ６１７Ｊ ６１７Ｓ ６２７Ａ (72)発明者 デビッド ラッセル エバンス アメリカ合衆国 オレゴン 97007， ビ ーバートン， エスダブリュー 179ティ ーエイチ プレイス 7574 (72)発明者 ヨシ オノ アメリカ合衆国 ワシントン 98607， カマス， エヌダブリュー 24ティーエイ チ サークル 2526
Claims (27)
- 【請求項１】 基板上にＭＯＳＦＥＴ構造を製造する方
法であって、該方法は、 該基板内のゲート領域上に島を形成し、該島がＩＶ−Ｂ
族元素の合金から形成される、ステップと、 該島の周りに側壁を形成するステップと、 該基板内にソース領域およびドレイン領域を形成するス
テップと、 該側壁を除去することなく該島を選択的に除去し、それ
によって該ゲート領域上にボイドを残す、ステップと、 該ボイドをゲート構造で埋めるステップと、を含む、方
法。 - 【請求項２】 前記ＩＶ−Ｂ族元素の合金が、Ｓｉ1-X
ＧｅXであり、ｘが約０．０５〜約１．０の範囲であ
る、請求項１に記載の方法。 - 【請求項３】 前記島を形成するステップの前に、前記
基板上に５〜３０ｎｍの間の厚さを有する酸化物層を堆
積するステップを含み、該島を形成するステップが、該
酸化物層上に島を形成するステップ含む、請求項１に記
載の方法。 - 【請求項４】 前記島を形成するステップは、前記酸化
物層上に約１５０〜約５００ｎｍの厚さのＩＶ−Ｂ族元
素の合金から形成される材料の層を堆積するステップを
含む、請求項３に記載の方法。 - 【請求項５】 前記島を形成するステップが、前記酸化
物層上にＩＶ−Ｂ族元素の合金から形成される材料の層
を堆積するステップと、該島の領域に該堆積した層をマ
スキングするステップと、前記ゲート領域上の領域を除
く層を除去するために該堆積した層をエッチングするス
テップをさらに含む、請求項４に記載の方法。 - 【請求項６】 前記ＩＶ−Ｂ族元素の合金の島を除去す
るステップが、前記島、その周りの前記側壁、および前
記ソース領域および前記ドレイン領域上に非島状材料層
を堆積するステップと、該島の上部の構造を化学的機械
研磨するステップと、溶剤で該島を溶解させ、それによ
って前記ボイドを残すステップと、を含む、請求項１に
記載の方法。 - 【請求項７】 前記非島状材料層はポリシリコンであっ
て、該非島状材料層が第１のポリシリコン層であり、前
記ボイドを埋めるステップは、残りの第１のポリシリコ
ン層および該ボイド上にゲート材料層を堆積するステッ
プと、該第１のポリシリコン層の上部のレベルまで材料
を除去するために前記構造を化学的機械研磨するステッ
プと、を含む、請求項６に記載の方法。 - 【請求項８】 前記ゲート材料は、窒化チタン（Ｔｉ
Ｎ）、窒化タンタル（ＴａＮ）、または窒化タングステ
ン（ＷＮ）およびポリシリコンゲルマニウムのようなバ
リア金属と組合せて用いられるポリシリコン、タングス
テン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブ
デン（Ｍｏ）、銅（Ｃｕ）からなる群から選択される、
請求項７に記載の方法。 - 【請求項９】 前記非島状材料層が第１の誘電体材料層
である、請求項６に記載の方法。 - 【請求項１０】 前記第１の誘電体材料層は、窒化シリ
コンおよび酸化物からなる群から選択される、請求項９
に記載の方法。 - 【請求項１１】 前記ボイドをゲート構造で埋めるステ
ップの次に、化学的機械研磨によって該構造の上面を平
坦化するステップを含む、請求項９に記載の方法。 - 【請求項１２】 前記構造を平坦化するステップの次
に、平坦化した構造上に第２の誘電体材料層を堆積する
ステップと、該第２の誘電体材料層を通して前記ゲート
構造まで開口部を形成するステップと、該第２の誘電体
材料層および前記第１の誘電体材料層を通じて前記ソー
スおよびドレイン領域まで開口部を形成するステップ
と、該構造上および該開口部内に金属層を堆積し、該ソ
ース領域、前記ゲート領域、および該ドレイン領域と電
気的に接触するように電極を形成するステップと、を含
む、請求項１１に記載の方法。 - 【請求項１３】 前記島のまわりに側壁を生成するステ
ップは、窒化シリコンおよび酸化物からなる群から選択
される材料の該側壁を形成するステップを含む、請求項
１に記載の方法。 - 【請求項１４】 前記ボイドは、０．１０と０．２ミク
ロンとの間の前記ソース領域から前記ドレイン領域まで
広がる長さを有する、請求項１に記載の方法。 - 【請求項１５】 前記ボイドをゲート構造で埋めるステ
ップは、前記ソース領域、前記ドレイン領域、および前
記ボイド上のゲート誘電体層を堆積し、それによってゲ
ート誘電体の層が該ボイド内に堆積される、ステップ
と、次いで該ゲート誘電体の層上にゲート電極材料の層
を堆積するステップと、を含む、請求項１に記載の方
法。 - 【請求項１６】 前記ゲート誘電体を形成するステップ
は、高誘電率および高耐圧強度を有する材料を堆積する
ステップを含む、請求項１５に記載の方法。 - 【請求項１７】 前記堆積されるゲート誘電体は、Ｔａ
2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2；Ｓｉをドープされ
る以下の材料、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、Ｈｆ
Ｏ2；およびＡｌをドープされる以下の材料、Ｔａ
2Ｏ5、ＴｉＯ2、ＺｒＯ 2、ＨｆＯ2を含む群から選択さ
れる材料を含む、請求項１５に記載の方法。 - 【請求項１８】 前記ゲート誘電体層を堆積するステッ
プは、以下の物理的気相成長法（ＰＶＤ）、化学的気相
成長法（ＣＶＤ）、およびプラズマ化学的気相成長法
（ＰＥＣＶＤ）から選択されるプロセスによって実施さ
れる、請求項１５に記載の方法。 - 【請求項１９】 前記ボイドをゲート構造で埋めるステ
ップの次に、化学的機械研磨によって前記構造の上面を
平坦化するステップを含む、請求項１に記載の方法。 - 【請求項２０】 前記構造の上面を平坦化するステップ
の次に、該構造の上面に金属層が堆積され、該構造を金
属化して、前記ソース領域、前記ゲート領域、および前
記ドレイン領域と電気的に接触するように電極を形成す
る、請求項１９に記載の方法。 - 【請求項２１】 前記構造の上面に金属層を堆積するス
テップに続き、前記構造を金属化するステップに先立っ
て、サリサイドプロセスを促進するために該構造をアニ
ーリングするステップを含む、請求項２０に記載の方
法。 - 【請求項２２】 ＭＯＳＦＥＴを製造する方法であっ
て、該方法は、 シリコン基板上の酸化物層を堆積するステップと、 該基板内のゲート領域上にシリコン錫合金の島を形成す
るステップと、 該シリコン錫合金の島の周りに側壁を形成するステップ
と、 該基板内にソース領域およびドレイン領域を形成するス
テップと、 該シリコン錫合金の島を除去し、それによって該ゲート
領域上にボイドを残すステップと、 該ボイド、および該ソース領域および該ドレイン領域上
の領域を埋めるステップと、 化学的機械研磨によって構造の上面を平坦化するステッ
プと、を含む、ＭＯＳＦＥＴを製造する方法。 - 【請求項２３】 前記シリコン錫合金はＳｉ1-XＳｎXと
表され、ここでｘは約０．０５〜約１．０の範囲にあ
る、請求項２２に記載の方法。 - 【請求項２４】 前記シリコン錫合金島の周りの側壁を
形成するステップは、窒化シリコンおよび酸化物からな
る群から選択される側壁材料から該側壁を形成するステ
ップを含む、請求項２２に記載の方法。 - 【請求項２５】 ＭＯＳＦＥＴを製造する方法は、 シリコン基板上に酸化物層を堆積するステップと、 該基板内のゲート領域上にシリコンゲルマニウム合金の
島を形成するステップと、 該シリコンゲルマニウム合金の島の周りに側壁を形成す
るステップと、 該基板内にソース領域およびドレイン領域を形成するス
テップと、 該シリコンゲルマニウム合金の島を除去し、それによっ
て該ゲート領域上にボイドを残す、ステップと、 該ボイド、および該ソース領域および該ドレイン領域上
の領域を埋めるステップと、 化学的機械研磨によって構造の上面を平坦化するステッ
プと、を含む、ＭＯＳＦＥＴを製造する方法。 - 【請求項２６】 前記シリコンゲルマニウム合金はＳｉ
1-XＧｅXと表され、ここでｘは約０．０５〜約１．０の
範囲である、請求項２５に記載の方法。 - 【請求項２７】 前記シリコンゲルマニウム合金の島の
周りに側壁を形成するステップは、窒化シリコンおよび
酸化物からなる群から選択される側壁材料から該側壁を
形成するステップを含む、請求項２５に記載の方法。
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| US09/410,346 US6200866B1 (en) | 1998-02-23 | 1999-09-30 | Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET |
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|---|---|---|---|---|
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