JP2003017710A - ２重ゲート／２重チャネルｍｏｓｆｅｔ - Google Patents
２重ゲート／２重チャネルｍｏｓｆｅｔInfo
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Abstract
(57)【要約】
【課題】 優れた短チャネル特性を有するチャネル長
０．０５μｍ未満の２重ゲート／２重チャネルＭＯＳＦ
ＥＴ構造を形成する技法、ならびにこのような２重ゲー
ト／２重チャネルＭＯＳＦＥＴ構造自体を提供する。 【解決手段】 ２重ゲート／２重チャネル構造を有する
ＭＯＳＦＥＴデバイスを製造する本発明の技法はダマシ
ン・プロセスを利用する。ゲートは、ゲート領域に位置
する垂直厚約８０ｎｍ以下のシリコン膜の両側にある。
シリコン膜は構造の垂直チャネル領域の働きをし、ゲー
ト領域に隣接した拡散領域を相互接続する。その２重チ
ャネル特徴のため、本発明のデバイスの電流は、同じ物
理幅を有する従来の平面ＭＯＳＦＥＴの電流の２倍であ
る。
０．０５μｍ未満の２重ゲート／２重チャネルＭＯＳＦ
ＥＴ構造を形成する技法、ならびにこのような２重ゲー
ト／２重チャネルＭＯＳＦＥＴ構造自体を提供する。 【解決手段】 ２重ゲート／２重チャネル構造を有する
ＭＯＳＦＥＴデバイスを製造する本発明の技法はダマシ
ン・プロセスを利用する。ゲートは、ゲート領域に位置
する垂直厚約８０ｎｍ以下のシリコン膜の両側にある。
シリコン膜は構造の垂直チャネル領域の働きをし、ゲー
ト領域に隣接した拡散領域を相互接続する。その２重チ
ャネル特徴のため、本発明のデバイスの電流は、同じ物
理幅を有する従来の平面ＭＯＳＦＥＴの電流の２倍であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、詳細には、０．０５μｍ未満の関連チャネル長を有
する２重ゲート金属酸化物半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）構造を製造する方法に関する。本発明
はさらに、垂直チャネル領域を有する２重ゲートＭＯＳ
ＦＥＴ構造に関する。本発明のＭＯＳＦＥＴ構造は垂直
厚約８０ｎｍ以下のシリコン膜を含み、このシリコン膜
が、構造の垂直ボディすなわち垂直チャネルを形成す
る。
し、詳細には、０．０５μｍ未満の関連チャネル長を有
する２重ゲート金属酸化物半導体電界効果トランジスタ
（ＭＯＳＦＥＴ）構造を製造する方法に関する。本発明
はさらに、垂直チャネル領域を有する２重ゲートＭＯＳ
ＦＥＴ構造に関する。本発明のＭＯＳＦＥＴ構造は垂直
厚約８０ｎｍ以下のシリコン膜を含み、このシリコン膜
が、構造の垂直ボディすなわち垂直チャネルを形成す
る。
【０００２】
【従来の技術】過去２５年ほどの間の超大規模集積回路
（ＶＬＳＩ）の主な課題は、高い歩留りおよび高い信頼
性でより多くのＭＯＳＦＥＴデバイスを集積することに
あった。従来技術ではこのことを主に、過大な短チャネ
ル効果を生じさせずにＭＯＳＦＥＴのチャネル長をスケ
ール・ダウンすることによって達成してきた。当業者に
は周知のとおり、短チャネル効果とは、ゲートとソース
／ドレイン領域との間の２次元静電荷シェアリングによ
る短チャネル・デバイスのしきい値電圧Ｖtの低下であ
る。
（ＶＬＳＩ）の主な課題は、高い歩留りおよび高い信頼
性でより多くのＭＯＳＦＥＴデバイスを集積することに
あった。従来技術ではこのことを主に、過大な短チャネ
ル効果を生じさせずにＭＯＳＦＥＴのチャネル長をスケ
ール・ダウンすることによって達成してきた。当業者に
は周知のとおり、短チャネル効果とは、ゲートとソース
／ドレイン領域との間の２次元静電荷シェアリングによ
る短チャネル・デバイスのしきい値電圧Ｖtの低下であ
る。
【０００３】過大な短チャネル効果を生じさせずにＭＯ
ＳＦＥＴのチャネル長をスケール・ダウンするために
は、ゲート酸化物の厚さを低減し、チャネルのドーピン
グ濃度を高める必要がある。しかし、ヤン（Yan）他
（「Scaling the Si MOSFET:Frombulk to SOI to bul
k」, IEEE Trans. Elect. Dev., Vol. 39, ｐ．１７０
４，１９９２年７月）によって、チャネル長０．０５μ
ｍ未満のＭＯＳＦＥＴの短チャネル効果を低減するため
には、ドレイン電界からチャネルを遮断する裏面導通層
を構造中に有することが重要であることが示された。ヤ
ン他の結果によれば、２重ゲートＭＯＳＦＥＴならびに
上面ゲートと裏面接地面を有するＭＯＳＦＥＴは、短チ
ャネル効果の影響をはるかに受けにくく、したがって、
従来のＭＯＳＦＥＴよりも短い寸法にスケールダウンす
ることができる。
ＳＦＥＴのチャネル長をスケール・ダウンするために
は、ゲート酸化物の厚さを低減し、チャネルのドーピン
グ濃度を高める必要がある。しかし、ヤン（Yan）他
（「Scaling the Si MOSFET:Frombulk to SOI to bul
k」, IEEE Trans. Elect. Dev., Vol. 39, ｐ．１７０
４，１９９２年７月）によって、チャネル長０．０５μ
ｍ未満のＭＯＳＦＥＴの短チャネル効果を低減するため
には、ドレイン電界からチャネルを遮断する裏面導通層
を構造中に有することが重要であることが示された。ヤ
ン他の結果によれば、２重ゲートＭＯＳＦＥＴならびに
上面ゲートと裏面接地面を有するＭＯＳＦＥＴは、短チ
ャネル効果の影響をはるかに受けにくく、したがって、
従来のＭＯＳＦＥＴよりも短い寸法にスケールダウンす
ることができる。
【０００４】従来技術のＭＯＳＦＥＴの構造は、チャネ
ル用の非常に薄い絶縁層およびチャネルの両側にある２
つのゲートから成る。２つのゲートは電気的に接続さ
れ、これによってチャネルを調節する働きをする。この
ような構造では、２つのゲートがドレインの電気力線を
非常に効果的に終端し、ドレイン電位がチャネルのソー
ス側端で感知されることを防ぐため、短チャネル効果が
大幅に抑制される。その結果、従来技術の２重ゲートＭ
ＯＳＦＥＴのドレイン電圧およびゲート長の変化に伴う
しきい値電圧の変化は、同じチャネル長の従来の単一ゲ
ート構造のそれよりも非常に小さくなる。
ル用の非常に薄い絶縁層およびチャネルの両側にある２
つのゲートから成る。２つのゲートは電気的に接続さ
れ、これによってチャネルを調節する働きをする。この
ような構造では、２つのゲートがドレインの電気力線を
非常に効果的に終端し、ドレイン電位がチャネルのソー
ス側端で感知されることを防ぐため、短チャネル効果が
大幅に抑制される。その結果、従来技術の２重ゲートＭ
ＯＳＦＥＴのドレイン電圧およびゲート長の変化に伴う
しきい値電圧の変化は、同じチャネル長の従来の単一ゲ
ート構造のそれよりも非常に小さくなる。
【０００５】現在までのところ、２重ゲートＭＯＳＦＥ
Ｔ構造を製造する適当な手段はなく、したがって、ドレ
イン電圧およびゲート長の変化に伴うしきい値電圧の変
化が同じチャネル長の単一ゲート構造のそれよりも大幅
に小さくなる、２重ゲートＭＯＳＦＥＴを製造する改良
された新しい方法の開発が引き続いて必要である。さら
に、同じチャネル長を有する単一ゲート構造のオン電流
の２倍のオン電流を有する２重ゲート構造を製造する方
法の開発も引続き必要である。
Ｔ構造を製造する適当な手段はなく、したがって、ドレ
イン電圧およびゲート長の変化に伴うしきい値電圧の変
化が同じチャネル長の単一ゲート構造のそれよりも大幅
に小さくなる、２重ゲートＭＯＳＦＥＴを製造する改良
された新しい方法の開発が引き続いて必要である。さら
に、同じチャネル長を有する単一ゲート構造のオン電流
の２倍のオン電流を有する２重ゲート構造を製造する方
法の開発も引続き必要である。
【０００６】
【発明が解決しようとする課題】本発明の１つの目的
は、０．０５μｍ未満の関連チャネル長を有する２重ゲ
ート／２重チャネルＭＯＳＦＥＴ構造を製造する方法を
提供することにある。
は、０．０５μｍ未満の関連チャネル長を有する２重ゲ
ート／２重チャネルＭＯＳＦＥＴ構造を製造する方法を
提供することにある。
【０００７】本発明の他の目的は、優れた短チャネル特
性を有する２重ゲート／２重チャネルＭＯＳＦＥＴ構造
を製造する方法を提供することにある。
性を有する２重ゲート／２重チャネルＭＯＳＦＥＴ構造
を製造する方法を提供することにある。
【０００８】本発明の他の目的は、ドレイン電圧および
ゲート長の変化に伴うしきい値電圧の変化が、同じチャ
ネル長の単一ゲート構造のそれよりも大幅に小さい、２
重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方
法を提供することにある。
ゲート長の変化に伴うしきい値電圧の変化が、同じチャ
ネル長の単一ゲート構造のそれよりも大幅に小さい、２
重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方
法を提供することにある。
【０００９】本発明の他の目的は、同じチャネル長の従
来の単一ゲート構造に比べてオン電流が２倍である、２
重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方
法を提供することにある。
来の単一ゲート構造に比べてオン電流が２倍である、２
重ゲート／２重チャネルＭＯＳＦＥＴ構造を製造する方
法を提供することにある。
【００１０】
【課題を解決するための手段】本発明ではこれらの目的
および利点ならびに他の目的および利点が、ダマシン・
プロセスを利用して、２重ゲート／２重チャネル構造を
有するＭＯＳＦＥＴ構造を製造することによって達成さ
れる。本発明のデバイスのゲートは、垂直厚すなわち高
さが約８０ｎｍ以下のシリコン膜の両側に位置する。絶
縁領域の上に形成されたこのシリコン膜は、ＭＯＳＦＥ
Ｔ構造の垂直チャネル領域として機能し、この膜をゲー
トが取り囲んで、２つの平行チャネルおよび単一のゲー
トを有するＭＯＳＦＥＴ構造を形成する。
および利点ならびに他の目的および利点が、ダマシン・
プロセスを利用して、２重ゲート／２重チャネル構造を
有するＭＯＳＦＥＴ構造を製造することによって達成さ
れる。本発明のデバイスのゲートは、垂直厚すなわち高
さが約８０ｎｍ以下のシリコン膜の両側に位置する。絶
縁領域の上に形成されたこのシリコン膜は、ＭＯＳＦＥ
Ｔ構造の垂直チャネル領域として機能し、この膜をゲー
トが取り囲んで、２つの平行チャネルおよび単一のゲー
トを有するＭＯＳＦＥＴ構造を形成する。
【００１１】チャネル長を約０．０５μｍ未満にする
と、デバイス・ボディ、すなわちチャネル領域の水平厚
が非常に薄くなり、これによってドレインの電気力線を
周囲のゲートで終端させることができるため、短チャネ
ル効果は大幅に低減する。このことは、チャネルのソー
ス側端でドレイン電位が感知されることを防ぐ。その２
重チャネル特徴のため、本発明の構造の電流は、同じ物
理的チャネル長を有する従来の平面ＭＯＳＦＥＴの電流
の２倍となる。
と、デバイス・ボディ、すなわちチャネル領域の水平厚
が非常に薄くなり、これによってドレインの電気力線を
周囲のゲートで終端させることができるため、短チャネ
ル効果は大幅に低減する。このことは、チャネルのソー
ス側端でドレイン電位が感知されることを防ぐ。その２
重チャネル特徴のため、本発明の構造の電流は、同じ物
理的チャネル長を有する従来の平面ＭＯＳＦＥＴの電流
の２倍となる。
【００１２】したがって本発明の一態様は、０．０５μ
ｍ未満のチャネル長を有する２重ゲート／２重チャネル
ＭＯＳＦＥＴ構造を製造する方法に関する。この方法
は、（ａ）絶縁領域の上に形成されたシリコン層を少な
くとも含む基板の表面に、パターニングされたハード・
マスクを形成する段階と、（ｂ）前記シリコン層の一部
分の上およびパターニングされた前記ハード・マスクの
一部分の上に、パターニングされたダミーのゲート・ス
タックを形成する段階と、（ｃ）前記ハード・マスクお
よび前記パターニングされたダミー・ゲートによって保
護されていない前記シリコン層を前記絶縁領域の表面ま
で除去し、前記ハード・マスクおよび前記パターニング
されたダミー・ゲート領域によって保護された前記シリ
コン層の露出した側壁を酸化することによって、ソース
／ドレイン延長部分を形成する段階と、（ｄ）前記絶縁
領域の露出した表面に酸化層を形成し、前記パターニン
グされたダミー・ゲートの最上位ポリシリコン面まで前
記酸化層を平坦化する段階と、（ｅ）前記パターニング
されたダミー・ゲートを前記ハード・マスクの表面まで
除去して、前記酸化層に開口を設ける段階と、（ｆ）前
記開口の中にゲート・スタックを形成する段階と、
（ｇ）前記酸化層と前記ゲート・スタックに隣接した前
記ハード・マスクとを除去し、前記絶縁領域と前記ゲー
ト・スタックに隣接した部分の前記シリコン層とを露出
させる段階とを含む。
ｍ未満のチャネル長を有する２重ゲート／２重チャネル
ＭＯＳＦＥＴ構造を製造する方法に関する。この方法
は、（ａ）絶縁領域の上に形成されたシリコン層を少な
くとも含む基板の表面に、パターニングされたハード・
マスクを形成する段階と、（ｂ）前記シリコン層の一部
分の上およびパターニングされた前記ハード・マスクの
一部分の上に、パターニングされたダミーのゲート・ス
タックを形成する段階と、（ｃ）前記ハード・マスクお
よび前記パターニングされたダミー・ゲートによって保
護されていない前記シリコン層を前記絶縁領域の表面ま
で除去し、前記ハード・マスクおよび前記パターニング
されたダミー・ゲート領域によって保護された前記シリ
コン層の露出した側壁を酸化することによって、ソース
／ドレイン延長部分を形成する段階と、（ｄ）前記絶縁
領域の露出した表面に酸化層を形成し、前記パターニン
グされたダミー・ゲートの最上位ポリシリコン面まで前
記酸化層を平坦化する段階と、（ｅ）前記パターニング
されたダミー・ゲートを前記ハード・マスクの表面まで
除去して、前記酸化層に開口を設ける段階と、（ｆ）前
記開口の中にゲート・スタックを形成する段階と、
（ｇ）前記酸化層と前記ゲート・スタックに隣接した前
記ハード・マスクとを除去し、前記絶縁領域と前記ゲー
ト・スタックに隣接した部分の前記シリコン層とを露出
させる段階とを含む。
【００１３】上記の方法では、段階（ｅ）で設けられた
開口の中のハード・マスクの下に残ったシリコン層が、
本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の
垂直チャネル領域を表す。
開口の中のハード・マスクの下に残ったシリコン層が、
本発明の２重ゲート／２重チャネルＭＯＳＦＥＴ構造の
垂直チャネル領域を表す。
【００１４】上記段階（ｇ）に続いて本発明はさらに、
以下の１つまたは複数の段階を企図する： −前記ゲート・スタックに隣接した前記露出したシリコ
ン層の部分に、活性化されたソース／ドレイン領域を形
成する段階、 −前記ゲート・スタックを酸化処理する段階（ゲート・
スタックがポリシリコンを含む場合には必須）、 −前記ゲート・スタックの露出した側壁にスペーサを形
成する段階（ポリシリコンを含むゲート・スタックでは
任意選択だが、非ポリシリコン・ゲート・スタックでは
必須）、 −前記ソース／ドレイン領域をサリサイド化し、または
ゲート・スタックに隣接した前記露出したシリコン層の
部分に隆起したソース／ドレイン領域を形成し、次いで
この隆起したソース／ドレイン領域をサリサイド化する
段階、 −他のバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）
処理。
以下の１つまたは複数の段階を企図する： −前記ゲート・スタックに隣接した前記露出したシリコ
ン層の部分に、活性化されたソース／ドレイン領域を形
成する段階、 −前記ゲート・スタックを酸化処理する段階（ゲート・
スタックがポリシリコンを含む場合には必須）、 −前記ゲート・スタックの露出した側壁にスペーサを形
成する段階（ポリシリコンを含むゲート・スタックでは
任意選択だが、非ポリシリコン・ゲート・スタックでは
必須）、 −前記ソース／ドレイン領域をサリサイド化し、または
ゲート・スタックに隣接した前記露出したシリコン層の
部分に隆起したソース／ドレイン領域を形成し、次いで
この隆起したソース／ドレイン領域をサリサイド化する
段階、 −他のバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）
処理。
【００１５】本発明の他の態様は、上記の処理段階から
形成された２重ゲート／２重チャネルＭＯＳＦＥＴ構造
を含む。具体的には本発明の２重ゲート／２重チャネル
ＭＯＳＦＥＴ構造は、底部Ｓｉ含有層と、前記底部Ｓｉ
含有層上に位置する絶縁領域と、前記絶縁領域の一部分
の上に位置する上部シリコン層とを備え、前記上部シリ
コン層の一部分が垂直チャネル領域として機能し、前記
垂直チャネル領域に隣接した前記上部シリコン層の他の
部分がその中に拡散領域を含み、さらに、前記垂直チャ
ネル領域の上に形成されたハード・マスクと、前記垂直
チャネル領域を取り囲んで形成されたゲート領域とを備
え、前記ゲート領域が、前記垂直チャネル領域の露出し
た側壁に形成されたゲート酸化物を少なくとも含む。
形成された２重ゲート／２重チャネルＭＯＳＦＥＴ構造
を含む。具体的には本発明の２重ゲート／２重チャネル
ＭＯＳＦＥＴ構造は、底部Ｓｉ含有層と、前記底部Ｓｉ
含有層上に位置する絶縁領域と、前記絶縁領域の一部分
の上に位置する上部シリコン層とを備え、前記上部シリ
コン層の一部分が垂直チャネル領域として機能し、前記
垂直チャネル領域に隣接した前記上部シリコン層の他の
部分がその中に拡散領域を含み、さらに、前記垂直チャ
ネル領域の上に形成されたハード・マスクと、前記垂直
チャネル領域を取り囲んで形成されたゲート領域とを備
え、前記ゲート領域が、前記垂直チャネル領域の露出し
た側壁に形成されたゲート酸化物を少なくとも含む。
【００１６】
【発明の実施の形態】次に、２重ゲート／２重チャネル
ＭＯＳＦＥＴ構造を製造する方法ならびにこのようなＭ
ＯＳＦＥＴ構造自体に関する本発明を、本出願に添付さ
れた図面を参照することによってより詳細に説明する。
添付図面では同じ参照符号が、同じ要素および／または
対応する要素を指すことに留意されたい。
ＭＯＳＦＥＴ構造を製造する方法ならびにこのようなＭ
ＯＳＦＥＴ構造自体に関する本発明を、本出願に添付さ
れた図面を参照することによってより詳細に説明する。
添付図面では同じ参照符号が、同じ要素および／または
対応する要素を指すことに留意されたい。
【００１７】最初に図１を参照すると、本発明の２重ゲ
ート／２重チャネルＭＯＳＦＥＴ構造を製造する際に使
用される最初の構造が示されている。具体的には、図１
に示した最初の構造は、その上面にハード・マスク１６
が形成された基板１０を含む。図１に示した基板は、底
部Ｓｉ含有層１１、層１１の上に位置する絶縁領域１
２、および絶縁領域１２の上に位置するシリコン層１４
を含む。
ート／２重チャネルＭＯＳＦＥＴ構造を製造する際に使
用される最初の構造が示されている。具体的には、図１
に示した最初の構造は、その上面にハード・マスク１６
が形成された基板１０を含む。図１に示した基板は、底
部Ｓｉ含有層１１、層１１の上に位置する絶縁領域１
２、および絶縁領域１２の上に位置するシリコン層１４
を含む。
【００１８】図１に示した初期構造は、当技術分野で周
知の従来の材料から成り、この構造の形成には、やはり
当技術分野で周知の従来の処理技法が使用される。基板
は例えば、絶縁領域１２が、シリコン層（すなわち図１
のシリコン層１４）と底部Ｓｉ含有層（すなわち図１の
層１１）の間に挟まれた埋込み酸化層であるシリコン・
オン・インシュレータ（ＳＯＩ）ウェーハであり、ある
いは、薄くドープされた上部シリコン層すなわちシリコ
ン層１４と濃くドープされた底部Ｓｉ含有層（すなわち
図１の層１１）との間に薄い酸化層すなわち絶縁領域１
２が形成されたＳｉ含有ウェーハを含む。濃くドープさ
れた底部Ｓｉ含有層は基板の接地面領域である。接地面
基板の場合には、図１に示した絶縁領域が図示よりもは
るかに薄くなることに留意されたい。本明細書で使用す
る用語「Ｓｉ含有」は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、
ＳｉＣ、ポリシリコン（すなわちｐｏｌｙＳｉ）、エピ
タキシャル・シリコン（すなわちｅｐｉ−Ｓｉ）、アモ
ルファス・シリコン（ａ：Ｓｉ）などの材料、これらの
多層、または他の同様のＳｉ含有材料を意味する。
知の従来の材料から成り、この構造の形成には、やはり
当技術分野で周知の従来の処理技法が使用される。基板
は例えば、絶縁領域１２が、シリコン層（すなわち図１
のシリコン層１４）と底部Ｓｉ含有層（すなわち図１の
層１１）の間に挟まれた埋込み酸化層であるシリコン・
オン・インシュレータ（ＳＯＩ）ウェーハであり、ある
いは、薄くドープされた上部シリコン層すなわちシリコ
ン層１４と濃くドープされた底部Ｓｉ含有層（すなわち
図１の層１１）との間に薄い酸化層すなわち絶縁領域１
２が形成されたＳｉ含有ウェーハを含む。濃くドープさ
れた底部Ｓｉ含有層は基板の接地面領域である。接地面
基板の場合には、図１に示した絶縁領域が図示よりもは
るかに薄くなることに留意されたい。本明細書で使用す
る用語「Ｓｉ含有」は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、
ＳｉＣ、ポリシリコン（すなわちｐｏｌｙＳｉ）、エピ
タキシャル・シリコン（すなわちｅｐｉ−Ｓｉ）、アモ
ルファス・シリコン（ａ：Ｓｉ）などの材料、これらの
多層、または他の同様のＳｉ含有材料を意味する。
【００１９】本発明によれば、上部のシリコン層１４
は、垂直厚ｔv、すなわち高さが約２０から約８０ｎｍ
の薄いシリコン層であり、垂直厚が約５０ｎｍであると
非常に好ましい。絶縁領域１２およびその下のＳｉ含有
層の厚さは本発明にとってそれほど重要ではない。しか
し、接地面基板を使用するときには絶縁領域の厚さが一
般に、ＳＯＩ基板の対応する絶縁層の厚さよりも薄くな
る。
は、垂直厚ｔv、すなわち高さが約２０から約８０ｎｍ
の薄いシリコン層であり、垂直厚が約５０ｎｍであると
非常に好ましい。絶縁領域１２およびその下のＳｉ含有
層の厚さは本発明にとってそれほど重要ではない。しか
し、接地面基板を使用するときには絶縁領域の厚さが一
般に、ＳＯＩ基板の対応する絶縁層の厚さよりも薄くな
る。
【００２０】本発明でＳＯＩ基板を使用するとき、ＳＯ
Ｉ基板は当技術分野で周知の技法を使用して製造され
る。ＳＯＩ基板は例えば熱ボンディング・プロセスによ
って製造することができ、あるいは当技術分野でＳＩＭ
ＯＸ（separation by ion implantation of oxygen）と
呼ばれている注入プロセスによって形成することができ
る。
Ｉ基板は当技術分野で周知の技法を使用して製造され
る。ＳＯＩ基板は例えば熱ボンディング・プロセスによ
って製造することができ、あるいは当技術分野でＳＩＭ
ＯＸ（separation by ion implantation of oxygen）と
呼ばれている注入プロセスによって形成することができ
る。
【００２１】基板が接地面領域を含むときには、当技術
分野で周知の従来のボンディング・プロセスによって接
地面領域を含む基板が形成され、従来のイオン注入を利
用してＳｉ層のドーピングが実施される。
分野で周知の従来のボンディング・プロセスによって接
地面領域を含む基板が形成され、従来のイオン注入を利
用してＳｉ層のドーピングが実施される。
【００２２】本発明で使用される基板のタイプにかかわ
らず、当技術分野で周知の従来のプロセスを利用して基
板１０のシリコン層１４の表面にハード・マスク１６を
形成する。ハード・マスクは例えば、化学蒸着（ＣＶ
Ｄ）、プラズマＣＶＤ、蒸着、スパッタリング、原子層
付着、化学溶液付着などの従来の付着プロセスによって
形成し、あるいは酸化、窒化、酸窒化などの従来の熱成
長プロセスによって形成する。上記技法の中では、熱成
長プロセスによってハード・マスク１６を形成するのが
非常に好ましい。
らず、当技術分野で周知の従来のプロセスを利用して基
板１０のシリコン層１４の表面にハード・マスク１６を
形成する。ハード・マスクは例えば、化学蒸着（ＣＶ
Ｄ）、プラズマＣＶＤ、蒸着、スパッタリング、原子層
付着、化学溶液付着などの従来の付着プロセスによって
形成し、あるいは酸化、窒化、酸窒化などの従来の熱成
長プロセスによって形成する。上記技法の中では、熱成
長プロセスによってハード・マスク１６を形成するのが
非常に好ましい。
【００２３】本発明で使用されるハード・マスクは、酸
化物、窒化物、酸窒化物などの絶縁材料またはこれらの
組合せから成る。ハード・マスク１６の非常に好ましい
材料はＳｉＯ2などの酸化物である。本発明によれば、
ハード・マスク材料の層は基板１０の最上位面に形成す
る。本発明で使用するハード・マスク材料層の物理的な
厚さは約３０から約７０ｎｍであり、この物理的厚さが
約５０ｎｍであると非常に好ましい。
化物、窒化物、酸窒化物などの絶縁材料またはこれらの
組合せから成る。ハード・マスク１６の非常に好ましい
材料はＳｉＯ2などの酸化物である。本発明によれば、
ハード・マスク材料の層は基板１０の最上位面に形成す
る。本発明で使用するハード・マスク材料層の物理的な
厚さは約３０から約７０ｎｍであり、この物理的厚さが
約５０ｎｍであると非常に好ましい。
【００２４】基板の最上位面へのハード・マスク材料層
の形成に続いて、ハード・マスク層１６をパターニング
して、シリコン層１４の一部分の上にパターニングされ
たハード・マスク１８を形成する。図２を参照された
い。本出願の図面にはパターニングされたハード・マス
ク領域を１つしか示さなかったが、基板１０の最上位面
に２つ以上のパターニングされたハード・マスク領域を
形成しても本発明は同じように機能する。なお、分かり
やすくするため図２では層１１が省略されていることに
留意されたい。
の形成に続いて、ハード・マスク層１６をパターニング
して、シリコン層１４の一部分の上にパターニングされ
たハード・マスク１８を形成する。図２を参照された
い。本出願の図面にはパターニングされたハード・マス
ク領域を１つしか示さなかったが、基板１０の最上位面
に２つ以上のパターニングされたハード・マスク領域を
形成しても本発明は同じように機能する。なお、分かり
やすくするため図２では層１１が省略されていることに
留意されたい。
【００２５】パターニングされたハード・マスク１８
は、リソグラフィおよびエッチングを利用することによ
ってシリコン層１４の一部分の上に形成する。このパタ
ーニング・プロセスで使用するリソグラフィ段階は、ハ
ード・マスク１６の表面にフォトレジスト（図示せず）
を塗布する段階と、放射パターンに前記フォトレジスト
を露光する段階と、従来の現像液を使用してすることに
よって、露光したフォトレジスト中のパターンを現像す
る段階を含む。次いでこのパターンを、反応性イオン・
エッチング（ＲＩＥ）、プラズマ・エッチング、イオン
・ビーム・エッチングなどの従来のエッチング・プロセ
スを使用することによってハード・マスクへ転写し、こ
のエッチング段階に続いて、パターニングされたレジス
トを除去し、図２に示すようなパターニングされたハー
ド・マスク１８を得る。
は、リソグラフィおよびエッチングを利用することによ
ってシリコン層１４の一部分の上に形成する。このパタ
ーニング・プロセスで使用するリソグラフィ段階は、ハ
ード・マスク１６の表面にフォトレジスト（図示せず）
を塗布する段階と、放射パターンに前記フォトレジスト
を露光する段階と、従来の現像液を使用してすることに
よって、露光したフォトレジスト中のパターンを現像す
る段階を含む。次いでこのパターンを、反応性イオン・
エッチング（ＲＩＥ）、プラズマ・エッチング、イオン
・ビーム・エッチングなどの従来のエッチング・プロセ
スを使用することによってハード・マスクへ転写し、こ
のエッチング段階に続いて、パターニングされたレジス
トを除去し、図２に示すようなパターニングされたハー
ド・マスク１８を得る。
【００２６】次いで、パターニングされたハード・マス
ク１８の一部分の上、およびシリコン層１４の一部分の
上に、ダミーのゲート・スタック２０を形成して図３に
示す構造を得る。具体的には図３に示した構造は、まず
最初に図２に示した構造の表面にポリシリコンの層を付
着させることによって形成する。このポリシリコン層
は、ＣＶＤ、プラズマＣＶＤ、蒸着、スパッタリング、
原子層付着、化学溶液付着などの従来の付着プロセスに
よって形成する。
ク１８の一部分の上、およびシリコン層１４の一部分の
上に、ダミーのゲート・スタック２０を形成して図３に
示す構造を得る。具体的には図３に示した構造は、まず
最初に図２に示した構造の表面にポリシリコンの層を付
着させることによって形成する。このポリシリコン層
は、ＣＶＤ、プラズマＣＶＤ、蒸着、スパッタリング、
原子層付着、化学溶液付着などの従来の付着プロセスに
よって形成する。
【００２７】このポリシリコン層はダミーのゲート材料
として使用するものであるので、本発明のこの段階で形
成するポリシリコンの厚さは、続いて形成する所望のゲ
ート領域の厚さと少なくとも同じでなければならない。
具体的には、本発明のこの時点で使用するポリシリコン
材料の厚さは約１００から約２００ｎｍであり、約１２
０から約１８０ｎｍであると非常に好ましい。
として使用するものであるので、本発明のこの段階で形
成するポリシリコンの厚さは、続いて形成する所望のゲ
ート領域の厚さと少なくとも同じでなければならない。
具体的には、本発明のこの時点で使用するポリシリコン
材料の厚さは約１００から約２００ｎｍであり、約１２
０から約１８０ｎｍであると非常に好ましい。
【００２８】次いで、パターニングされたハード・マス
ク１８の一部分の上に位置するポリシリコン層の最上位
面の一部に厚さ約５０ｎｍの酸化層を形成する。この酸
化層は、ＣＶＤなどの従来の付着プロセスを利用して形
成することができ、あるいはこの酸化層の形成に従来の
酸化プロセスを使用することができる。酸化層を形成し
た後、従来のリソグラフィおよびエッチングを利用して
酸化層をパターニングし、ポリシリコン層の表面にハー
ド・マスク２１を形成する。なおこのハード・マスク
は、パターニングされたダミー・ゲート領域の形成に使
用されることに留意されたい。
ク１８の一部分の上に位置するポリシリコン層の最上位
面の一部に厚さ約５０ｎｍの酸化層を形成する。この酸
化層は、ＣＶＤなどの従来の付着プロセスを利用して形
成することができ、あるいはこの酸化層の形成に従来の
酸化プロセスを使用することができる。酸化層を形成し
た後、従来のリソグラフィおよびエッチングを利用して
酸化層をパターニングし、ポリシリコン層の表面にハー
ド・マスク２１を形成する。なおこのハード・マスク
は、パターニングされたダミー・ゲート領域の形成に使
用されることに留意されたい。
【００２９】ハード・マスク２１の形成に続いて、その
上に保護酸化層を含まないポリシリコン層の領域をエッ
チングすることによって、ハード・マスク２１を含まな
いポリシリコンの露出部分をパターニングして、図３に
示したパターニングされたダミー・ゲート２０を形成す
る。パターニングされたダミー・ゲートは、パターニン
グされたハード・マスクの一部およびシリコン層の一部
の上に形成されることに留意されたい。
上に保護酸化層を含まないポリシリコン層の領域をエッ
チングすることによって、ハード・マスク２１を含まな
いポリシリコンの露出部分をパターニングして、図３に
示したパターニングされたダミー・ゲート２０を形成す
る。パターニングされたダミー・ゲートは、パターニン
グされたハード・マスクの一部およびシリコン層の一部
の上に形成されることに留意されたい。
【００３０】ダミー・ゲート領域のパターニングに続い
て、図３に示した構造を除去処理にかけ、ダミー・ゲー
ト２０およびパターニングされたハード・マスク１８に
よって覆われていないシリコン層１４の露出部分を、そ
の下の絶縁領域（すなわち基板１０の絶縁領域１２）の
表面で止めることができるＲＩＥなどの従来のドライ・
エッチング・プロセスを利用して除去する。本発明のこ
の段階で使用する除去プロセスでは、パターニングされ
たハード・マスクおよびパターニングされたダミー・ゲ
ートによって保護された部分のシリコン層がそのままに
残ることに留意されたい。残ったシリコンは露出した側
壁を有し、次いでこれを従来の酸化プロセスにかけ、パ
ターニングされたダミー・ゲート領域に隣接したソース
／ドレイン延長領域２２およびダミー・ゲート２０の下
にあるパッド酸化物領域２３を形成する。図４を参照さ
れたい。
て、図３に示した構造を除去処理にかけ、ダミー・ゲー
ト２０およびパターニングされたハード・マスク１８に
よって覆われていないシリコン層１４の露出部分を、そ
の下の絶縁領域（すなわち基板１０の絶縁領域１２）の
表面で止めることができるＲＩＥなどの従来のドライ・
エッチング・プロセスを利用して除去する。本発明のこ
の段階で使用する除去プロセスでは、パターニングされ
たハード・マスクおよびパターニングされたダミー・ゲ
ートによって保護された部分のシリコン層がそのままに
残ることに留意されたい。残ったシリコンは露出した側
壁を有し、次いでこれを従来の酸化プロセスにかけ、パ
ターニングされたダミー・ゲート領域に隣接したソース
／ドレイン延長領域２２およびダミー・ゲート２０の下
にあるパッド酸化物領域２３を形成する。図４を参照さ
れたい。
【００３１】本発明で使用する酸化プロセスには、酸素
を含む雰囲気中で約７００℃以上の温度で実行される従
来の任意の側壁酸化プロセスが含まれる。側壁酸化プロ
セスを約８００℃から約９００℃の温度で実行するとよ
り好ましい。本発明で使用する側壁酸化段階の持続時間
はそれほど重要ではなく、したがって当業者に周知の範
囲で変更することができる。
を含む雰囲気中で約７００℃以上の温度で実行される従
来の任意の側壁酸化プロセスが含まれる。側壁酸化プロ
セスを約８００℃から約９００℃の温度で実行するとよ
り好ましい。本発明で使用する側壁酸化段階の持続時間
はそれほど重要ではなく、したがって当業者に周知の範
囲で変更することができる。
【００３２】図５は、平坦化された酸化層２４を構造中
に形成した後に得られる構造を示す図である。具体的に
は、まず最初に図４に示した構造の露出した表面全体に
酸化層を付着させ、その後、付着させた層を、ダミー・
ゲート領域２０の最上位ポリシリコン面まで平坦化する
ことによって、平坦化された酸化層２４を形成する。平
坦化段階の間に最上位の保護酸化層は除去されることに
留意されたい。本発明のこの段階で形成される酸化層は
例えば、従来の低圧ＣＶＤプロセスによって付着させた
ＴＥＯＳ（テトラエチルオルトシリカート）、または従
来の付着プロセスによって形成した他の同様の材料から
成る。
に形成した後に得られる構造を示す図である。具体的に
は、まず最初に図４に示した構造の露出した表面全体に
酸化層を付着させ、その後、付着させた層を、ダミー・
ゲート領域２０の最上位ポリシリコン面まで平坦化する
ことによって、平坦化された酸化層２４を形成する。平
坦化段階の間に最上位の保護酸化層は除去されることに
留意されたい。本発明のこの段階で形成される酸化層は
例えば、従来の低圧ＣＶＤプロセスによって付着させた
ＴＥＯＳ（テトラエチルオルトシリカート）、または従
来の付着プロセスによって形成した他の同様の材料から
成る。
【００３３】本発明のこの段階で使用する平坦化プロセ
スには、化学機械研摩（ＣＭＰ）、研削など、従来の任
意の平坦化技法が含まれる。本発明の次の段階を実行で
きるように、層２４として使用される酸化物材料のエッ
チング速度は、ダミー・ゲートのポリシリコンのエッチ
ング速度よりも小さいことに留意されたい。
スには、化学機械研摩（ＣＭＰ）、研削など、従来の任
意の平坦化技法が含まれる。本発明の次の段階を実行で
きるように、層２４として使用される酸化物材料のエッ
チング速度は、ダミー・ゲートのポリシリコンのエッチ
ング速度よりも小さいことに留意されたい。
【００３４】図６に例示する本発明の次の段階は、ダミ
ー・ゲート領域２０を選択的に除去して、パターニング
されたハード・マスク１８の最上位面まで延びる開口２
６を設ける段階を含む。本発明のこの段階の間に、ダミ
ー・ゲート・ポリシリコンの下の、パターニングされた
ハード・マスクによって保護されていないシリコン層１
４も除去されることに留意されたい。本発明によれば、
ダミー・ゲート領域、およびダミー・ゲート・ポリシリ
コンの下の、ハード・マスクによって保護されていない
シリコン層１４を、ＲＩＥ、プラズマ・エッチング、イ
オン・ビーム・エッチングなどの従来のドライ・エッチ
ング・プロセスによって除去する。本発明のこの段階の
結果、絶縁領域１２の上に位置する残ったシリコン層１
４の内部にチャネル領域が形成されることに留意された
い。図６では参照符号２５が、本発明の構造の１つの垂
直チャネル領域を表す。垂直チャネル領域は、絶縁領域
１２の上に位置する薄いシリコン層１４から成ることに
留意されたい。
ー・ゲート領域２０を選択的に除去して、パターニング
されたハード・マスク１８の最上位面まで延びる開口２
６を設ける段階を含む。本発明のこの段階の間に、ダミ
ー・ゲート・ポリシリコンの下の、パターニングされた
ハード・マスクによって保護されていないシリコン層１
４も除去されることに留意されたい。本発明によれば、
ダミー・ゲート領域、およびダミー・ゲート・ポリシリ
コンの下の、ハード・マスクによって保護されていない
シリコン層１４を、ＲＩＥ、プラズマ・エッチング、イ
オン・ビーム・エッチングなどの従来のドライ・エッチ
ング・プロセスによって除去する。本発明のこの段階の
結果、絶縁領域１２の上に位置する残ったシリコン層１
４の内部にチャネル領域が形成されることに留意された
い。図６では参照符号２５が、本発明の構造の１つの垂
直チャネル領域を表す。垂直チャネル領域は、絶縁領域
１２の上に位置する薄いシリコン層１４から成ることに
留意されたい。
【００３５】本発明のプロセスのこの時点において任意
選択で、開口中に窒化物または他の絶縁スペーサ（図示
せず）を当業者に周知の従来の付着プロセスを利用して
形成することができる。スペーサは、極めて小さなチャ
ネル長が望ましい場合に使用するのが好ましい。
選択で、開口中に窒化物または他の絶縁スペーサ（図示
せず）を当業者に周知の従来の付着プロセスを利用して
形成することができる。スペーサは、極めて小さなチャ
ネル長が望ましい場合に使用するのが好ましい。
【００３６】次に、開口内にゲート・スタック２８を形
成し、図７に示す構造を得る。ゲート・スタック２８の
形成には、開口２６内のパターニングされたハード・マ
スクの下に位置する残ったシリコン層１４の露出した側
壁にゲート酸化物３０を形成する段階と、前記開口にゲ
ート導体３２を充てんする段階と、平坦化された酸化層
２４の高さまで平坦化する段階が含まれる。具体的には
ゲート酸化物は、先に述べた従来の側壁酸化プロセスを
利用することによって形成し、またはＣＶＤなどの付着
プロセスによって形成することができる。
成し、図７に示す構造を得る。ゲート・スタック２８の
形成には、開口２６内のパターニングされたハード・マ
スクの下に位置する残ったシリコン層１４の露出した側
壁にゲート酸化物３０を形成する段階と、前記開口にゲ
ート導体３２を充てんする段階と、平坦化された酸化層
２４の高さまで平坦化する段階が含まれる。具体的には
ゲート酸化物は、先に述べた従来の側壁酸化プロセスを
利用することによって形成し、またはＣＶＤなどの付着
プロセスによって形成することができる。
【００３７】本発明で使用するゲート導体充てん段階に
は、ＣＶＤ、プラズマＣＶＤ、スパッタリング、めっ
き、蒸着、原子層付着、化学溶液付着などの従来の任意
の付着プロセスの使用が含まれる。本発明で使用される
ゲート導体３２には、ポリシリコン、Ｃｕ、Ｗ、Ｐｔ、
Ａｇ、Ａｕ、Ｒｕ、Ｒｅなどの元素金属、これらの元素
金属の合金、ケイ酸塩または酸窒化物を含む任意の導電
材料が含まれる。ただしこれらに限定されるわけではな
い。本発明で使用される非常に好ましい導電材料はポリ
シリコンである。
は、ＣＶＤ、プラズマＣＶＤ、スパッタリング、めっ
き、蒸着、原子層付着、化学溶液付着などの従来の任意
の付着プロセスの使用が含まれる。本発明で使用される
ゲート導体３２には、ポリシリコン、Ｃｕ、Ｗ、Ｐｔ、
Ａｇ、Ａｕ、Ｒｕ、Ｒｅなどの元素金属、これらの元素
金属の合金、ケイ酸塩または酸窒化物を含む任意の導電
材料が含まれる。ただしこれらに限定されるわけではな
い。本発明で使用される非常に好ましい導電材料はポリ
シリコンである。
【００３８】図７に示した平坦化された構造の形成に
は、ＣＭＰまたは他の同様の平坦化プロセスを使用する
ことができる。
は、ＣＭＰまたは他の同様の平坦化プロセスを使用する
ことができる。
【００３９】ポリシリコンをゲート導体として使用する
ときには、ポリシリコン・ゲート導体領域を含む平坦化
された構造を従来のイオン注入段階にかけて、ポリシリ
コン・ゲート導体にドーパント・イオン（ｎ型またはｐ
型）を注入し、その後、ポリシリコン・ゲート導体内の
ドーパント・イオンを拡散させ活性化する働きをする従
来のアニール・プロセスを使用することができる。な
お、従来のin situドーピング付着プロセスを利用して
開口内にポリシリコン層を形成する場合には、この段階
を省略することができることに留意されたい。
ときには、ポリシリコン・ゲート導体領域を含む平坦化
された構造を従来のイオン注入段階にかけて、ポリシリ
コン・ゲート導体にドーパント・イオン（ｎ型またはｐ
型）を注入し、その後、ポリシリコン・ゲート導体内の
ドーパント・イオンを拡散させ活性化する働きをする従
来のアニール・プロセスを使用することができる。な
お、従来のin situドーピング付着プロセスを利用して
開口内にポリシリコン層を形成する場合には、この段階
を省略することができることに留意されたい。
【００４０】開口内にゲート領域を形成した後、平坦化
された酸化層２４ならびにゲート領域以外のパターニン
グされたハード・マスク１８を、ゲート導体に比べて酸
化物をより選択的に除去する従来のエッチング・プロセ
スを利用して除去する。具体的には、本発明のこのエッ
チング・プロセスが、ＨＦなどの化学エッチング液を使
用したウェット・エッチング・プロセスを含む。酸化層
を除去した後の構造が図８に例示されている。
された酸化層２４ならびにゲート領域以外のパターニン
グされたハード・マスク１８を、ゲート導体に比べて酸
化物をより選択的に除去する従来のエッチング・プロセ
スを利用して除去する。具体的には、本発明のこのエッ
チング・プロセスが、ＨＦなどの化学エッチング液を使
用したウェット・エッチング・プロセスを含む。酸化層
を除去した後の構造が図８に例示されている。
【００４１】構造から酸化層を除去した後、図８に示し
た構造を、以下の１つまたは複数の追加の処理段階にか
けることができる：（ｉ）前記ゲート・スタックに隣接
した前記露出したシリコン層の部分に、活性化された拡
散（ソース／ドレイン）領域を形成する段階、（ｉｉ）
ゲート・スタックを酸化処理する段階（ゲート・スタッ
クがポリシリコンを含む場合には必須）、（ｉｉｉ）前
記ゲート・スタックの露出した側壁にスペーサを形成す
る段階（ポリシリコンを含むゲート・スタックでは任意
選択だが、非ポリシリコン・ゲート・スタックでは必
須）、（ｉｖ）前記ソース／ドレイン領域をサリサイド
化し、または選択的Ｓｉ付着によって隆起したソース／
ドレイン領域を形成し、次いでこの隆起したソース／ド
レイン領域をサリサイド化する段階、および（ｖ）他の
バック・エンド・オブ・ザ・ライン（ＢＥＯＬ）処理。
た構造を、以下の１つまたは複数の追加の処理段階にか
けることができる：（ｉ）前記ゲート・スタックに隣接
した前記露出したシリコン層の部分に、活性化された拡
散（ソース／ドレイン）領域を形成する段階、（ｉｉ）
ゲート・スタックを酸化処理する段階（ゲート・スタッ
クがポリシリコンを含む場合には必須）、（ｉｉｉ）前
記ゲート・スタックの露出した側壁にスペーサを形成す
る段階（ポリシリコンを含むゲート・スタックでは任意
選択だが、非ポリシリコン・ゲート・スタックでは必
須）、（ｉｖ）前記ソース／ドレイン領域をサリサイド
化し、または選択的Ｓｉ付着によって隆起したソース／
ドレイン領域を形成し、次いでこの隆起したソース／ド
レイン領域をサリサイド化する段階、および（ｖ）他の
バック・エンド・オブ・ザ・ライン（ＢＥＯＬ）処理。
【００４２】上記の追加の処理段階はそれぞれ、当技術
分野で周知の技法を含む。例えば、活性化されたソース
／ドレイン領域はイオン注入およびアニールによって形
成され、ポリ・ゲートの酸化は従来の側壁酸化プロセス
を利用して実施され、絶縁スペーサ、例えば窒化物スペ
ーサは付着およびエッチングによって形成され、ソース
／ドレインのサリサイド化は、当技術分野で周知の従来
の付着プロセスを利用してＴｉ、Ｃｏ、Ｗなどの高融点
金属をソース／ドレイン領域に付着させることによって
実行され、その後この構造を、ＴｉＳｉ2などの高融点
金属ケイ化物が拡散領域の上に形成される条件下でアニ
ールする。
分野で周知の技法を含む。例えば、活性化されたソース
／ドレイン領域はイオン注入およびアニールによって形
成され、ポリ・ゲートの酸化は従来の側壁酸化プロセス
を利用して実施され、絶縁スペーサ、例えば窒化物スペ
ーサは付着およびエッチングによって形成され、ソース
／ドレインのサリサイド化は、当技術分野で周知の従来
の付着プロセスを利用してＴｉ、Ｃｏ、Ｗなどの高融点
金属をソース／ドレイン領域に付着させることによって
実行され、その後この構造を、ＴｉＳｉ2などの高融点
金属ケイ化物が拡散領域の上に形成される条件下でアニ
ールする。
【００４３】ポリシリコン・ゲートの仕事関数およびデ
バイスの非常に薄いボディのため、ポリシリコン・ゲー
ト導体を使用するときには、高い「オフ」電流の問題が
存在する可能性があることに留意されたい。この問題
は、本明細書に記載した他の導体に切り替えることによ
って、またはしきい値電圧を調整することができる接地
面を含む基板を使用することによって軽減することがで
きる。接地面を使用する場合には、構造の外表面から底
部の濃くドープされたＳｉ含有層へ接続を提供するリー
チ−スルー注入を基板に形成する必要がある。
バイスの非常に薄いボディのため、ポリシリコン・ゲー
ト導体を使用するときには、高い「オフ」電流の問題が
存在する可能性があることに留意されたい。この問題
は、本明細書に記載した他の導体に切り替えることによ
って、またはしきい値電圧を調整することができる接地
面を含む基板を使用することによって軽減することがで
きる。接地面を使用する場合には、構造の外表面から底
部の濃くドープされたＳｉ含有層へ接続を提供するリー
チ−スルー注入を基板に形成する必要がある。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４５】（１）２重ゲート／２重チャネルＭＯＳＦ
ＥＴデバイスを製造する方法であって、（ａ）絶縁領域
の上に形成されたシリコン層を含む基板の表面に、パタ
ーニングされたハード・マスクを形成する段階と、
（ｂ）前記シリコン層の一部分の上およびパターニング
された前記ハード・マスクの一部分の上に、パターニン
グされたダミーのゲート・スタックを形成する段階と、
（ｃ）前記ハード・マスクおよび前記パターニングされ
たダミー・ゲートによって保護されていない前記シリコ
ン層を前記絶縁領域の表面まで除去し、前記ハード・マ
スクおよび前記パターニングされたダミー・ゲート領域
によって保護された前記シリコン層の露出した側壁を酸
化することによって、ソース／ドレイン延長部分を形成
する段階と、（ｄ）前記絶縁領域の露出した表面に酸化
層を形成し、前記パターニングされたダミー・ゲートの
最上位ポリシリコン面まで前記酸化層を平坦化する段階
と、（ｅ）前記パターニングされたダミー・ゲートを前
記ハード・マスクの表面まで除去して、前記酸化層に開
口を設ける段階と、（ｆ）前記開口の中にゲート・スタ
ックを形成する段階と、（ｇ）前記酸化層と前記ゲート
・スタックに隣接した前記ハード・マスクとを除去し、
前記絶縁領域と前記ゲート・スタックに隣接した部分の
前記シリコン層とを露出させる段階とを含む方法。 （２）段階（ａ）が、前記基板の前記表面にハード・マ
スク材料を付着させる段階と、前記ハード・マスクの表
面にフォトレジストを塗布する段階と、前記フォトレジ
ストを放射パターンで露光する段階と、前記フォトレジ
スト中のパターンを現像する段階と、前記パターンをエ
ッチングによって前記ハード・マスク材料に転写する段
階とを含む、上記（１）に記載の方法。 （３）前記エッチングが反応性イオン・エッチングを含
む、上記（２）に記載の方法。 （４）段階（ｂ）が、ポリシリコン層を付着させる段階
と、前記ポリシリコン層の一部分の上に保護酸化層を形
成する段階と、前記保護酸化層によって保護されていな
いポリシリコンをエッチングする段階とを含む、上記
（１）に記載の方法。 （５）段階（ｃ）の前記除去が反応性イオン・エッチン
グ・プロセスを含む、上記（１）に記載の方法。 （６）段階（ｃ）の前記酸化が、酸素を含む雰囲気中で
約７００℃以上の温度で実行される、上記（１）に記載
の方法。 （７）前記酸化が約８００℃から約９００℃の温度で実
行される、上記（６）に記載の方法。 （８）段階（ｄ）で使用する前記酸化層が、低圧化学蒸
着プロセスによって付着されたＴＥＯＳから成る、上記
（１）に記載の方法。 （９）段階（ｅ）が反応性イオン・エッチング・プロセ
スを含む、上記（１）に記載の方法。 （１０）段階（ｆ）が、前記開口内の前記残ったシリコ
ン層の露出した側壁にゲート酸化物を形成する段階と、
前記開口にゲート導体を充てんする段階と、前記ゲート
導体を平坦化する段階を含む、上記（１）に記載の方
法。 （１１）前記ゲート酸化物を熱酸化プロセスによって形
成する、上記（１０）に記載の方法。 （１２）前記充てん段階が、化学蒸着、プラズマ化学蒸
着、スパッタリング、めっき、蒸着、原子層付着および
化学溶液付着から成るグループから選択した付着プロセ
スを含む、上記（１０）に記載の方法。 （１３）前記ゲート導体がポリシリコンである、上記
（１０）に記載の方法。 （１４）前記ポリシリコンを、イオン注入およびアニー
ルによってドープする、上記（１３）に記載の方法。 （１５）段階（ｇ）が、ＨＦを化学エッチング液として
使用したウェット・エッチング・プロセスを含む、上記
（１）に記載の方法。 （１６）前記ゲート・スタックに隣接した前記露出した
シリコン層の部分に、活性化された拡散領域を形成する
段階をさらに含む、上記（１）に記載の方法。 （１７）前記ゲート・スタックを酸化処理する段階をさ
らに含む、上記（１）に記載の方法。 （１８）前記ゲート・スタックの露出した側壁にスペー
サを形成する段階をさらに含む、上記（１）に記載の方
法。 （１９）前記拡散領域をサリサイド化する段階をさらに
含む、上記（１６）に記載の方法。 （２０）底部Ｓｉ含有層と、前記底部Ｓｉ含有層上に位
置する絶縁領域と、前記絶縁領域の一部分の上に位置す
る上部シリコン層とを備え、前記上部シリコン層の一部
分が垂直チャネル領域として機能し、前記垂直チャネル
領域に隣接した前記上部シリコン層の他の部分がその中
に拡散領域を含み、さらに、前記垂直チャネル領域の上
に形成されたハード・マスクと、前記垂直チャネル領域
を取り囲んで形成されたゲート領域とを備え、前記ゲー
ト領域が、前記垂直チャネル領域の露出した側壁に形成
されたゲート酸化物を含む２重ゲート／２重チャネルＭ
ＯＳＦＥＴ構造。 （２１）前記絶縁領域が、シリコン・オン・インシュレ
ータ基板の埋込み酸化物領域である、上記（２０）に記
載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。 （２２）前記絶縁領域が、接地面基板の酸化物領域であ
る、上記（２０）に記載の２重ゲート／２重チャネルＭ
ＯＳＦＥＴ構造。 （２３）前記上部シリコン層の垂直厚が約２０から約８
０ｎｍである、上記（２０）に記載の２重ゲート／２重
チャネルＭＯＳＦＥＴ構造。 （２４）前記ゲート領域がさらにゲート導体を含む、上
記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦ
ＥＴ構造。 （２５）前記ゲート導体がポリシリコンから成る、上記
（２４）に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 （２６）前記拡散領域が隆起した拡散領域である、上記
（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 （２７）前記拡散領域がサリサイド化されている、上記
（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 （２８）前記垂直チャネル領域の長さが約０．０５μｍ
未満である、上記（２０）に記載の２重ゲート／２重チ
ャネルＭＯＳＦＥＴ構造。 （２９）前記ハード・マスクがＳｉＯ2から成る、上記
（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 （３０）前記ゲート領域が酸化した側壁領域を含む、上
記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦ
ＥＴ構造。 （３１）前記ゲート領域が、前記拡散領域の上の露出し
た側壁に形成された絶縁スペーサを含む、上記（２０）
に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
ＥＴデバイスを製造する方法であって、（ａ）絶縁領域
の上に形成されたシリコン層を含む基板の表面に、パタ
ーニングされたハード・マスクを形成する段階と、
（ｂ）前記シリコン層の一部分の上およびパターニング
された前記ハード・マスクの一部分の上に、パターニン
グされたダミーのゲート・スタックを形成する段階と、
（ｃ）前記ハード・マスクおよび前記パターニングされ
たダミー・ゲートによって保護されていない前記シリコ
ン層を前記絶縁領域の表面まで除去し、前記ハード・マ
スクおよび前記パターニングされたダミー・ゲート領域
によって保護された前記シリコン層の露出した側壁を酸
化することによって、ソース／ドレイン延長部分を形成
する段階と、（ｄ）前記絶縁領域の露出した表面に酸化
層を形成し、前記パターニングされたダミー・ゲートの
最上位ポリシリコン面まで前記酸化層を平坦化する段階
と、（ｅ）前記パターニングされたダミー・ゲートを前
記ハード・マスクの表面まで除去して、前記酸化層に開
口を設ける段階と、（ｆ）前記開口の中にゲート・スタ
ックを形成する段階と、（ｇ）前記酸化層と前記ゲート
・スタックに隣接した前記ハード・マスクとを除去し、
前記絶縁領域と前記ゲート・スタックに隣接した部分の
前記シリコン層とを露出させる段階とを含む方法。 （２）段階（ａ）が、前記基板の前記表面にハード・マ
スク材料を付着させる段階と、前記ハード・マスクの表
面にフォトレジストを塗布する段階と、前記フォトレジ
ストを放射パターンで露光する段階と、前記フォトレジ
スト中のパターンを現像する段階と、前記パターンをエ
ッチングによって前記ハード・マスク材料に転写する段
階とを含む、上記（１）に記載の方法。 （３）前記エッチングが反応性イオン・エッチングを含
む、上記（２）に記載の方法。 （４）段階（ｂ）が、ポリシリコン層を付着させる段階
と、前記ポリシリコン層の一部分の上に保護酸化層を形
成する段階と、前記保護酸化層によって保護されていな
いポリシリコンをエッチングする段階とを含む、上記
（１）に記載の方法。 （５）段階（ｃ）の前記除去が反応性イオン・エッチン
グ・プロセスを含む、上記（１）に記載の方法。 （６）段階（ｃ）の前記酸化が、酸素を含む雰囲気中で
約７００℃以上の温度で実行される、上記（１）に記載
の方法。 （７）前記酸化が約８００℃から約９００℃の温度で実
行される、上記（６）に記載の方法。 （８）段階（ｄ）で使用する前記酸化層が、低圧化学蒸
着プロセスによって付着されたＴＥＯＳから成る、上記
（１）に記載の方法。 （９）段階（ｅ）が反応性イオン・エッチング・プロセ
スを含む、上記（１）に記載の方法。 （１０）段階（ｆ）が、前記開口内の前記残ったシリコ
ン層の露出した側壁にゲート酸化物を形成する段階と、
前記開口にゲート導体を充てんする段階と、前記ゲート
導体を平坦化する段階を含む、上記（１）に記載の方
法。 （１１）前記ゲート酸化物を熱酸化プロセスによって形
成する、上記（１０）に記載の方法。 （１２）前記充てん段階が、化学蒸着、プラズマ化学蒸
着、スパッタリング、めっき、蒸着、原子層付着および
化学溶液付着から成るグループから選択した付着プロセ
スを含む、上記（１０）に記載の方法。 （１３）前記ゲート導体がポリシリコンである、上記
（１０）に記載の方法。 （１４）前記ポリシリコンを、イオン注入およびアニー
ルによってドープする、上記（１３）に記載の方法。 （１５）段階（ｇ）が、ＨＦを化学エッチング液として
使用したウェット・エッチング・プロセスを含む、上記
（１）に記載の方法。 （１６）前記ゲート・スタックに隣接した前記露出した
シリコン層の部分に、活性化された拡散領域を形成する
段階をさらに含む、上記（１）に記載の方法。 （１７）前記ゲート・スタックを酸化処理する段階をさ
らに含む、上記（１）に記載の方法。 （１８）前記ゲート・スタックの露出した側壁にスペー
サを形成する段階をさらに含む、上記（１）に記載の方
法。 （１９）前記拡散領域をサリサイド化する段階をさらに
含む、上記（１６）に記載の方法。 （２０）底部Ｓｉ含有層と、前記底部Ｓｉ含有層上に位
置する絶縁領域と、前記絶縁領域の一部分の上に位置す
る上部シリコン層とを備え、前記上部シリコン層の一部
分が垂直チャネル領域として機能し、前記垂直チャネル
領域に隣接した前記上部シリコン層の他の部分がその中
に拡散領域を含み、さらに、前記垂直チャネル領域の上
に形成されたハード・マスクと、前記垂直チャネル領域
を取り囲んで形成されたゲート領域とを備え、前記ゲー
ト領域が、前記垂直チャネル領域の露出した側壁に形成
されたゲート酸化物を含む２重ゲート／２重チャネルＭ
ＯＳＦＥＴ構造。 （２１）前記絶縁領域が、シリコン・オン・インシュレ
ータ基板の埋込み酸化物領域である、上記（２０）に記
載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。 （２２）前記絶縁領域が、接地面基板の酸化物領域であ
る、上記（２０）に記載の２重ゲート／２重チャネルＭ
ＯＳＦＥＴ構造。 （２３）前記上部シリコン層の垂直厚が約２０から約８
０ｎｍである、上記（２０）に記載の２重ゲート／２重
チャネルＭＯＳＦＥＴ構造。 （２４）前記ゲート領域がさらにゲート導体を含む、上
記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦ
ＥＴ構造。 （２５）前記ゲート導体がポリシリコンから成る、上記
（２４）に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 （２６）前記拡散領域が隆起した拡散領域である、上記
（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 （２７）前記拡散領域がサリサイド化されている、上記
（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 （２８）前記垂直チャネル領域の長さが約０．０５μｍ
未満である、上記（２０）に記載の２重ゲート／２重チ
ャネルＭＯＳＦＥＴ構造。 （２９）前記ハード・マスクがＳｉＯ2から成る、上記
（２０）に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 （３０）前記ゲート領域が酸化した側壁領域を含む、上
記（２０）に記載の２重ゲート／２重チャネルＭＯＳＦ
ＥＴ構造。 （３１）前記ゲート領域が、前記拡散領域の上の露出し
た側壁に形成された絶縁スペーサを含む、上記（２０）
に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構造。
【図１】本発明の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造の形成の最初の処理段階を示す図である。
Ｔ構造の形成の最初の処理段階を示す図である。
【図２】本発明の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造の形成の図１の後の段階を示す図である。
Ｔ構造の形成の図１の後の段階を示す図である。
【図３】本発明の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造の形成の図２の後の段階を示す図である。
Ｔ構造の形成の図２の後の段階を示す図である。
【図４】本発明の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造の形成の図３の後の段階を示す図である。
Ｔ構造の形成の図３の後の段階を示す図である。
【図５】本発明の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造の形成の図４の後の段階を示す図である。
Ｔ構造の形成の図４の後の段階を示す図である。
【図６】本発明の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造の形成の図５の後の段階を示す図である。
Ｔ構造の形成の図５の後の段階を示す図である。
【図７】本発明の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造の形成の図６の後の段階を示す図である。
Ｔ構造の形成の図６の後の段階を示す図である。
【図８】本発明の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造の形成の図７の後の段階を示す図である。
Ｔ構造の形成の図７の後の段階を示す図である。
１０ 基板
１１ 底部Ｓｉ含有層
１２ 絶縁領域
１４ シリコン層
１６ ハード・マスク
１８ パターニングされたハード・マスク
２０ ダミーのゲート・スタック
２１ ハード・マスク
２２ ソース／ドレイン延長領域
２３ パッド酸化物領域
２４ 酸化層
２５ 垂直チャネル領域
２６ 開口
２８ ゲート・スタック
３０ ゲート酸化物
３２ ゲート導体
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 フセイン・アイ・ハナフィー
アメリカ合衆国07920 ニュージャージー
州バスキング・リッジ ギャロッピング・
ヒル・ロード 80
(72)発明者 ジェフリー・ジェイ・ブラウン
アメリカ合衆国12524 ニューヨーク州フ
ィッシュキル ホーソーン・コート ８
(72)発明者 ウェスリー・シー・ナツル
アメリカ合衆国12561 ニューヨーク州ニ
ューポルツ カナン・ロード 140
Ｆターム(参考） 5F110 AA07 AA08 CC02 DD05 DD13
EE02 EE04 EE05 EE06 EE09
EE14 EE22 EE29 EE42 EE43
EE44 EE45 FF02 FF22 FF29
GG01 GG02 GG12 GG13 GG15
GG22 GG25 HJ23 HK05 QQ11
QQ19
Claims (10)
- 【請求項１】２重ゲート／２重チャネルＭＯＳＦＥＴデ
バイスを製造する方法であって、 （ａ）絶縁領域の上に形成されたシリコン層を含む基板
の表面に、パターニングされたハード・マスクを形成す
る段階と、 （ｂ）前記シリコン層の一部分の上およびパターニング
された前記ハード・マスクの一部分の上に、パターニン
グされたダミーのゲート・スタックを形成する段階と、 （ｃ）前記ハード・マスクおよび前記パターニングされ
たダミー・ゲートによって保護されていない前記シリコ
ン層を前記絶縁領域の表面まで除去し、前記ハード・マ
スクおよび前記パターニングされたダミー・ゲート領域
によって保護された前記シリコン層の露出した側壁を酸
化することによって、ソース／ドレイン延長部分を形成
する段階と、 （ｄ）前記絶縁領域の露出した表面に酸化層を形成し、
前記パターニングされたダミー・ゲートの最上位ポリシ
リコン面まで前記酸化層を平坦化する段階と、 （ｅ）前記パターニングされたダミー・ゲートを前記ハ
ード・マスクの表面まで除去して、前記酸化層に開口を
設ける段階と、 （ｆ）前記開口の中にゲート・スタックを形成する段階
と、 （ｇ）前記酸化層と前記ゲート・スタックに隣接した前
記ハード・マスクとを除去し、前記絶縁領域と前記ゲー
ト・スタックに隣接した部分の前記シリコン層とを露出
させる段階とを含む方法。 - 【請求項２】前記ゲート・スタックに隣接した前記露出
したシリコン層の部分に、活性化された拡散領域を形成
する段階をさらに含む、請求項１に記載の方法。 - 【請求項３】前記ゲート・スタックを酸化処理する段階
をさらに含む、請求項１に記載の方法。 - 【請求項４】前記ゲート・スタックの露出した側壁にス
ペーサを形成する段階をさらに含む、請求項１に記載の
方法。 - 【請求項５】前記拡散領域をサリサイド化する段階をさ
らに含む、請求項２に記載の方法。 - 【請求項６】底部Ｓｉ含有層と、 前記底部Ｓｉ含有層上に位置する絶縁領域と、 前記絶縁領域の一部分の上に位置する上部シリコン層と
を備え、 前記上部シリコン層の一部分が垂直チャネル領域として
機能し、前記垂直チャネル領域に隣接した前記上部シリ
コン層の他の部分がその中に拡散領域を含み、さらに、 前記垂直チャネル領域の上に形成されたハード・マスク
と、 前記垂直チャネル領域を取り囲んで形成されたゲート領
域とを備え、 前記ゲート領域が、前記垂直チャネル領域の露出した側
壁に形成されたゲート酸化物を含む２重ゲート／２重チ
ャネルＭＯＳＦＥＴ構造。 - 【請求項７】前記拡散領域が隆起した拡散領域である、
請求項６に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 - 【請求項８】前記拡散領域がサリサイド化されている、
請求項６に記載の２重ゲート／２重チャネルＭＯＳＦＥ
Ｔ構造。 - 【請求項９】前記垂直チャネル領域の長さが約０．０５
μｍ未満である、請求項６に記載の２重ゲート／２重チ
ャネルＭＯＳＦＥＴ構造。 - 【請求項１０】前記ゲート領域が、前記拡散領域の上の
露出した側壁に形成された絶縁スペーサを含む、請求項
６に記載の２重ゲート／２重チャネルＭＯＳＦＥＴ構
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