JP4144884B2 - Cmosトランジスタの製造方法 - Google Patents
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Description
Niの厚さを変化させると、一部の金属シリサイド・ゲートは金属豊富相(metal rich phase)になり、他の金属シリサイド・ゲートはNiSi相になる。異なるシリサイド種別の例を挙げる。CoSi2 は一部のデバイスへのコンタクトとして使用することができる(その場合、ゲートは過剰ドープされたポリシリコンから成り上部にシリサイド・コンタクトを備えている)。NiSiは他のデバイス上の金属シリサイドとして使用することができる(その場合、ゲート・ポリシリコンはすべて利用済みになる)。
11a 第1のドープ領域
11b 第2のドープ領域
12 分離領域
14 ゲート誘電体
16 ドープト・ポリSi層
18 ポリシリコン・ゲート領域
20 スペーサ
22 第1のスペーサ
24 第2のスペーサ
26 シリサイド・コンタクト
28 誘電体積層体
30 第1の誘電体層
32 第2の誘電体層
34 第1の2層構造体
36 第1の金属含有層
38 第1のキャップ層
40 フォトレジスト
42 第2の2層構造体
44 第2の金属含有層
46 第2のキャップ層
48 シリサイド・コンタクト
50 金属シリサイド・ゲート
Claims (18)
- CMOS構造体を形成する方法であって、
複数の被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造体を準備するステップであって、前記複数の被パターニング・ポリシリコン・ゲート領域上に積層された層間誘電体を、該複数の被パターニング・ポリシリコン・ゲート領域の上部表面が露出されて該層間誘電体の表面と同一平面になるまで平坦化するステップを含む、ステップと、
第1の金属含有層を備えた第1の2層構造体を形成するステップであって、前記第1の金属含有層は各被パターニング・ポリシリコン・ゲート領域の前記露出した上部表面と接触している、ステップと、
前記第1の2層構造体をパターニングして、被パターニング・ポリシリコン・ゲート領域のうちの事前選択されたものの上側の前記第1の2層構造体を除去して、前記事前選択された被パターニング・ポリシリコン・ゲート領域の上部表面を露出させるステップと、
前記被パターニング構造体上に、第2の金属含有層を備えた第2の2層構造体を形成するステップであって、前記第2の金属含有層は被パターニング・ポリシリコン・ゲート領域のうちの事前選択したものの各々の露出した上部表面と接触しており、前記第1の金属含有層と第2の金属含有層のうちの一方は他方よりも厚い、もしくは、前記第1の金属含有層と第2の金属含有層が互いに異なる金属を含む、ステップと、
サリサイド・プロセスを実行して、前記一方の金属含有層の下側の被パターニング・ポリシリコン・ゲート領域中にシリサイド・ゲート・コンタクトを、前記他方の金属含有層の下側の被パターニング・ポリシリコン・ゲート領域中に前記金属シリサイド・ゲートを、夫々作るステップと、
を備えた方法。 - 前記一方の金属含有層の厚みが5〜15nmであり、前記他方の金属含有層の厚みが10〜100nmである、請求項1記載の方法。
- 平坦化構造体を準備する前記ステップが、前記平坦化するステップの前に、
前記基板表面に被パターニング・ポリシリコン・ゲート領域を形成するステップと、
前記基板中に前記シリサイド化ソース/ドレイン領域を形成するステップと、
前記基板および前記被パターニング・ポリシリコン・ゲート領域の表面に、第1の誘電体を積層し、次いで、該第1の誘電体上に前記層間誘電体を積層するステップと、
を備えている、請求項1または2に記載の方法。 - 前記被パターニング・ポリシリコン・ゲート領域を形成するステップと前記ソース/ドレインを形成するステップの間に、
各被パターニング・ポリシリコン・ゲート導体に隣接して少なくとも1つのスペーサを形成するステップ
を備えた、請求項3に記載の方法。 - 前記少なくとも1つのスペーサの底部の厚さが20〜80nmである、請求項4記載の方法。
- 前記複数の被パターニング・ポリシリコン・ゲート領域が、As、P、B、Sb、Bi、In、Al、Tl、Ga、およびこれらの混合物から選択されたドーパントによりドープされたポリシリコン導電体を備える、請求項1〜5のいずれか1項に記載の方法。
- 前記シリサイド化ソース/ドレイン領域は
前記基板に設けられ及び活性化されたソース/ドレイン領域の表面に金属を堆積する工程と、
第1のアニールを実行して金属シリサイドを形成する工程と、
反応しなかった金属を選択的にエッチング除去する工程と、
第2のアニールを任意事項として実行する工程と
を備えたサリサイド・プロセスを用いて形成する、
請求項3に記載の方法。 - 前記金属がTi、Ta、W、Co、Ni、Pt、Pd、およびこれらの合金から成る群から選択される、請求項7に記載の方法。
- 前記第1のアニールがHe、Ar、N2 、またはフォーミングガス雰囲気中、300℃〜600℃の温度で実行される、請求項7または8に記載の方法。
- 前記第2のアニールがHe、Ar、N2 、またはフォーミングガス雰囲気中、600℃〜800℃の温度で実行される、請求項7〜9のいずれか1項に記載の方法。
- 前記第1の金属含有層及び第2の金属含有層が、夫々、Ti、Ta、W、Co、Ni、Pt、Pd、およびこれらの合金から成る群から選択される金属を含む、請求項1〜10のいずれか1項に記載の方法。
- 前記第1の金属含有層及び第2の金属含有層が、夫々、CoまたはNiを含む、請求項1〜11のいずれか1項に記載の方法。
- 前記第1の金属含有層及び/又は第2の金属含有層がさらに合金化添加剤を含む、請求項11または12に記載の方法。
- 前記合金化添加物がC、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Zr、Nb、Mo、Ru、Rh、Pd、Ag、In、Sn、Hf、Ta、W、Re、Ir、Pt、およびこれらの混合物から成る群から選択される、請求項13に記載の方法。
- 前記パターニング工程はリソグラフィ工程とエッチング工程とを備えている、
請求項1に記載の方法。 - 前記サリサイド・プロセスは
金属シリサイドを形成する第1のアニール工程と、
反応しなかった金属を選択的にエッチング除去する工程と、
第2のアニールを任意事項として実行する工程と
を備える、請求項1に記載の方法。 - 前記第1のアニールが、He、Ar、N2 、またはフォーミングガス雰囲気中、300℃〜600℃の温度で実行される、請求項16に記載の方法。
- 前記第2のアニールが、He、Ar、N2 、またはフォーミングガス雰囲気中、600℃〜800℃の温度で実行される、請求項16または17に記載の方法。
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