DE10129346B4 - Verfahren zur Herstellung eines Halbleiterbauelementes - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelementes das folgende Verfahrensschritte aufweist:
– Bereitstellen eines Wafers (100) mit einer Vorderseite (101) und einer Rückseite (102), in dem eine Vielzahl von aktiven Bereichen (20) für die Realisierung von Halbleiterbauelementen (200) vorgesehen sind und der Ritzbereiche (150) zwischen den aktiven Bereichen (20) aufweist,
– Herstellen von Aussparungen (112) in dem Wafer (100) ausgehend von der Rückseite (102) unterhalb der aktiven Bereiche derart (20), dass zwischen den Aussparungen (112) ein stützendes Gitter (110; 110', 132) aus Wafermaterial unterhalb der Ritzbereiche (150) verbleibt,
– Bearbeiten der am Boden (103) der Aussparungen (112) freiliegenden Bereiche des Wafers (100) derart, dass ein dotierter Bereich hergestellt und/oder eine Kontaktschicht aufgebracht wird,
– Zersägen des Wafers (100) entlang der Ritzbereiche (150) oberhalb des Gitters (110) unter Lösen des Gitters (110) von den Wafer-Bereichen mit den aktiven Bereichen (20) zur Bildung einer Anzahl von Halbleiterbauelementen (200).

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere zur Herstellung eines vertikalen Halbleiterbauelements.
  • Bei einem vertikalen Halbleiterbauelement kann sich ein stromführender Pfad in vertikaler Richtung eines Halbleiterkörpers zwischen einer Vorderseite und einer Rückseite des Halbleiterkörpers, die üblicherweise entsprechende Anschlusskontakte aufweisen, ausbilden. Derartige vertikale Halbleiterbauelemente sind beispielsweise Dioden, Thyristoren oder Transistoren. Ein Ausführungsbeispiel eines vertikalen Transistors ist beispielsweise in Stengl/Tihanyi: "Leistungs-MOS-FET-Praxis", Pflaum Verlag, München 1992, Seite 37, beschrieben.
  • Die Dicke des Halbleiterkörpers, also der vertikale Abstand zwischen der Vorderseite und der Rückseite des Halbleiterkörpers spielt eine wesentliche Rolle für die elektrischen Eigenschaften des Halbleiterbauelements, wobei üblicherweise gilt, dass der minimale elektrische Widerstand des Bauelements mit zunehmender Dicke des Halbleiterkörpers zunimmt.
  • Einer Realisierung von sehr dünnen Halbleiterkörpern stehen Schwierigkeiten bei der Handhabung während des Herstellungsverfahrens entgegen. Üblicherweise wird eine Vielzahl gleichartiger Halbleiterbauelemente während des Herstellungsverfahrens in einer Halbleiterscheibe – einem Wafer – realisiert, die am Ende der Halbleiterprozesse zur Vereinzelung der Bauelemente bzw. Chips zersägt wird. Um diesen Wafer während des Herstellungsverfahrens handhaben zu können darf er eine minimale Dicke nicht unterschreiten, da er sonst völlig instabil und für die Bearbeitung mittels herkömmlicher Halbleiterprozesse ungeeignet wäre.
  • Bei bekannten Verfahren zur Herstellung von Halbleiterbauelementen wird ein Halbleitersubstrat bereitgestellt, das eine ausreichende Dicke aufweist, um den Wafer mittels herkömmlicher Handhabungsgeräte handhaben zu können, wobei beispielsweise anschließend mittels Epitaxie eine die elektrischen Eigenschaften des Bauelements bestimmende Halbleiterschicht aufgebracht wird. In dieser Halbleiterschicht können die Bauelemente, beispielsweise Dioden, Thyristoren oder Transistoren mittels gängiger Halbleiterprozesse ausgehend von der Vorderseite des Wafers realisiert werden. Vor der Herstellung von Kontaktelektroden auf der Rückseite wird der Wafer mittels Schleif- oder Ätzverfahren gedünnt, wobei die verbleibende Dicke des Wafers einen Kompromiss darstellt zwischen der Forderung nach einem geringen widerstand des Bauelements und der Handhabbarkeit des Wafers während des restlichen Herstellungsverfahrens. Dieses weitere Herstellungsverfahren kann unter anderem das Aufbringen einer Kontaktschicht auf die Rückseite und bei der Herstellung von IGBT (Insulated Gate Bipolar Transistor) insbesondere das Einbringen einer hochdotierten Schicht in die Rückseite des gedünnten Wafers umfassen. Das der Stabilität dienende Substrat, das auch nach dem Dünnen das Wafers teilweise übrigbleibt ist üblicherweise sehr hoch dotiert, um möglichst wenig zum widerstand des Bauelements beizutragen.
  • Die US 5,354,695 beschreibt ein Verfahren zur Herstellung integrierter Schaltungen in flexiblen Membranen, die aus einem sehr dünnen Material, beispielsweise einem dielektrischen Material, und Halbleiterschichten bestehen. Das bekannte Verfahren umfasst die Herstellung von Halbleiterbauelementen in einem Halbleitersubstrat, wobei das Halbleitersubstrat vor oder nach der Herstellung der Bauelemente ausgehend von einer Rückseite selektiv geätzt wird, um dünne Halbleiterbereiche herzustellen, welche die späteren Halbleiterbauelemente bilden. Nach dem Ätzen verbleibt ein Rahmen des ursprünglich dickeren Halbleitermaterials zur Stabilisierung bestehen, wobei dieser Rahmen durch Zurückätzen bis auf die Schicht des Halbleiterbauelements entfernt wird, nachdem die Anordnung an einem Bond-Rahmen oder Bond-Ring befestigt ist.
  • Die Entgegenhaltung US 4,033,127 beschreibt einen Halbleitersensor, der ein Halbleitersubstrat umfasst, welches ausgehend von einer Rückseite zurückgeätzt wird, um dadurch eine durch ein stützendes Gitter getragene Halbleitermembran zu bilden.
  • Die Entgegenhaltung US 6,071,819 beschreibt ebenfalls ein Halbleiterbauelement mit einer dünnen Halbleiterschicht, die durch einen stützenden Rahmen mit der Dicke der ursprünglichen Halbleiterschicht getragen ist.
  • Weiterhin beschreibt die JP 09134893 A ein Verfahren zur Herstellung eines Halbleiterbauelements, welches einen gedünnten Halbleiterbereich aufweist und welches mittels Sägen aus einem Wafer herausgelöst wird, wobei nach dem Sägen ein stützender Rahmen für den dünnen Bauelementbereich verbleibt.
  • Auch die US 4,784,721 beschreibt ein Halbleiterbauelement mit einem dünnen Halbleiterbereich, der auch nach Herstellung des Halbleiterbauelements von einem Rahmen aus einem dickeren Halbleitermaterial umgeben ist.
  • Die nachveröffentlichte DE 100 62 014 A1 beschreibt ein Verfahren zur Herstellung einzelner Halbleiterbauelemente, bei dem eine gitterartige Abdeckung auf eine Seite eines Wafers aufgebracht und freiliegende Waferbereiche anschließend geätzt werden, so daß Vertiefungen entstehen. Die gitterartige Abdeckung wird dann entfernt, und eine Lackschicht wird aufgebracht, die tieferliegende Bereiche des Wafers sowie nach dem Ätzen verbliebene Stege überdeckt, die jedoch Seitenwände der Stege frei läßt. Mittels eines anschließend durchgeführten isotropen Ätzverfahrens werden die Stege vollständig entfernt, wodurch die tieferliegenden Halbleiterbereiche voneinander getrennt werden, um dadurch vereinzelte Halbleiterbauelemente auf einer Trägerfolie zu erzeugen.
    •
  • Ziel der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung dünner Halbleiterbauelemente, die keinen stützenden Rahmen aus einem dickeren Halbleitermaterial umfassen, zur Verfügung zu stellen, wobei das Verfahren mit weniger Verfahrensschritten als bekannte Verfahren auskommt.
  • Dieses Ziel wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst.
  • Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
  • Das erfindungsgemäße Verfahren sieht vor, einen Wafer mit einer Anzahl aktiver Bereiche, in denen Bauelemente realisierbar sind, zur Verfügung zu stellen. Dieser Wafer kann eine zur Handhabung mittels herkömmlicher Handhabungsgeräte geeignete Dicke aufweisen, die insbesondere so gewählt ist, dass eine ausreichende Stabilität gewährleistet ist. Dieser Wafer kann mittels herkömmlicher Halbleiterprozesse, beispielsweise Lithographie, Ionenimplantation, Nieder- und Hochtemperaturschritte oder thermische Oxidation, zur Realisierung von Halbleiterbauelementen oder integrierten Schaltungen bearbeitet werden. Zur Realisierung möglichst dünner Halbleiterbauelemente ist vorgesehen, ausgehend von der Rückseite Aussparungen in den Wafer unterhalb der aktiven Bereichen einzubringen, wobei ein stützendes Gitter aus Halbleitermaterial zwischen den Aussparungen verbleibt. Die Aussparungen werden dabei so tief in den Wafer vorangetrieben, bis eine gewünschte Dicke des späteren Halbleiterbauelements erreicht ist. Anschließend kann in den Böden der Aussparungen, die die Rückseiten der späteren Bauelemente bilden, eine übliche Rückseitenbearbeitung, beispielsweise das Einbringen dotierter Schichten bei IGBT oder das Aufbringen einer Kontaktschicht erfolgen.
  • Das zwischen den Aussparungen verbleibende Gitter aus Wafermaterial verleiht dem Wafer dabei die während der Rückseitenbehandlung erforderliche Stabilität. Aufgrund des stützenden Gitters kann der Wafer während der Rückseitenbehandlung mittels herkömmlicher Handhabungsgeräte gehandhabt werden, die für eine Handhabung von Wafern mit einer Dicke, die der ursprünglichen Dicke des später mit Aussparungen versehenen Wafers entspricht, geeignet sind. Die Tiefe der Aussparungen kann ausschließlich unter Berücksichtigung der Dicke des späteren Bauelements bestimmt werden, da die Stabilität des Wafers durch das stützende Gitter gewährleistet ist.
  • Nach Abschluss der Rückseitenbehandlung wird der Wafer zur Vereinzelung der Bauelemente zertrennt, wobei das Zertrennen derart erfolgt, dass die oberhalb der Aussparungen vorhandenen Waferabschnitte mit den aktiven Bereichen voneinander und von dem stützenden Gitter getrennt werden. Bei der Herstellung von Halbleiterbauelementen ist es bekannt, den Wafer in aktive Bereiche, in denen die späteren Bauelemente realisiert sind, einzuteilen. Diese aktiven Bereiche sind durch sogenannten Ritzbereiche bzw. einen Ritzrahmen voneinander getrennt, der die Spur beim Zertrennen, insbesondere beim Zersägen, des Wafers zur Vereinzelung der Bauelemente vorgibt.
  • Die Aussparungen werden vorzugsweise so in dem Wafer erzeugt, dass das stützende Gitter im Bereich des Ritzrahmens gebildet wird, so dass die einzelnen Chips beim Zersägen des Wafers entlang des Ritzrahmens zum einen voneinander getrennt und zum anderen von dem stützenden Gitter getrennt werden.
  • Zur Herstellung der Aussparungen in dem Wafer sind beliebige zur Herstellung von Aussparungen in Halbleitermaterial geeignete Verfahren einsetzbar. So können die Aussparungen beispielsweise mittels anisotroper nasschemischer oder trockenchemischer Ätzverfahren ausgehend von der Rückseite in dem Halbleiterkörper realisiert werden.
  • Mittels bekannter anisotroper Ätzverfahren, die beispielsweise auf Anlagen der Firma STS (Surface Technologies Systems) Limited, Imperial Park, Newport, UK, durchführbar sind, sind Plasmaätzungen auf großen Flächen bis zu Tiefen von einigen 100 μm möglich. Dabei wird beispielsweise eine Maske, insbesondere eine Lackmaske, auf die Rückseite des Wafers aufgebracht und in einem Etch-Deposition-Etch-Verfahren eine Aussparung erzeugt. Bei dem Etch-Deposition-Etch-Verfahren folgt auf einen nahezu isotropen Ätzschritt ein Abscheideschritt, bei welchem Seitenwände der entstandenen Ätzgruben mit einer die Ätzung stoppenden Schicht bedeckt werden und anschließend die Ätzung fortgesetzt wird.
  • Die Aussparungen können weiterhin mittels nasschemischer Ätzverfahren, die beispielsweise zur Realisierung von mikromechanischen Strukturen in Halbleitermaterialien verwendet werden, erzeugt werden. Ein grundlegendes Verfahren zur Herstellung von Aussparungen in Halbleitermaterial unter Ausnutzung der anisotropen Ätzeigenschaften von alkalischen Ätzmedien wie EDP oder KOH ist beispielsweise in Anton Heuberger: "Mikromechanik", Springer-Verlag, Berlin, 1989 beschrieben.
  • Der Wafer ist vorzugsweise ein Wafer mit einem Halbleitersubstrat, einer Isolationsschicht auf dem Halbleitersubstrat und einer auf der Isolationsschicht angebrachten Halbleiterschicht, in welcher die Halbleiterbauelemente realisiert werden. Derartige Wafer werden, wenn sie aus Siliziummaterial bestehen, als SOI-Wafer (SOI = Silicon on Insulator) bezeichnet. Bei Verwendung eines derartigen Wafers werden die Halbleiterbauelemente ausgehend von der Vorderseite in der Halbleiterschicht über dem Isolationsmaterial realisiert, wobei das spätere Halbleiterbauelement nur noch Bestandteile dieser Halbleiterschicht und nicht mehr der Isolationsschicht und des Substrats umfassen soll. Zur Rückseitenbearbeitung werden in einem ersten Verfahrensschritt Aussparungen ausgehend von der Rückseite in das Halbleitersubstrat eingebracht, wobei die Herstellung der Aussparungen vorzugsweise mittels eines anisotropen Ätzverfahrens erfolgt, bei welchem die Isolationsschicht als Ätzstoppschicht wirkt. Die Tiefe der Aussparungen ist durch die Isolationsschicht bestimmt, so dass bei diesem Verfahren keine aufwendigen Verfahrensschritte zur Einstellung der Tiefe der Aussparungen erforderlich sind. In einem nächsten Verfahrensschritt wird die Isolationsschicht am Boden der Aussparungen entfernt, bis eine Rückseite der Halbleiterschicht für die weitere Bearbeitung, beispielsweise das Einbringen von dotierten Bereichen oder das Aufbringen einer Metallisierung, freiliegt.
  • Das Entfernen der Isolationsschicht erfolgt vorzugsweise mittels eines Verfahrens, bei welchem die Isolationsschicht zwi schen den verbleibenden Streben des stützenden Gitters des Halbleitersubstrats und der Halbleiterschicht bis hinter die Seitenflächen der Streben des Gitters zurückgeätzt werden. Beim Zerteilen der oberen Halbleiterschicht zur Vereinzelung der Bauelemente genügt es dann, diese im Durchmesser kleineren Isolationsbereiche zu durchtrennen, um die Halbleiterbauelemente voneinander und von dem stützenden Gitter zu lösen.
  • Bei einer Ausführungsform des erfindungsgemäßen Verfahrens, bei welcher ein Wafer ohne Isolationsschicht verwendet wird, ist vorgesehen, dass mittels geeigneter Ätzverfahren Aussparungen erzeugt werden, welche sich in der Tiefe verbreitern, so dass ein stützendes Gitter erzeugt wird, dessen Streben sich ausgehend von der Rückseite des Wafers verjüngen. Auch diese Ausführungsform ermöglicht ein einfaches Trennen der späteren Bauelemente von dem stützenden Gitter, wobei zu berücksichtigen ist, dass eine Sägespur zum Zerteilen des Wafers üblicherweise im Bereich von einigen 10 μm ist, so dass die Breite der Streben des stützenden Gitters unmittelbar unterhalb der verbleibenden Halbleiterschicht eine Breite aufweisen sollte, die geringer ist als die Breite der Sägespur ist, um beim Zersägen des Wafers die Bauelemente zu lösen.
  • Das erfindungsgemäße Verfahren ist insbesondere zur Herstellung eines sogenannten Common-Source-Transistors geeignet, der eine Vielzahl gleichartiger Transistorzellen aufweist, wobei die Source-Bereiche aller Transistorzellen durch eine gemeinsame elektrisch leitende Schicht miteinander verbunden sind.
  • Die vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von Figuren näher erläutert. In den Figuren zeigt
  • 1 einen Halbleiter-Wafer während verschiedener Verfahrensschritte des erfindungsgemäßen Verfahrens,
  • 2 einen Halbleiter-Wafer mit integrierter Isolationsschicht während verschiedener Verfahrensschritte des erfindungsgemäßen Verfahrens,
  • 3 einen Halbleiter-Wafer nach Durchführung von Verfahrensschritten eines Verfahrens gemäß einer weiteren Ausführungsform,
  • 3 einen Ausschnitt eines Halbleiter-Wafers, bei dem Verfahrensschritte zur Herstellung eines Common-Source-Transistors durchgeführt wurden, nach erfolgter Rückseitenbehandlung während des erfindungsgemäßen Verfahrens.
  • In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
    •
  • 1a zeigt im Querschnitt einen Halbleiter-Wafer 100 der eine Vielzahl aktiver Bereiche 20 aufweist, in welchen Halbleiterbauelemente bzw. integrierte Halbleiterschaltungen realisierbar sind. Die aktiven Bereiche 20 befinden sich in dem Ausführungsbeispiel unterhalb einer Vorderseite 101, die einer Rückseite 102 des Halbleiter-Wafers 100 gegenüber liegt. Die aktiven Bereiche 20 sind durch sogenannte Ritzbereiche 150 bzw. einen Ritzrahmen voneinander getrennt, wobei der Ritzrahmen 150 die Bereiche des Wafers 100 definiert, die beim späteren Zertrennen, insbesondere beim Zersägen, des Wafers zur Vereinzelung der in dem Wafer gebildeten Halbleiterbauelemente entfernt werden. Die Wafer-Bereiche mit den aktiven Bereichen 20 zwischen benachbarten Spuren dieses Ritzrahmens 150 bilden das spätere Halbleiterbauelement, welches in hinlänglich bekannter Weise in einem geeigneten Gehäuse integriert werden kann.
  • Der Wafer 100 weist eine Dicke h1 auf, die so gewählt ist, dass der Wafer 100 mittels üblicher Handhabungsgeräte während der Bearbeitung der aktiven Bereiche 20 mittels geeigneter Halbleiterprozesse handhabbar ist. Derartige Halbleiterprozesse umfassen beispielsweise eine thermische Oxidation, Nieder- und Hochtemperaturschritte, Lithographieprozesse oder Ionenimplantation.
  • In nächsten Verfahrensschritten, deren Ergebnis in 1b und 1c dargestellt ist, ist vorgesehen, Aussparungen 112 ausgehend von der Rückseite 102 in den Wafer 100 einzubringen. 1b zeigt den resultierenden Wafer in Seitenansicht im Querschnitt und 1c zeigt den Wafer 100 in Draufsicht von unten. Die Aussparungen 112 werden mittels geeigneter Verfahren, beispielsweise anisotroper Ätzverfahren, oder anderen Verfahren zur Herstellung mikromechanischer Strukturen so erzeugt, dass zwischen den Aussparungen 112 ein stützendes Gitter 112 aus Wafermaterial verbleibt. Oberhalb der Aussparungen bzw. oberhalb des stützenden Gitters 112 verbleibt ein Waferbereich 114, der die aktiven Bereiche 20 enthält und aus dem die Bauelemente gebildet werden.
  • Nach dem Herstellen der Aussparungen 112 liegen am Grund der Aussparungen 112 Rückseiten des Halbleiterbereiches 114 frei, die nun durch herkömmliche Halbleiterprozesse bearbeitet werden können. Derartige Halbleiterprozesse sind beispielsweise bei der Herstellung von vertikalen IGBT die Implantation von stark dotierten Bereichen und/oder umfassen das Aufbringen einer Kontaktschicht auf die Rückseite 103, um über diese Kontaktschicht die in den aktiven Bereichen 20 gebildeten Halbleiterbauelemente zu kontaktieren.
  • Das erfindungsgemäße Verfahren ist insbesondere zur Herstellung vertikaler Bauelemente geeignet, bei welchem sich ein stromführender Pfad zwischen einer Vorderseite, die der Vorderseite 101 des Wafers 100 entspricht, und einer Rückseite, die der Rückseite 103 des Wafers entspricht, ausbilden können. Zur Kontaktierung dieser Halbleiterbauelemente sind Kontaktschlichten an der Vorderseite 24 und der Rückseite 26 vorgesehen, wie beispielhaft anhand eines der Bauelemente in 1b dargestellt ist. Die Dicke der späteren Halbleiterbauelemente, die durch die Dicke h2 der verbleibenden Halbleiterschicht 114 bestimmt ist, bestimmt wesentlich die elektrischen Eigenschaften des Halbleiterbauelements. Diese Dicke h2 kann bei dem erfindungsgemäßen Verfahren ausschließlich unter Berücksichtigung der gewünschten elektrischen Eigenschaften des späteren Halbleiterbauelementes eingestellt werden. Eine ausreichende mechanische Stabilität während der Bearbeitung der Rückseiten 103 oder während weiterer Bearbeitungsschritte der Vorderseite 101 des Wafers wird durch das stützende Gitter 110 gewährleistet, das eine Handhabung der Anordnung mittels Handhabungsgeräten ermöglicht, die zur Handhabung von Wafern der Dicke h1 geeignet sind.
  • Nach Abschluss der Halbleiterprozesse wird der Wafer 100 zerteilt, wie in 1d durch das stilisierte Sägeblatt 300 dargestellt ist. Beim Zersägen des Wafers werden die Halbleiterbereiche des Ritzrahmens 150 entfernt, wobei sich die einzelnen Halbleiterbauelemente 200 mit den darin angeordneten aktiven Bereichen voneinander und von dem stützenden Gitter 110 lösen, sobald die Säge die Halbleiterschicht 114 oberhalb des stützenden Gitters 110 durchdrungen hat. Die Herstellung der Aussparungen 112 unterhalb der aktiven Bereiche 20 erfolgt derart, dass das stützende Gitter 110 unterhalb des Ritzrahmens 150 erzeugt wird, so dass beim Zersägen des Wafers 100 die Bauelemente 200 voneinander getrennt und von dem stützenden Gitter 110 gelöst werden. Die Breite d1 der Spuren des Ritzrahmens ist dabei größer als die Breite d2 der nach dem Herstellen der Aussparungen 112 verbleibenden Stege des stützenden Gitters 110, so dass die Trennung der Bauelemente 200 von dem stützenden Gitter 110 während des Zersägens des Wafers erfolgt.
  • 2 veranschaulicht ein Verfahren gemäß eines weiteren Ausführungsbeispiels der vorliegenden Erfindung, bei welchem der Wafer 100 ein Halbleitersubstrat 140, eine auf dem Halbleitersubstrat 140 angeordnete Isolationsschicht 130 und über der Isolationsschicht 130 eine Halbleiterschicht 120 aufweist, die in aktive Bereiche 20 zur Realisierung von Halbleiterbauelementen und in einen Ritzrahmen 150 unterteilt ist. Eine Herstellung von Aussparungen 112, welche eine Rückseite der Halbleiterschicht 120 freilassen, wie dies in 2c dargestellt ist, erfolgt in zwei Schritten.
  • In einem ersten Schritt werden Aussparungen 112' ausgehend von der Rückseite 102 des Wafers in dem Halbleitersubstrat 140 erzeugt, die bis an die Isolationsschicht 130 heranreichen. Die Erzeugung der Aussparungen 112' erfolgt vorzugsweise mittels eines anisotropen Ätzverfahrens, bei welchem die Isolationsschicht 130 als Ätzstoppschicht dient. Nach dem Herstellen der Aussparungen 112' verbleibt ein stützendes Gitter 110' aus Halbleitersubstratmaterial. In nächsten Verfahrensschritten, deren Ergebnis in 2c dargestellt ist, wird die Isolationsschicht 130 am Boden der Aussparungen 112' entfernt, bis Rückseiten 103 der Halbleiterschicht 120 freiliegen. Die Halbleiterschicht 120 entspricht der Halbleiterschicht 114 in 1 und kann in entsprechender Weise zur Realisierung von Bauelementen in den aktiven Bereichen 20 bearbeitet werden.
  • Die Entfernung der Isolationsschicht 130 erfolgt vorzugsweise derart, dass zwischen dem stützenden Gitter 110' und der Halbleiterschicht 120 Reste 132 der Isolationsschicht verbleiben, die im Durchmesser kleiner sind, als der Durchmesser der Stege des stützenden Gitters 110'. Die Entfernung der Isolationsschicht 130 erfolgt vorzugsweise mittels eines isotropen Ätzverfahrens, bei welchem die Isolationsschicht 130 am Boden der Aussparungen 112' nicht nur in vertikaler Richtung des Wafers sondern auch teilweise in lateraler Richtung des Wafers entfernt wird, so dass eine Rückätzung hinter Seitenflächen der Streben des stützenden Gitters 110' stattfindet. Diese Rückätzung bietet den Vorteil, dass beim Zerteilen des Wafers ausgehend von der Vorderseite 101 nur die schmaleren Stege 132 der Isolationsschicht entfernt werden müssen, um die Halbleiterbauelemente mit den aktiven Bereichen 20 voneinander und von dem stützenden Gitter 110' zu trennen. Dies ist insbesondere dann vorteilhaft, wenn die Breite der Sägespur kleiner ist als die Breite der nach dem Herstellen der Aussparungen verbleibenden Stege des stützenden Gitters 110'.
  • 3 zeigt einen Wafer nach Verfahrensschritten eines weiteren Ausführungsbeispiels des erfindungsgemäßen Verfahrens, bei welchem Aussparungen 112 ausgehend von der Rückseite 102 des Wafers 100 erzeugt wurden, die sich mit zunehmender Tiefe der Aussparungen 112 verbreitern, so dass ein stützendes Gitter 110 entsteht, dessen Streben sich ausgehend von der Rückseite 102 des Wafers 100 verjüngen. Die Breite der Streben des stützenden Gitters 110 unterhalb der verbleibenden Halbleiterschicht 114 ist dabei so gewählt, dass diese Breite geringer ist als die Breite der Sägespur, um zu gewährleisten, dass beim Zersägen des Wafers 100 sowohl die Bereiche des Wafers mit den aktiven Bereichen 20 voneinander und auch von dem stützenden Gitter 110 getrennt werden.
  • 4 zeigt in Seitenansicht im Querschnitt einen Ausschnitt eines Wafers 100, welcher Verfahrensschritten zur Herstellung eines Common-Source-Transistors unterzogen wurde, wobei der Wafer 100 in dem Beispiel ein Wafer gemäß dem Ausführungsbeispiel in 2 mit einem Halbleitersubstrat, einer Isolationsschicht und einer darüberliegenden Schicht 120, in der Halbleiterbauelemente realisierbar sind, ist. 4 zeigt das Bauelement nach der Herstellung der Aussparungen 112 und dem Aufbringen einer Elektrodenschicht 80 auf die Rückseite 103 der Halbleiterschicht 120.
  • Die zur Herstellung der Transistorstruktur in dem aktiven Bereich 20 erforderlichen Verfahrensschritte werden vorzugsweise vor dem Herstellen der Aussparungen 112 durchgeführt, können jedoch auch nach dem Herstellen der Aussparungen 112 hergestellt werden. Diese Verfahrensschritte zur Herstellung ei nes Common-Source-Transistors werden im folgenden kurz erläutert.
  • Die Halbleiterschicht 120 weist übereinander liegend eine p-dotierte Body-Zone 30 und eine n-dotierte Drain-Zone 40, die die Vorderseite 101 der Halbleiterschicht 120 bildet, auf.
  • Zur Herstellung dieser Halbleiterschicht 120 mit der p-dotierten Body-Zone 30 und der n-dotierten Drain-Zone 40 sind verschiedene Verfahren anwendbar. Die Halbleiterschicht 120 kann beispielsweise ursprünglich p-dotiert sein, wobei mittels eines Implantations- und/oder Diffusionsverfahrens von der Vorderseite 101 her die n-dotierte Drain-Zone 40 erzeugt wird. Die Halbleiterschicht 120 kann auch ursprünglich n-dotiert sein, wobei mittels eines Implantations- und/oder Diffusionsverfahrens von der Rückseite 103 her die p-dotierte Body-Zone 30 erzeugt wird. Oder die Halbleiterschicht wird durch ein p-dotiertes Substrat, auf das eine n-dotierte Epitaxieschicht aufgebracht wird, gebildet, wobei das Substrat die Body-Zone 30 und die Epitaxieschicht die Drain-Zone 40 bilden. Weiterhin kann die p-dotierte Body-Zone 30 durch Ionenimplantation ausgehend von der Vorderseite in ein n-dotiertes Substrat erzeugt werden.
  • Ausgehend von der Vorderseite 102 wird ein Graben 52 in der Halbleiterschicht 120 erzeugt, der sich bis in die Body-Zone 30 erstreckt. Am Boden des Grabens wird beispielsweise mittels Ionenimplantation und anschließender Diffusion eine stark n-dotierte Source-Zone 70 erzeugt und Seitenwände des Grabens 52 werden anschließend mit einer Isolationsschicht versehen, wobei diese Isolationsschicht im Bereich der Body-Zone, wo sie die spätere Gate-Isolationsschicht 62 bildet, dünner ist als im Bereich der Drain-Zone 64. Der Graben 52 wird anschließend mit einer Elektrodenschicht zur Bildung einer Gate-Elektrode aufgefüllt.
  • Nach dem Herstellen der Aussparung 112 liegen an der Rückseite 103 der Halbleiterschicht 120 sowohl die Source-Zone 70 als auch die Body-Zone 30 frei, die anschließend durch Aufbringen der Kontaktschicht 80 miteinander kurzgeschlossen werden. Die Halbleiterschicht weist vorzugsweise eine Vielzahl derartiger Transistorstrukturen auf, wobei die Source-Gebiete dieser Strukturen durch die gemeinsame Kontaktschicht 80, vorzugsweise eine Metallisierung miteinander verbunden sind.
  • Das erfindungsgemäße Verfahren ist selbstverständlich zur Herstellung beliebiger vertikaler Bauelemente, insbesondere zur Herstellung von p-Kanal Common Source Transistoren, Dioden oder Thyristoren geeignet. Das Verfahren ist für beliebige Halbleitermaterialien, insbesondere für Silizium, Siliziumkarbid oder Galliumarsenid geeignet.
    • 100
    Wafer
    150
    Ritzrahmen
    101
    Vorderseite des Wafers
    102
    Rückseite des Wafers
    120
    aktive Bereiche
    24, 26
    Metallisierungen
    110
    Stützrahmen
    111
    Aussparungen
    110'
    Stützrahmen
    112'
    Aussparungen
    300
    Sägeblatt
    200
    Bauelement
    G
    Gate-Anschluss
    S
    Source-Anschluss
    D
    Drain-Anschluss
    140
    Halbleitersubstrat
    130
    Isolationsschicht
    120
    Halbleiterschicht
    70
    Source-Bereich
    30
    Body-Bereich
    80
    Metallisierung
    62, 64
    Isolationsschicht
    40
    Drain-Bereich
    52
    Graben
    50
    Gate-Elektrode

Claims (8)

  1. Verfahren zur Herstellung eines Halbleiterbauelementes das folgende Verfahrensschritte aufweist: – Bereitstellen eines Wafers (100) mit einer Vorderseite (101) und einer Rückseite (102), in dem eine Vielzahl von aktiven Bereichen (20) für die Realisierung von Halbleiterbauelementen (200) vorgesehen sind und der Ritzbereiche (150) zwischen den aktiven Bereichen (20) aufweist, – Herstellen von Aussparungen (112) in dem Wafer (100) ausgehend von der Rückseite (102) unterhalb der aktiven Bereiche derart (20), dass zwischen den Aussparungen (112) ein stützendes Gitter (110; 110', 132) aus Wafermaterial unterhalb der Ritzbereiche (150) verbleibt, – Bearbeiten der am Boden (103) der Aussparungen (112) freiliegenden Bereiche des Wafers (100) derart, dass ein dotierter Bereich hergestellt und/oder eine Kontaktschicht aufgebracht wird, – Zersägen des Wafers (100) entlang der Ritzbereiche (150) oberhalb des Gitters (110) unter Lösen des Gitters (110) von den Wafer-Bereichen mit den aktiven Bereichen (20) zur Bildung einer Anzahl von Halbleiterbauelementen (200).
  2. Verfahren nach Anspruch 1, bei dem die Aussparungen (112) durch Ätzen erzeugt werden.
  3. Verfahren nach Anspruch 2, bei dem zu Beginn des Ätzverfahrens unter Auslassung der das Gitter (110) definierenden Bereiche des Wafers (100) Wafermaterial in vertikaler Richtung des Wafers (100) entfernt wird und bei dem gegen Ende des Ätzvorgangs, bevor die gewünschte Tiefe der Aussparungen (112) erreicht ist, auch Wafermaterial in lateraler Richtung entfernt wird, so dass sich Streben des Gitters in Richtung des Bodens (103) der Aussparungen (112) verjüngen.
  4. Verfahren nach Anspruch 1 oder 2, bei dem der Wafer eine erste Halbleiterschicht (140), die die Rückseite (102) bildet, eine zweite Halbleiterschicht (120), die die Vorderseite (101) bildet und eine Isolationsschicht als Ätzstoppschicht (130) zwischen der ers ten Halbleiterschicht (140) und der zweiten Halbleiterschicht (120) aufweist, wobei bei der Herstellung der Aussparungen (112) zunächst Aussparungen (112') in der ersten Halbleiterschicht (140) erzeugt und anschließend die Isolationsschicht (130) am Boden der Aussparungen (112') entfernt wird.
  5. Verfahren nach Anspruch 4, bei dem bei der Entfernung der Isolationsschicht (130) am Boden der Aussparungen (112') der ersten Halbleiterschicht (140) eine Unterätzung des Gitters (110') aus dem Material der ersten Halbleiterschicht (140) stattfindet. Geänderte Patentansprüche 6 bis 8
  6. Verfahren nach Anspruch 1, bei dem die Breite (d1) der Ritzbereiche größer ist als die Breite (d2) einzelner Streben des Gitters (110).
  7. Verfahren nach einem der vorangehenden Ansprüche, bei dem vor dem Herstellen der Aussparungen (112) folgende Verfahrensschritte vorgenommen werden: – Bereitstellen einer Drain-Zone (40) eines ersten Leistungstyps (n) im Bereich der Vorderseite (101) des Wafers (100) und einer darunter liegenden Body-Zone (30) eines zweiten Leitungstyps (p) wenigstens in den aktiven Bereichen (20) des Wafers (100), – Herstellen von Aussparungen (52), die ausgehend von der Vorderseite (101) bis in die Body-Zone (30) reichen, – Herstellen einer dotierten Source-Zone (70) des ersten Leistungstyps (n) am Boden der Aussparungen (52), – Erzeugen einer Isolationsschicht (62, 64) an Seitenwänden der Aussparungen (52), – Auffüllen der Aussparungen einem Elektrodenmaterial (50).
  8. Verfahren nach Anspruch 7, bei dem die bei dem die Aussparungen (112) bis an die Source-Zone (70) reichend hergestellt werden und bei dem nach dem Herstellen der Aussparungen (112) eine die Source-Zone (70) und die Body-Zone (30) kurzschließende Elektrodenschicht (80) aufgebracht wird.
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