DE102006031407A1

DE102006031407A1 - Verfahren zum Dünnen von Halbleiterwafern

Info

Publication number: DE102006031407A1
Application number: DE200610031407
Authority: DE
Inventors: Werner Dipl.-Phys. Kröninger; Andreas Dipl.-Phys. Dr. Kyek
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-07-05
Filing date: 2006-07-05
Publication date: 2007-08-30

Abstract

Die Erfindung betrifft ein Verfahren zum Dünnen von Halbleiterwafern (1) mit nachfolgenden Verfahrensschritten. Zunächst wird ein Halbleiterwafer (1) in Standarddicke aus einem monokristallinen Halbleiterkörper (4) hergestellt. In den Halbleiterkörper (4) wird eine vergrabene Ätzstoppschicht (5) in einer Tiefe, die einer vorgegebenen Halbleiterwaferdicke d1 < 50 µm entspricht, eingebracht. Danach erfolgt ein chemomechanisches Polieren des Halbleiterwafers (1) von der Rückseite (6) aus zu einem dünnpolierten Halbleiterwafer (2) mit einer Zwischendicke d2, wobei d2 > d1 ist. Abschließend erfolgt ein Dünnätzen des dünnpolierten Halbleiterwafers (2) von der Rückseite (6) aus bis zur Ätzstoppschicht (5), bis ein gedünnter Halbleiterwafer (3) mit einer vorgegebenen Halbleiterwaferdicke d1 < 50 µm vorliegt.

Description

Die Erfindung betrifft ein Verfahren zum Dünnen von Halbleiterwafern. Dazu wird ein Halbleiterwafer in einer Standarddicke d aus einem monokristallinen Halbleiterkörper hergestellt. Diese Standarddicken d in Mikrometern liegen zwischen 250 μm ≤ d ≤ 1000 μm. Derartige Halbleiterwafer aus Silizium werden konventioneller Weise durch Schneiden von dünnen Materialscheiben aus einem monokristallinen Siliziumstab mit einem Durchmesser in Millimetern zwischen 100 mm und 300 mm hergestellt. Diese Scheiben werden dann einer Oberflächenbehandlung unterzogen, um Sägeriefen und Mikrodefekte der beim Sägen entstehenden sogenannten "Damagezone" von der Oberseite aus zu entfernen. Dazu wird der Halbleiterwafer von der Oberseite aus gedünnt und poliert mit Hilfe von chemomechanischem Schleifen und chemomechanischem Polieren (CMP).
Dabei entsteht eine polierte spiegelglatte Oberseite, in die Halbleiterstrukturen in einzelnen Halbleiterchippositionen mit einer Vielzahl von Verfahrensschritten eingebracht werden können. Die auf der Oberseite des Halbleiterwafers eingebrachten Halbleiterbauelementstrukturen benötigen zu ihrer Funktion nur wenige Mikrometer des Halbleiterkörpers, so dass der übrige Bereich der Standarddicke eines Halbleiterwafers für die elektronische Funktion nicht unbedingt benötigt wird, zumal der Halbleiterkörper in einigen Fällen beispielsweise den Durchschaltwiderstand von Leistungshalbleiterbauelementen nachteilig heraufsetzt. Deshalb ist ein zusätzliches Dünnen des Halbleiterwafers von seiner Rückseite aus von Vorteil, jedoch sind die Toleranzen bei einem herkömmlichen Verfahren zum Dünnen von Halbleiterwafern derart hoch, dass beispiels weise eine Dickenvariation von 10 μm bei einem Dünnschleifen auf 50 μm bereits 20 Prozent der angestrebten Normaldicke des gedünnten Halbleiterwafers ausmacht.
Eine Verringerung der Waferdicke kann auf verschiedene Art und Weise vorgenommen werden. Gängige Verfahren zum Dünnen von Halbleiterwafern sind ein Läpp-Verfahren, ein Ätz-Verfahren und/oder ein Schleif-Verfahren. Ein Läpp-Verfahren arbeitet beispielsweise mit einem Läpp-Mittel wie Siliziumkarbid, Aluminiumoxid oder Siliziumdioxid. In einem Ätz-Verfahren kann beispielsweise eine Ätzlösung aus einem Gemisch von Flusssäure und Salpetersäure für Silizium verwendet werden. Wesentlich ist, dass bei derartigen Verfahren die Vorderseite in keiner Weise mechanisch oder chemisch beschädigt wird. Daher werden Lackabdeckungen auf die Oberseite aufgebracht oder Folien auflaminiert.
Bei den Schleifverfahren werden die Wafer in einer Vorrichtung aufgespannt bzw. angesaugt. Nach dem Schleifvorgang wird mit Pressluft der Schleifschlamm abgeblasen und mit Wasser unter hohem Druck bei gleichzeitiger Bürstenreinigung die Waferrückseite gespült. Im üblichen Schleifverfahren werden die auf einem Träger angesaugten Wafer unter rotierenden Schleifringen hindurchbewegt, wobei beispielsweise ein abgestufter Grob-, Mittel- und Feinschliff mit einer Endrauhigkeit von 0,5 μm innerhalb einer Dickentoleranz von ± 5 μm auf der Oberseite erreicht werden kann.
Die nach dem Schleifen vorhandenen Schleifriefen, die durch Diamantschleifscheiben in das Halbleitermaterial des Halbleiterwafers eingebracht worden sind, bewirken eine entsprechende Oberflächenrauhigkeit auf Oberseite und Rückseite des Halbleiterwafers. Dabei sind die Kristallgitter zum Teil stark zerstört, so dass eine Polysiliziumschicht vorliegt. Die Verteilung der Risse ist statistisch. Tiefere Risse wie einzelne Mikrorisse, Versetzungen und Punktdefektagglomerationen treten ebenfalls auf. Unterhalb derartiger Oberflächenrisse liegen Gitterverspannungen vor, die ebenfalls durch den Schleifprozess verursacht wurden. Somit können durch den Schleifprozess insgesamt vier verschiedene Schädigungsbereiche vorliegen, die untereinander keine scharfe Abgrenzung aufweisen. Der gesamte Bereich wird auch als Damagezone bezeichnet.
Die Ausdehnung einer derartigen Damagezone ist abhängig von den Prozessparametern. Dies sind beispielsweise die Andruckkraft, die Schleiftemperatur, der Zustand des Schleifwerkzeugs und auch der Bindungswerkstoff, der die Diamantkörner beim Schleifen enthält. Die nicht zu vermeidende Damagezone führt zu einer mehr oder weniger großen Durchbiegung des Halbleiterwafers und damit zu erhöhtem Ausschuss beim späteren Auftrennen des Halbleiterwafers in einzelne Halbleiterchips. Außerdem wird die thermische und mechanische Belastbarkeit der Chips durch die Damagezone vermindert.

Um diese Damagezone beim Dünnen von Halbleiterwafern zu vermeiden, ist aus der Druckschrift DE 44 11 409 A1 ein so genanntes CMP-Verfahren bekannt, bei dem gleichzeitig ein chemischer und ein mechanischer Abtrag von der Rückseite des Halbleiterwafers aus vorangetrieben wird. Dennoch ist auch bei diesem Prozess die Dickenvariation und damit die Dickentoleranz eines Halbleiterwafers derart groß, dass beispielsweise eine Dickenvarianz von 10 μm bei einer Waferdicke von d₁ ≤ 50 μm auftritt, so dass diese Toleranz 20 % der angestrebten Dicke beträgt.

Aus der Druckschrift US 5,110,373 ist bekannt, dass deshalb typischerweise nicht der gesamte Halbleiterwafer auf eine Dicke unter 50 μm gedünnt werden kann, da das Ergebnis zu brüchig ist, um es zu handhaben. Anstelle dessen werden nur Teile des Halbleiterwafers gedünnt, wenn Waferdicken unter 50 μm erreicht werden sollen. Wie in der Druckschrift US 5,110,373 beschrieben, wird dazu nur ein Teil des Halbleiterwafers in jeder der Halbleiterbauteilpositionen gedünnt, um beispielsweise Membranen von einer Dicke d₁ < 10 μm zu erreichen. Die Abschnitte des Halbleiterwafers, die nicht zu dünnen sind und den Rahmen der Membranen bilden, werden mit einer unempfindlichen inerten Maskierungsschicht abgedeckt, um sie vor der Ätzlösung zu schützen.

In anderen Fällen ist es bekannt, vor einem Dünnen des Halbleiterwafers von der Rückseite aus auf unter 50 μm, den Halbleiterwafer mit Grabenstrukturen entlang der Trennspuren zwischen den Halbleiterchippositionen zu versehen, so dass die aus der Druckschrift DE 10054 038 A1 bekannte Dicke von 20 μm nicht gleichmäßig über einen ganzen Halbleiterwafer für alle Halbleiterchips, sondern lediglich für einzelne individuelle, vorher durch Trennfugen begrenzte Halbleiterchips erreicht wird. Auch bei dem Verfahren, das aus der Druckschrift DE 198 40 508 A1 bekannt ist, wird diese Technik angewandt, um gedünnte einzelne Halbleiterchips zu erzeugen, jedoch liegt die Dickentoleranz bezogen auf den gesamten Halbleiterwafer bei ± 5 μm.

Dabei addieren sich die Toleranzen z. B. des Schleifens, der Ebenheit der Schleiffolie, des Ätzens, des Polierens und/oder der sonstigen Verfahrensprozesse und sind oft festliegende vom Verfahren abhängige Werte. Dabei bedeutet die oben angegebene Toleranz von ± 5 μm für einen Halbleiterwafer von 50 μm Dicke bereits 20 % seiner Nominaldicke. Dieses ist jedoch für einen Großteil der Anwendungen nicht akzeptabel. Außer den oben erwähnten Einzelbeispielen, bei denen kleinvolumige einzelne Halbleiterchips im Bereich vorgesehener Membranen oder einzelne Halbleiterchips in ihrem relativ begrenzten kleinvolumigen Bereich bis zu wenigen Mikrometern dünn geätzt werden können, gibt es bisher kein großvolumentaugliches Verfahren zur Dünnung eines gesamten Halbleiterwafers auf eine Dicke kleiner 50 μm mit einer Dickentoleranz bezogen auf die gesamte Halbleiterwaferfläche von deutlich kleiner 2 μm.

Aus der Druckschrift US 5,110,373 sind Verfahren bekannt, mit denen es möglich ist, Halbleiterwafer von einer Dicke von etwa 75 μm in einzelnen Halbleiterchippositionen auf eine Membranstärke unter 3 μm dünn zu ätzen. Diese dünngeätzten Bereiche in den Halbleiterchippositionen werden jedoch von Bereichen umgeben, welche eine dünnpolierte Dicke von 75 μm aufweisen. Dazu ist aus der obigen Druckschrift bekannt, elektrochemische Ätztechniken (ECE-Techniken) einzusetzen, welche im allgemeinen aus der Druckschrift H. A. Waggener "Electrochemically Controlled Thinning of Silicon", The Bell System Technical Journal, März 1970, Seiten 473–475, zu entnehmen sind. Das dort erwähnte Ätzmittel Kaliumlauge (KOH) wird in einer weiteren Veröffentlichung durch Alkalilösungen ersetzt, die in T. N. Jackson, et al "An Electrochemical P-N Junction Etch-Stop for the Formation of Silicon Microstructures", IEEE Electron Device Letters, Vol. EDL-2, No. 2, Februar 1981, Seiten 44–45 beschrieben werden. Diese elektrochemischen Ätztechniken basieren auf der Grundlage, dass die vorgespannte Halbleiterprobe für alkalihaltige Ätzlösungen einen Ätzstopp an p/n-Übergängen in dem Halbleiterkörper bewirkt.

Dazu können derartige p/n-Übergänge in den Halbleiterkörper vorher durch Diffusion oder Ionenimplantation oder durch Epitaxievorgänge vor dem Ätzen eingebracht werden. Andere Techniken, um eine dünne Membran in einer Halbleiterchipposition zu formen, basieren auf einem hochdotierten leitenden Ätzstopp, wie einer hochdotierte p⁺-leitende Schicht, die Borstörstellen im Silizium in einer Konzentration von 0,5 × 10²⁰ cm^–3 bis 1 × 10²⁰ cm^–3 enthält. Derartige Ätztechniken von kleinflächigen Bereichen werden in den Druckschriften US 4,254,532 und US 4,589,952 beschrieben. Mit einem derartigen hochdotierten p-leitenden Ätzstoppbereich wird das Problem von Inhomogenitäten bei kleinflächigen Membrandicken gelöst, wobei die Basis hierfür der Einfluss der Borkonzentration im Silizium auf dessen Ätzrate in alkalischen Medien ist. Diese Ätzrate sinkt bei Dotierungen oberhalb von 5 × 10¹⁹ cm^–3 stark ab. Jedoch gibt es für ein Dünnen großflächiger Halbleiterwafer bis herunter zu einer Foliendicke von d₁ ≤ 50 μm bei akzeptablen Dickentoleranzen keine technisch brauchbare Lösung.

Aufgabe der Erfindung ist es, die Toleranzbreite der Dickenschwankungen beim Dünnen von Halbleiterwafern zu vermindern und damit zu ermöglichen, dass großflächige Halbleiterwafer auf wenige Mikrometer bei entsprechend herabgesetzten Toleranzgrenzen gedünnt werden können.

Diese Aufgabe wird mit den Merkmalen der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Erfindungsgemäß wird ein Verfahren zum Dünnen von Halbleiterwafern geschaffen, das die nachfolgenden Verfahrensschritte aufweist. Zunächst wird ein Halbleiterwafer mit Standarddicke d aus einem monokristallinen Halbleiterkörper hergestellt. In den Halbleiterkörper wird eine vergrabene Ätzstoppschicht in einer Tiefe, die einer vorgegebenen Halbleiterwaferdicke d₁ < 50 μm entspricht, eingebracht. Danach erfolgt ein zweistufiges Verfahren zum Dünnen des Halbleiterwafers. Zunächst wird durch ein chemomechanisches Polieren des Halbleiterwafers von der Rückseite aus ein dünnpolierter Halbleiterwafer mit einer Zwischendicke d₂, wobei d₂ > d₁ ist, hergestellt. Abschließend erfolgt ein Dünnätzen des dünnpolierten Halbleiterwafers von der Rückseite aus bis zur Ätzstoppschicht, bis ein dünngeätzter und damit foliendünner Halbleiterwafer mit einer vorgegebenen Halbleiterwaferdicke d₁ < 50 μm vorliegt.

Dieses Verfahren hat den Vorteil, dass nachdem die Oberseite der Halbleiterwafer spiegelglatt poliert wurde, nun eine Ätzstoppschicht eingebracht werden kann in einer Tiefe unter geringen Toleranzwerten, zumal die für die Tiefe entscheidende Oberfläche bereits spiegelglatt poliert ist. Somit lassen sich in vorteilhafter Weise Ätzstoppschichten einbringen, die präzise bei Tiefen kleiner als 50 μm positioniert sind, so dass vorzugsweise beim Dünnätzen des dünnpolierten Halbleiterwafers von der Rückseite aus bis zur Ätzstoppschicht ein gedünnter Halbleiterwafer mit einer Dickentoleranz von d₁ < 50 ±2 μm erreicht wird.

In einer verbesserten Verfahrensvariante wird eine vergrabene Ätzstoppschicht in den Halbleiterkörper vorzugsweise in einer Tiefe, die einer vorgegebenen Halbleiterwaferdicke d₁ < 20 μm entspricht, eingebracht und beim Dünnätzen des dünnpolierten Halbleiterwafers von der Rückseite aus bis zur Ätzstoppschicht ein gedünnter Halbleiterwafer mit einer Dickentoleranz von d₁ < 20 ±1 μm erreicht.

Schließlich kann in einer weiteren verbesserten Variante des Verfahrens eine vergrabenen Ätzstoppschicht in den Halbleiterkörper in einer Tiefe, die einer vorgegebenen Halbleiterwaferdicke d₁ ≤ 10 μm entspricht, eingebracht werden. Beim Dünnätzen des dünnpolierten Halbleiterwafers von der Rückseite aus bis zur Ätzstoppschicht wird dann in vorteilhafter Weise ein gedünnter Halbleiterwafer mit einer Dickentoleranz von d₁ ≤ 10 ±0,5 μm erreicht.

Mit diesen Verfahrensvarianten wird das Dünnen von Halbleiterwafern auf Dicken unter 50 μm mit der geforderten Dickentoleranz durch Einbringen einer Ätzstoppschicht in den Halbleiterkörper erreicht. Nach dem chemomechanischen Dünnpolieren des Halbleiterkörpers wird das verbleibende Silizium des Halbleiterkörpers bis zur vergrabenen Ätzstoppschicht durch Ätzung abgetragen. Die Gleichmäßigkeit der Dicke über dem Halbleiterwafer wird damit durch die Gleichmäßigkeit der Ätzstoppschicht bestimmt. Die resultierende Halbleiterwaferdicke wird durch die Tiefe der Ätzstoppschicht vorgegeben. Somit ergeben sich in vorteilhafter Weise minimale Dickentoleranzen für den dünngeätzten Halbleiterwafer.

Ein derartiges Verfahren hat den Vorteil, dass durch die Ätzstoppschicht die physikalischen und/oder chemischen Eigenschaften des Siliziumkörpers derart geändert werden, dass sich örtlich die Ätzrate des ätzenden Mediums stark ändert. Die Ätzstoppschicht kann mit verschiedenen Methoden eingebracht werden, zu denen im Wesentlichen die nachfolgenden Methoden gehören und in der nachfolgenden Beschreibung einzeln erörtert werden.

1. Implantation in die Zieltiefe des Halbleiterwafers,
2. Implantation in die Oberfläche und Eintreiben mittels eines Diffusionsschritts in die Tiefe,
3. Oberflächenbelegung mit einem Fremdstoffspender und Eintreiben des Fremdstoffes mittels Diffusion,
4. Erzeugen einer Ätzstoppschicht auf einer Waferoberfläche mit anschließendem Aufwachsen einer monokristallinen Epitaxieschicht aus Silizium.

In einer weiteren bevorzugten Durchführung des Verfahrens werden vor dem chemomechanischen Polieren Trenngräben entlang von Trennspuren in die Halbleiteroberseite eingebracht, wobei die Trenngräben derart tief von der Oberseite in den Halbleiterkörper hineinragen, dass sie die Ätzstoppschicht auftrennen.

Dieses Verfahren hat den Vorteil, dass sehr gleichmäßige Halbleiterchips in ihrer Dickenverteilung erzeugt werden können. Außerdem hat dieses Verfahren den Vorteil, dass die Trenngräben vor dem chemomechanischem Polieren zu einem Zeitpunkt eingebracht werden, zu dem der Halbleiterwafer mit seiner Standarddicke noch äußerst stabil ist. Somit kann er beim Einbringen der Trenngräben beschädigungsfrei gehandhabt werden.

Das Einbringen der Ätzstoppschicht kann vor oder auch nach dem Einbringen von Bauelementstrukturen erfolgen. Vorzugsweise wird die Ätzstoppschicht von der spiegelpolierten Oberseite des Halbleiterwafers eingebracht bevor die Bauelementstrukturen erfolgt sind, zumal in diesem Zustand noch keine Oberflächenstrukturen auf der Halbleiterwaferscheibe vorhanden sind, die unterschiedliche Strukturtiefen aufweisen. Ein Einbringen der Ätzstoppschicht nach dem Aufbringen von Bauelementstrukturen ist deshalb nicht immer von Vorteil.

In einer weiteren bevorzugten Ausführungsform der Erfindung wird vor dem Strukturieren der Oberfläche zu Bauelementstrukturen eine Ätzstoppschicht mit einer Fremdstoffkonzentration N von N ≥ 10¹⁹ cm^–3 in das Kristallgitter des Halbleiterwafers eingebracht. Dazu können Fremdstoffe eingesetzt werden, die als Dotieratome eines Leitungstyps in dem Halbleiterkörper wirken, wobei dieser Leitungstyp komplementär zu dem Leitungstyp des übrigen Halbleitermaterials ist. Vorzugsweise wird deshalb in einen schwach n-dotierten Halbleiterkörper von der Oberfläche aus eine vergrabene Ätzstoppschicht aus Borionen in das Kristallgitter des Halbleiterwafers mittels Implantation oder mittels Diffusion eingebracht.

Andererseits werden auch als Ätzstoppschicht in einen schwach p-leitenden Halbleiterkörper Arsenionen in das Kristallgitter des Halbleiterwafers implantiert oder diffundiert. Schließlich ist es auch möglich, als Fremdstoffatome Sauerstoffionen in das Kristallgitter einzupflanzen, die dafür sorgen, dass eine vorgegebene Ätzrate für Silizium in dem Bereich der Ätzstoppschicht mit einem hohen Sauerstoffgehalt deutlich vermindert wird.

Zum Einbringen der vergrabenen Ätzstoppschicht in die Oberseite des Halbleiterkörpers kann die Oberseite mit Fremdstoffatomen belegt werden, die anschließend in den Kristall eindiffundiert werden. Es ist aber auch möglich, diese Fremdstoffatome mit Hilfe einer Ionenimplantation in das Kristallgitter einzubringen.

Bei einem weiteren bevorzugten Durchführungsbeispiel des Verfahrens wird zum Einbringen einer vergrabenen Ätzstoppschicht auf dem Halbleiterwafer zunächst eine hochdotierte Epitaxieschicht als Ätzstoppschicht und anschließend eine schwachdotierte Epitaxieschicht aufgewachsen. Diese Variante hat den Vorteil, dass beliebige Dicken d₁ < 50 μm und an den Übergängen zu der Ätzstoppschicht steile Profilkanten realisiert werden können. Da es für den weiteren Herstellungsprozess beispielsweise eines Leistungshalbleiterbauelements prinzipiell ausreicht, als Ätzstoppschicht und Kontaktschicht eine hohe Borkonzentration oder eine hohe Arsenkonzentration auf der Unterseite des künftigen Leistungshalbleiterbauelements zu erreichen, kann die Dotierstoffkonzentration im oberen Bereich der Epitaxieschicht reduziert werden, um beispielsweise eine Driftstrecke mit Ladungskompensationszonen sowie eine Source-Gatestruktur aufzunehmen. Eine derartig in der Dotierstoffkonzentration reduzierte Epitaxieschicht oberhalb der aufgebrachten Ätzstoppschicht wirkt sich positiv auf die Qualität der Leistungsbauelementstruktur aus.

Dazu sind die Leistungsbauelementstrukturen auf der Oberseite des Halbleiterwafers in Zeilen und Spalten angeordnet, die von Trennspuren begrenzt werden. Somit kann nach dem Einbringen derartiger Strukturen in der aufgewachsenen Epitaxieschicht des Halbleiterwafers entlang dieser Trennspuren eine Grabenstruktur eingebracht werden, deren Tiefe so groß ist, dass die Grabenstruktur auch die Ätzstoppschicht durchtrennt. Der Vorteil des anschließenden zweistufigen Verfahrens zum Dünnen derartiger Halbleiterchips liegt darin, dass nach dem Ätzdünnen bis zur Ätzstoppschicht nur das aktive Volumen des Halbleiterwafers für die Leistungshalbleiterbauelemente übrig bleibt, während das den Durchlasswiderstand erhöhende Substrat vollkommen entfernt worden ist.

In einer weiteren bevorzugten Durchführungsform des Verfahrens wird zum Einbringen einer vergrabenen Ätzstoppschicht auf einem Siliziumwafer zunächst eine Silizium/Germanium-Epitaxieschicht aus Si_xGe_y mit x > y als Ätzstoppschicht und anschließend eine schwachdotierte Siliziumepitaxieschicht für die Leistungsbauelementstruktur aufgewachsen. Eine derartige Ätzstoppschicht hat den Vorteil solange der Anteil an Germaniumatomen auf Substitutionsgitterplätzen gering ist und 40 Atomprozent nicht übersteigt, dass eine relativ ungestörte und perfekte Epitaxieschicht aus Siliziumatomen auf der Ätzstoppschicht aufgewachsen werden kann.

Außerdem fördert das Germanium mit seiner höheren Eigenleitungskonzentration den Ohmschen Kontakt zu den auf der Unterseite des Leistungshalbleiterchips anzubringenden metallischen Drainkontakt, während die Metallisierung der Oberseite sowie die Strukturierung mit einer Source- und Gatestruktur bereits vor dem Dünnätzen abgeschlossen sein kann. Für das Dünnätzen eignen sich unterschiedliche Verfahren, wie teilweise schon oben erwähnt, insbesondere nasschemische Ätzverfahren, bei denen die Ätzrate mit Erreichen der Ätzstoppschicht stark herabgesetzt ist. Dazu kann vorzugsweise eine alkalische Ätzlösung eingesetzt werden und wenn im Halbleiterwafer die Ätzstoppschicht durch einen p/n-Übergang gekennzeichnet ist, kann eine zusätzlich an den Halbleiterwafer und die Ätzlösung angelegte Vorspannung bei einem elektrochemischen Ätzverfahren den Ätzstopp äußerst präzise herbeiführen.

Ein Verfahren zur Herstellung von Leistungshalbleiterbauelementen mit einer Driftstrecke weist bei Einsatz des erfindungsgemäßen Verfahrens die nachfolgenden Verfahrensschritte auf. Zunächst wird ein Halbleiterwafer in Standarddicke aus einem monokristallinen Halbleiterkörper mit in Zeilen und Spalten angeordneten Leistungshalbleiterchippositionen hergestellt. Anschließend wird auf diesen Halbleiterwafer für alle Leistungshalbleiterbauelementpositionen gleichmäßig epitaxial eine Ätzstoppschicht aufgebracht, die eine derart hohe Fremdstoffkonzentration aufweist, dass die physikalischen und elektrischen Eigenschaften sich beim Ätzen des Siliziumhalbleiterkörpers deutlich ändern.

Nach dem epitaxialen Aufwachsen dieser Ätzstoppschicht wird mindestens eine weitere Epitaxieschicht zur Ausbildung einer Driftstrecke für die Leistungshalbleiterbauelemente in einer Dicke d₁ auf die Oberseite des Halbleiterwafers aufgebracht. Dabei kann gleichzeitig eine Driftstreckenstruktur mit Driftzonen und Ladungskompensationszonen verwirklicht werden. Schließlich wird eine Oberseitenstruktur mit Leistungs- und Steuerelektroden des Leistungshalbleiterbauelements in den Leistungshalbleiterchippositionen auf den Halbleiterwafer aufgebracht. Danach können Trenngräben von der Oberseite des Halbleiterwafers aus zwischen den Leistungshalbleiterchippositionen in einer Tiefe eingebracht werden, die mindestens der Tiefe der Ätzstoppschicht entspricht. Nach dieser Vorbereitung des Leistungshalbleiterwafers unter Einbringen einer vergrabenen Ätzstoppschicht kann nun ein chemomechanisches Polieren des Halbleiterwafers von der Rückseite aus erfolgen, so dass ein dünnpolierter Halbleiterwafer mit einer Zwischendicke d₂ entsteht, wobei d₂ > d₁ ist.

Nach dem chemomechanischen Polieren (CMP) kann nun ein Dünnätzen des dünnpolierten Halbleiterwafers von der Rückseite aus bis zur Ätzstoppschicht erfolgen, so dass ein gedünnter Halbleiterkörper aus vereinzelten Leistungshalbleiterbauelementen bzw. Leistungshalbleiterchips mit der vorgegebenen Halbleiterchipdicke von d₁ vorliegt. Mit diesem gleichmäßig gedünnten Leistungshalbleiterchip, dessen Halbleiterkörper im Wesentlichen nur die Driftstreckenstruktur sowie die Source-, Gate- und Drainstruktur aufweist, kann ein minimaler Durchlasswiderstand realisiert werden, der bisher bei vertikalen Leistungshalbleiterbauelementen nicht erreichbar ist. Ferner kann dieses Verfahren auch für laterale Leistungshalbleiterbauelemente eingesetzt werden, wobei der Vorteil darin besteht, dass die geätzte Rückseite des gedünnten Leistungshalbleiterbauelements nicht mehr mit einer Drainelektrode zu metallisieren ist, da die Drainelektrode bei lateralen Leistungshalbleiterbauelementen auf der Oberseite zusammen mit der Gate- und der Sourceelektrode angeordnet ist.

Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
1 bis 4 zeigen Prinzipskizzen eines ersten Durchführungsbeispiels des erfindungsgemäßen Verfahrens;
1 zeigt einen schematischen Querschnitt durch einen monokristallinen Siliziumwafer;
2 zeigt einen schematischen Querschnitt durch den Siliziumwafer gemäß 1 nach Einbringen einer Ätzstoppschicht mittels Ionenimplantation;
3 zeigt einen schematischen Querschnitt durch den Siliziumwafer gemäß 2 nach Dünnen des Siliziumwafers mittels chemomechanischen Polierens;
4 zeigt einen schematischen Querschnitt durch den Siliziumwafer gemäß 3 nach einem zusätzlichen Dünnen mittels Ätztechnik;
5 bis 8 zeigen Prinzipskizzen eines zweiten Durchführungsbeispiels des erfindungsgemäßen Verfahrens;
5 zeigt einen schematischen Querschnitt durch einen monokristallinen Halbleiterwafer nach Aufbringen einer Ätzstoppschicht auf seine Oberseite;
6 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 5 nach Aufbringen und Strukturieren einer Epitaxieschicht auf der Ätzstoppschicht;
7 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 6 nach Dünnen des Halbleiterwafers mittels chemomechanischen Polierens;
8 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 7 nach einem zusätzlichen Dünnen mittels Ätztechnik;
9 bis 12 zeigen Prinzipskizzen eines dritten Durchführungsbeispiels des erfindungsgemäßen Verfahrens;
9 zeigt einen schematischen Querschnitt durch einen monokristallinen Halbleiterwafer mit einer aufgebrachten Fremdstoffschicht;
10 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 9 nach Eintreiben von Fremdstoffen in den Halbleiterkörper zur Bildung einer vergrabenen Ätzstoppschicht;
11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 10 nach Dünnen des Halbleiterwafers mittels chemomechanischen Polierens;
12 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 11 nach einem zusätzlichen Dünnen mittels Ätztechnik;
13 bis 17 zeigen Prinzipskizzen eines vierten Durchführungsbeispiels des erfindungsgemäßen Verfahrens;
13 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer für Leistungshalbleiterbauelemente mit Ätzstoppschicht;
14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 13 nach Einbringen von Sägenuten;
15 zeigt eine schematische Draufsicht auf den Halbleiterwafer gemäß 14;
16 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 15 nach Dünnen des Halbleiterwafers mittels chemomechanischen Polierens von der Rückseite aus;
17 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 16 nach einem zusätzlichen Dünnen mittels Ätztechnik.
1 bis 4 zeigen Prinzipskizzen eines ersten Durchführungsbeispiels des erfindungsgemäßen Verfahrens. Komponenten mit gleichen Funktionen in den 1 bis 4 werden mit gleichen Bezugszeichen gekennzeichnet.
1 zeigt einen schematischen Querschnitt durch einen monokristallinen Siliziumwafer 21 mit einer Standarddicke d in Mikrometern zwischen 250 μm ≤ d ≤ 1000 μm. Diese Standarddicke d hängt von der flächigen Erstreckung derartiger Siliziumhalbleiterwafer 21 ab, wobei diese gegenwärtig in einem Durchmesserbereich W in Millimetern zwischen 100 mm ≤ W ≤ 300 mm liegen. Dabei weist der Siliziumwafer 21 eine polierte Oberseite 11 auf, die spiegelblank poliert ist, und eine plangeschliffene Rückseite 6 auf. Die spiegelblanke Oberseite 11 weist eine hohe Ebenheit auf, die sich beim nachfolgenden Einbringen einer Ätzstoppschicht auf die flächige Gleichförmigkeit der Ätzstoppschicht überträgt.
2 zeigt einen schematischen Querschnitt durch den Siliziumwafer 21 gemäß 1 nach Einbringen einer Ätzstoppschicht 5 mittels Ionenimplantation. Diese Ionenimplantation erfolgt von der spiegelblanken und polierten Oberseite 11 aus in Pfeilrichtung A, wobei sich je nach Ionenstrahlenergie eine Inonenimplantationsschicht 5 mit erhöhter Störstellenkonzentration unterhalb der Oberseite 11 ausbildet, die sich jedoch vollkommen parallel zur Oberseite 11 in einer Tiefe erstreckt, welche der künftigen Dicke d₁ des dünngeätzten Halbleiterwafers entspricht und vorzugsweise mit d₁ < 50 μm ist.
Die Standarddicke d des Halbleiterwafers 21 ändert sich bei diesem Prozess nicht. Es entsteht lediglich eine vergrabene Ätzstoppschicht aus erhöhter Störstellen- oder Fremdstoffkonzentration, wobei diese Störstellen durch Borionen, durch Arsenionen, und die Fremdstoffkonzentration durch Implantation von Sauerstoffionen und/oder von Germaniumionen gebildet sein können. Die darüber angeordnete Schicht aus Silizium kann zu einer monokristallinen Siliziumschicht mit niedriger Störstellendotierung ausgeheilt werden. Auch können in diese ausgeheilte monokristalline Siliziumschicht mit einer Dicke d₁ nun nach dem Ätzstoppschritt Halbleiterbauelementstrukturen eingebracht werden.
3 zeigt einen schematischen Querschnitt durch den Siliziumwafer gemäß 2 nach Dünnen des Siliziumwafers mittels chemomechanischen Polierens (CMP) auf eine Zwischendicke d₂. Diese Zwischendicke d₂ ist d₂ > d₁ und kann ein Mehrfaches der Dicke d₁ betragen. Die Zwischendicke d₂ soll so groß sein, dass der dünnpolierte Halbleiterwafer 22 weiterhin eine selbsttragende Platte bildet, die eine Rückseite 7 und eine Oberseite 11 aufweist und die durch keinerlei Stützfunktionen gestützt werden muss. Die Dicke d₁ kann als Enddicke für den Siliziumwafer erreicht werden, wobei diese Dicke d₁ einer Folienstärke entspricht und zwischen 2 μm ≤ d₁ < 50 μm liegt.
4 zeigt einen schematischen Querschnitt durch den Siliziumwafer gemäß 3 nach einem zusätzlichen Dünnen mittels Ätztechnik auf eine Dicke d₁. Dieses Dünnen kann durch unterschiedliche Techniken und Technologien erreicht werden und hängt von der Art der Ätzstoppschicht 5 ab. Mit der Ätzstoppschicht 5 wird eine neue Rückseite 8 des dünngeätzten Halbleiterwafers 23 gebildet, während die Oberseite 11 erhalten bleibt. Als Ätzlösungen haben sich alkalische Ätzlösungen auf der Basis von Kaliumlauge bewährt, jedoch sind auch saure Ätzlösungen aus verdünnter Flusssäure und verdünnter Salpetersäure oder gepufferte Ätzmischungen einsetzbar.
5 bis 8 zeigen Prinzipskizzen eines zweiten Durchführungsbeispiels des erfindungsgemäßen Verfahrens. Komponenten mit gleichen Funktionen in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
5 zeigt einen schematischen Querschnitt durch einen monokristallinen Halbleiterwafer 1 nach Aufbringen einer Ätzstoppschicht 5 auf seine Oberseite 11. Diese Ätzstoppschicht 5 ist eine Epitaxieschicht 12 mit einer erhöhten Konzentration an Fremdatomen. Diese Ätzstoppschicht 5 weist die monokristalline Halbleiterstruktur des Halbleiterkörpers 4 auf, so dass weitere Epitaxieschichten auf der Ätzstoppschicht 5 monokristallin aufwachsen können.
6 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 1 gemäß 5 nach Aufwachsen in Pfeilrichtung B einer Epitaxieschicht 13 und nach deren Strukturierung in Halbleiterbauelementstrukturen. Die dabei entstehende Oberseite 11 ist nun eine Oberseite der aufgewachsenen Epitaxieschicht 13, wobei die Dicke d₁ praktisch beliebig wählbar ist. Nach Einbringen von Halbleiterbauelementen in die Epitaxieschicht 13 kann dann ein Dünnen des Halbleiterwafers 1 von der Rückseite 6 aus erfolgen.
7 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 1 gemäß 6 nach Dünnen des Halbleiterwafers 1 mittels chemomechanischen Polierens zu einem dünnpolierten Halbleiterwafer 2. Dieser Halbleiterwafer 2 weist nun eine verminderte Zwischendicke d₂ auf, die jedoch noch ein Mehrfaches der Dicke d₁ ist, so dass der Halbleiterwafer 2 eine selbsttragende Platte bildet mit einer Unterseite 7 und einer Oberseite 11, bestehend aus einem dünnpolierten Halbleiterkörper 4 und einer Epitaxieschicht 13, sowie einer Ätzstoppschicht 5.
8 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 2 gemäß 7 nach einem zusätzlichen Dünnen mittels Ätztechnik zu einem gedünnten bzw. dünngeätzten Halbleiterwafer 3, dessen Dicke d₁ der Epitaxieschicht 13 entspricht.
9 bis 12 zeigen Prinzipskizzen eines dritten Durchführungsbeispiels des erfindungsgemäßen Verfahrens.
Dazu zeigt 9 einen schematischen Querschnitt durch einen monokristallinen Halbleiterwafer 1 mit einer Standarddicke d und einer aufgebrachten Fremdstoffschicht 24, die eine Glasschicht eines Fremdstoffes sein kann. Diese Fremdstoffschicht 24 ist nicht wie in dem vorhergehenden Verfahrensbeispiel monokristallin sondern feinkristallin oder amorph. Aus dieser Fremdstoffschicht 24 werden nun Fremdstoffe wie beispielsweise Sauerstoff oder Germanium unter Ausbildung einer vergrabenen Ätzstoppschicht in den Halbleiterkörper 4 bei erhöhter Temperatur eingetrieben.
10 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 1 gemäß 9 nach Eintreiben in Pfeilrichtung C von Fremdstoffen in den Halbleiterkörper 4 zur Bildung einer vergrabenen Ätzstoppschicht 5. Dabei ist die Eindringtiefe der Ätzstoppschicht 5 abhängig von der Temperatur und der Zeit, in der die Fremdstoffe aus der Fremdstoffschicht 24, die in 9 gezeigt wird, in den Halbleiterkörper 4 eingetrieben werden.
11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 1 gemäß 10 nach Dünnen des Halbleiterwafers 1 mittels chemomechanischen Polierens auf eine Zwischendicke d₂ von der Rückseite 6 aus bis zum Erreichen einer Rückseite 7, die in 11 gezeigt wird. Dabei entsteht ein dünnpolierter Halbleiterwafer 2, dessen Zwischendicke d₂ zwar größer als die Enddicke d₁ ist, jedoch deutlich geringer als die Standarddicke d, wie sie in den 9 und 10 zu sehen ist.
12 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 2 gemäß 11 nach einem zusätzlichen Dünnen mittels Ätztechnik zu einem geätzten Halbleiterwafer 3, der die Enddicke d₁ aufweist, die nur wenige Mikrometer beträgt und eine eben geätzte Rückseite 8 aufgrund der präzisen Lokalisierung der Ätzstoffschicht besitzt.
13 bis 17 zeigen Prinzipskizzen eines vierten Durchführungsbeispiels des erfindungsgemäßen Verfahrens.
13 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer 31 mit einer Standarddicke d für Leistungshalbleiterbauelemente 14, welche eine Dicke d₁ aufweisen. Die Leistungshalbleiterbauelemente 14 sind in Halbleiterchippositionen 17 angeordnet und von Trennspuren 10 auf der Oberseite 11 des Halbleiterwafers 31 begrenzt.
Die Leistungshalbleiterbauelemente 14 sind in einer schwachdotierten Epitaxieschicht 13 angeordnet, die in Driftstrecken mit Ladungskompensationszonen und Driftzonen strukturiert ist und die in der Nähe der Oberseite 11 Source- und Gatestrukturen aufweisen, welche mit großflächigen Leistungselektroden 19 und kleinflächigen Steuerelektroden 20 auf der Oberseite 11 des Halbleiterwafers 31 in jeder der Leistungshalbleiterchippositionen 17 angeordnet sind. Die Driftstrecke dieser Leistungshalbleiterbauelemente 14 geht auf der Unterseite der Bauelemente in eine Drainzone über, welche die gesamte Rückseite der Leistungshalbleiterbauelemente 14 einnimmt. Im Bereich dieser Drainzone ist in dem Halbleiterkörper 4 eine epitaxiale Ätzstoppschicht 18 angeordnet, die vor dem Aufbringen der schwach dotierten Epitaxieschicht 13, welche die Leistungshalbleiterbauelementstrukturen 14 aufweist auf den Halbleiterkörper 4 aufgebracht wurde.
Das erfindungsgemäße Verfahren zum Dünnen von Halbleiterwafern ist von besonderem Vorteil bei derartigen Leistungshalbleiterbauelementen 14 einsetzbar, da es möglich ist, nach der Strukturierung der Leistungshalbleiterbauelemente 14 in den Leistungshalbleiterbauelementchippositionen 17 den gesamten Halbleiterkörper 4 bis auf die strukturierte Epitaxieschicht 13 und damit bis zu einem möglichen Drainanschluss zu entfernen, indem bis zu der epitaxialen Ätzstoppschicht 18 der gesamte Halbleiterkörper 4, der den Einschaltwiderstand nachteilig erhöht, zunächst wegpoliert und anschließend weggeätzt wird.
14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 31 gemäß 13 nach Einbringen von Sägenuten als Trenngräben 9 von der Oberseite 11 des Halbleiterwafers aus in die Epitaxieschicht 13. Dabei wird die Tiefe d_t der Trenngräben 9 derart dimensioniert, dass die Ätzstoppschicht 5 auch durchtrennt wird.
15 zeigt eine schematische Draufsicht auf den Halbleiterwafer 31 gemäß 14. Mit dieser Draufsicht wird gezeigt, dass die Leistungshalbleiterbauelemente 14 als Leistungshalbleiterchippositionen 17 in Zeilen 15 und Spalten 16 auf dem Halbleiterwafer 31 angeordnet sind und durch die in 14 gezeigten Trenngräben 9 voneinander getrennt sind, ohne den Halbleiterwafer 31 zu zerteilen. In jeder der Leistungshalbleiterbauelementpositionen 17 ist eine großflächige Leistungselektrode 19 für den Sourceanschluss S angeordnet und eine kleinflächige Elektrode 20 für einen Gateanschluss G vorhanden.
16 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 15 nach Dünnen des Halbleiterwafers 31 mittels chemomechanischen Polierens auf eine Zwischendicke d₂ zu einem dünnpolierten Halbleiterwafer 32. Die Zwischendicke d₂ des dünnpolierten Halbleiterwafers 32 kann ein Mehrfaches der Enddicke d₁ aufweisen, um zu gewährleisten, dass der dünnpolierte Halbleiterwafer 2 noch eine selbsttragende zusammenhängende Platte trotz Trenngräben 9 bildet. Erst bei einem weiteren Dünnungsschritt, der in seinen Toleranzen deutlich genauer ist als das chemomechanische Polieren, wird dann der Halbleiterwafer 32 in einzelne Leistungshalbleiterbauelemente 14 zerteilt, wobei die Toleranz durch die Toleranz und Genauigkeit der Ätzstoppschicht 5 in Form eines epitaxialen Ätzstopps 18 definiert wird.
17 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 32 gemäß 16 nach einem zusätzlichen Dünnen mittels Ätztechnik zu einem dünngeätzten Halbleiterwafer 33 mit einer Enddicke d₁ der Leistungshalbleiterbauelemente 14, wobei nach dem Dünnätzen die Rückseite 8 der Leistungshalbleiterbauelemente 14 mit einem Drainanschluss D ver sehen wird, der unmittelbar auf das Ätzstoppmaterial aufgebracht werden kann, zumal die Störstellenkonzentration der nun freigelegten epitaxialen Ätzstoppschicht 18 derart hoch ist, dass vernachlässigbare Kontaktübergangswiderstände bei der Metallisierung des Drainanschlusses D auftreten.

1: Halbleiterwafer
2: dünnpolierter Halbleiterwafer
3: gedünnter bzw. dünngeätzter Halbleiterwafer
4: Halbleiterkörper
5: Ätzstoppschicht
6: Rückseite des Halbleiterwafers
7: Rückseite des dünnpolierten Halbleiterwafers
8: Rückseite des dünngeätzten Halbleiterwafers
9: Trenngraben
10: Trennspur
11: Oberseite
12: Epitaxieschicht als Ätzstoppschicht (hochdotiert)
13: schwachdotierte Epitaxieschicht
14: Leistungshalbleiterbauelement
15: Zeile
16: Spalte
17: Leistungshalbleiterchipposition
18: epitaxiale Ätzstoppschicht
19: Leistungselektroden
20: Steuerelektrode
21: Siliziumwafer
22: dünnpolierter Siliziumwafer
23: dünngeätzter Siliziumwafer
24: Fremdstoffschicht
31: Halbleiterwafer (Standarddicke für Leistungshalbleiterbauelement)
32: dünnpolierter Halbleiterwafer für Leistungshalbleiterbauelement
33: dünngeätzter Halbleiterwafer für Leistungshalbleiterbauelement
A: Pfeilrichtung
B: Pfeilrichtung
C: Pfeilrichtung
d: Standarddicke (250 μm bis 1000 μm)
d₁: Dicke des dünngeätzten Halbleiterwafers (D₁ < 50 μm)
d₂: Dicke des dünnpolierten Halbleiterwafers (D₂ ≥ 50 μm)
d_t: Tiefe der Trenngräben
D: Drain
S: Source
G: Gate
W: Durchmesserbereich eines Standartwafers

Claims

Verfahren zum Dünnen von Halbleiterwafern (1), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen eines Halbleiterwafers (1) in Standarddicke d aus einem monokristallinen Halbleiterkörper; – Einbringen einer vergrabenen Ätzstoppschicht (5) in den Halbleiterkörper (4) in einer Tiefe, die einer vorgegebenen Halbleiterwaferdicke d₁ < 50 μm entspricht; – chemomechanisches Polieren des Halbleiterwafers (1) von der Rückseite (6) aus zu einem dünnpolierten Halbleiterwafer (2) mit einer Zwischendicke d₂, wobei d₂ > d₁ ist; – Dünnätzen des dünnpolierten Halbleiterwafers (2) von der Rückseite (7) aus bis zur Ätzstoppschicht (5), bis ein gedünnter Halbleiterwafer (3) mit einer vorgegebenen Halbleiterwaferdicke d₁ < 50 μm vorliegt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass beim Dünnätzen des dünnpolierten Halbleiterwafers (2) von der Rückseite (7) aus bis zur Ätzstoppschicht (5) ein gedünnter Halbleiterwafer (3) mit einer Dickentoleranz von d₁ < 50 ±2 μm erreicht wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine vergrabene Ätzstoppschicht (5) in den Halbleiterkörper (4) vorzugsweise in einer Tiefe, die einer vorgegebenen Halbleiterwaferdicke d₁ < 20 μm entspricht, ein gebracht und beim Dünnätzen des dünnpolierten Halbleiterwafers (2) von der Rückseite (7) aus bis zur Ätzstoppschicht (5) ein gedünnter Halbleiterwafer (3) mit einer Dickentoleranz von d₁ < 20 ±1 μm erreicht wird.
Verfahren nach Anspruch 1 dadurch gekennzeichnet, dass eine vergrabenen Ätzstoppschicht (5) in den Halbleiterkörper (4), vorzugsweise in einer Tiefe, die einer vorgegebenen Halbleiterwaferdicke d₁ ≤ 10 μm entspricht, eingebracht und beim Dünnätzen des dünnpolierten Halbleiterwafers (2) von der Rückseite (7) aus bis zur Ätzstoppschicht (4) ein gedünnter Halbleiterwafer (3) mit einer Dickentoleranz von d₁ ≤ 10 ±0,5 μm erreicht wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass vor dem chemomechanischen Polieren Trenngräben (9) entlang von Trennspuren (10) in die Halbleiteroberseite (11) eingebracht werden, welche die Ätzstoppschicht (5) auftrennen.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Einbringen einer Ätzstoppschicht (5) vor oder nach dem Einbringen von Bauelementstrukturen erfolgt.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass für die Ätzstoppschicht (5) eine Fremdstoffkonzentration N von N ≥ 10¹⁹ cm^–3 in das Kristallgitter des Halbleiterwafers (1) eingebracht wird.
Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass zum Einbringen der vergrabenen Ätzstoppschicht (5) Dotierstoffatome eines Leitungstyps eingebracht werden, der komplementär zum Leitungstyp des übrigen Halbleitermaterials ist.
Verfahren nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass zum Einbringen der vergrabenen Ätzstoppschicht (5) Borionen in das Kristallgitter des Halbleiterwafers (1) implantiert werden.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass zum Einbringen der vergrabenen Ätzstoppschicht (5) Arsenionen in das Kristallgitter des Halbleiterwafers (10) implantiert werden.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass zum Einbringen der vergrabenen Ätzstoppschicht (5) die Oberseite (11) des Halbleiterkörpers (4) mit Fremdstoffatomen belegt wird, die anschließend in den Kristall eindiffundiert werden.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass zum Einbringen der vergrabenen Ätzstoppschicht (5) Sauerstoffionen in das Kristallgitter des Halbleiterwafers implantiert werden.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Einbringen einer vergrabenen Ätzstoppschicht (5) auf dem Halbleiterwafer (1) zunächst eine hochdotierte Epitaxieschicht (12) als Ätzstoppschicht (5) und anschließend eine schwachdotierten Epitaxieschicht (13) aufgewachsen wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Einbringen einer vergrabenen Ätzstoppschicht (5) auf einem Siliziumwafer zunächst eine Silizium/Germanium-Epitaxieschicht aus Si_xGe_y mit x > y als Ätzstoppschicht (5) und anschließend eine schwachdotierte Siliziumepitaxieschicht (13) aufgewachsen wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Einbringen einer vergrabenen Ätzstoppschicht (5) auf dem Halbleiterwafer (1) zunächst eine Hilfsschicht aus Siliziumoxid- und/oder Siliziumnitridkeimen als Ätzstoppmarken (5) aufgebracht wird, die beim anschließenden Epitaxiewachstum einer schwachdotierten Siliziumepitaxieschicht (13) monokristallin überwachsen werden.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Dünnätzen des dünnpolierten Halbleiterwafers (2) von der Rückseite (7) aus bis zur Ätzstoppschicht (5) ein nasschemisches Ätzverfahren eingesetzt wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Dünnätzen des dünnpolierten Halbleiterwafers (2) von der Rückseite (7) aus bis zur Ätzstoppschicht (5) eine alkalische Ätzlösung eingesetzt wird.
Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass zum Dünnätzen des dünnpolierten Halbleiterwafers (2) von der Rückseite (7) aus bis zur Ätzstoppschicht (5) ein elektrochemisches Ätzverfahren eingesetzt wird.
Verfahren zur Herstellung von Leistungshalbleiterbauelementen (14) mit einer Driftstrecke unter Einsatz eines Verfahrens gemäß einem der vorhergehenden Ansprüche, wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen eines Halbleiterwafers (1) in Standarddicke aus einem monokristallinen Halbleiterkörper (4) mit in Zeilen (15) und Spalten (16) angeordneten Leistungshalbleiterchippositionen (17); – epitaxiales Aufbringen einer Ätzstoppschicht (18) auf den Halbleiterkörper (4); – epitaxiales Aufwachsen von mindestens einer Epitaxieschicht zur Ausbildung einer Driftstrecke für die Leistungshalbleiterbauelemente (14) in einer Dicke d₁; – Aufbringen einer Oberseitenstruktur mit Leistungs- (19) und Steuerelektroden (20) des Leistungshalbleiterbauelements (14) in den Leistungshalbleiterchippositionen (17); – Einbringen von Trenngräben (9) von der Oberseite (14) des Halbleiterwafers (1) aus zwischen den Leistungshalbleiterchippositionen (17) in einer Tiefe, die mindestens der Tiefe der Ätzstoppschicht (5) entspricht; – chemomechanisches Polieren des Halbleiterwafers (1) von der Rückseite (6) aus zu einem dünnpolierten Halbleiterwafer (2) mit einer Zwischendicke d₂, wobei d₂ > d₁ ist; – Dünnätzen des dünnpolierten Halbleiterwafers (2) von der Rückseite (7) aus bis zur Ätzstoppschicht (5), bis ein gedünnter Halbleiterkörper (4) aus vereinzelten Leistungshalbleiterbauelementen (14) mit der vorgegebenen Halbleiterchipdicke von d₁ vorliegt.