DE4411409A1 - Verfahren zum Rückseiten-Dünnen von strukturierten Wafern - Google Patents

Verfahren zum Rückseiten-Dünnen von strukturierten Wafern

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Description

Die Erfindung betrifft ein Verfahren zum Rückseiten-Dünnen von strukturierten Wafern durch flächigen Materialabtrag mittels eines Schleifverfahrens und eines Ätzverfahrens, wobei durch das Ätzverfahren Oberflächenschädigungen des Wafers in definierten oberflächlichen Schichten abgetragen werden, so daß Schädigungen und Waferdurchbiegungen beseitigt werden.
Nach der in einer Vielzahl von Verfahrensschritten herge­ stellten Vorderseitenstrukturierung auf einer Halbleiter­ scheibe, dem Wafer, wird dessen Materialstärke aufgrund der heutigen Aufforderungen für seine weitere Verwendung redu­ ziert. Dies geschieht, indem die Waferrückseite abgeschliffen bzw. abgeätzt wird. Neben den Anforderungen an die Waferdicke hinsichtlich des zukünftigen Einsatzes eines aus dem Wafer vereinzelten Chips existieren weitere Anforderungen, aufgrund derer ein Wafer ohnehin rückseitig abgetragen werden muß. Hierbei sind die elektrische Leitfähigkeit der Rückseite, die Entfernung von Störschichten, der thermische Durchgangswider­ stand des Kristalles, eine erforderliche spezielle Oberfläche für nachfolgende Verfahren, beispielsweise das Löten, und die mechanische Beschaffenheit des Wafers, vor allem hinsichtlich des folgenden Vereinzelungsvorganges, zu nennen.
Die Verringerung der Waferdicke kann auf verschiedene Art und Weise vorgenommen werden. Gängige Verfahren sind das Läpp- Verfahren, Ätz-Verfahren oder Schleif-Verfahren. Ein Läpp- Verfahren arbeitet beispielsweise mit einem Läpp-Mittel, wie Siliziumkarbit, Aluminiumoxid oder Siliziumdioxid. In einem Ätzverfahren kann beispielsweise eine Ätzlösung aus einem Gemisch von Flußsäure und Salpetersäure verwendet werden. Wesentlich ist, daß bei derartigen Verfahren die Vorderseite in keiner Weise mechanisch oder chemisch beschädigt werden darf. Daher werden Lackabdeckungen aufgebracht oder Folien auflaminiert.
Bei den Schleifverfahren werden die Wafer in einer Vorrich­ tung aufgespannt bzw. angesaugt. Nach dem Schleifvorgang wird mit Preßluft durchgeblasen und mit Wasser unter hohem Druck bei gleichzeitiger Bürstenreinigung gespült. In üblichen Schleifverfahren werden die auf einem Träger angesaugten Wafer unter rotierenden Schleifringen hindurchbewegt, wobei beispielsweise ein abgestufter Grob-,Mittel- und Feinschliff mit einer Endrauhigkeit von beispielsweise 0,5 µm innerhalb einer Dickentoleranz von ± 5 µm erreicht werden kann. Zusätzlich kann der Träger mit dem Wafer rotieren.
Man unterscheidet im wesentlichen zwischen dem Querseiten- Planschleifen, dem Längsseiten-Planschleifen und dem Rota­ tionsschleifen. Beim Querseiten-Planschleifen wird ein rotie­ render Schleifring über der Rückseite des Wafers positioniert und wird anschließend mit einem definierten Vorschub auf den Wafer gedrückt. Weitere Relativgeschwindigkeiten sind mög­ lich. Die wirksame Schleiffläche enthält Diamantkörner als Schleifmittel. Beim Längsseiten-Planschleifen wird ein rotie­ render Schleifring in die zu schleifende Oberfläche seitwärts eingetaucht, wobei der Schleifbelag die gesamte zu schlei­ fende Fläche überstreicht.
Die nach dem Schleifen vorhandene Schleifriefen, die durch die Diamantscheiben in das Halbleitermaterial des Wafers eingebracht worden sind, bewirken eine entsprechende Oberflä­ chenrauhigkeit. Dabei sind die Kristallgitter zum Teil stark zerstört, so daß eine Polysiliziumschicht vorliegt. Die Verteilung der Risse ist statistisch. Tiefere Risse, wie einzelne Haarrisse, Versetzungen und Punktdefektagglomeratio­ nen treten ebenfalls auf. Unterhalb der oberflächlichen Risse liegen Gitterverspannungen vor, die ebenfalls durch den Schleifprozeß verursacht wurden. Somit können insgesamt vier verschiedene Schädigungsbereiche vorliegen, die untereinander keine scharfe Abgrenzung aufweisen. Der gesamte Bereich wird als Damage-Bereich bezeichnet. Die zuoberst liegende polykri­ stalline Schicht weist in der Regel eine Stärke von ca. 1 bis 2 µm auf. Wird diese Schicht im Anschluß an das Rückseiten­ dünnverfahren ätztechnisch abgetragen, so sind in der Regel die internen Spannungen soweit abgebaut, daß Waferverbiegun­ gen zum größten Teil wieder eleminiert sind. Bei dem genann­ ten Ätzabtrag der Polysiliziumschicht wird ein Teil der unter der polykristallinen Schicht vorhandenen Rißzone mit abgetra­ gen.
Zur wirtschaftlichen Rückseitenabtragung von vorderseitig strukturierten Wafern (Siliziumwafern) werden fast aus­ schließlich Schleifprozesse verwendet. Die Ausdehnung der Damage-Zone ist abhängig von den Prozeßparametern. Dies sind beispielsweise die Andruckkraft, die Schleiftemperatur, der Zustand des Schleifwerkzeuges und auch der Bindungswerkstoff, der die Diamantkörner enthält. Die nicht zu vermeidende Damage-Zone führt zu einer mehr oder weniger großen Durchbie­ gung des Wafers, zu erhöhtem Ausschuß beim anschließenden Trennschleifen, also dem Vereinzeln der auf einem Wafer vorhandenen Chips, sowie zu geringer thermischer und mechani­ scher Belastbarkeit der Chips.
Als Gegenmaßnahme kann anschließend - wie bereits beschrieben - ein chemischer Abtrag nachgeschaltet werden. Neben der Besei­ tigung der Durchbiegung kann gleichzeitig die Rückseitenrau­ higkeit verringert werden.
Nachteile der bisher beschriebenen Verfahrensweise sind die Mehrstufigkeit des Prozesses, und der damit verbundene hohe Zeitaufwand. Es sind in der Regel mehrere Anlagen erforder­ lich. Dies führt zu einer großen Durchlaufzeit und zu einem großen Chemikalienverbrauch.
Der Erfindung liegt die Aufgabe zugrunde, eine wesentliche Vereinfachung der bisherigen Verfahrensweise bei gleichzeiti­ ger Reduzierung der notwendigen Chemikalienmenge zu erzielen.
Die Lösung dieser Aufgabe geschieht durch den Gegenstand des Anspruches 1.
Der Erfindung liegt die Erkenntnis zugrunde, daß anstelle von sauren Ätzmedien auf der Basis von Fluß-, Phosphor- oder Salpetersäure, die überwiegend isotrop ätzen, auch alkalische Medien einsetzbar sind. Mit diesen sind überwiegend an isotrope Abtragsformen erzielbar. Auch mit alkalischen Ätzme­ dien sind die durch Schleifverfahren erzeugten Wafer-Durch­ biegungen wesentlich reduzierbar. Der Einsatz der gleichzei­ tigen chemischen und mechanischen Behandlung in einer Anlage bedeutet, daß der Einsatz des basischen Ätzmediums während des Schleifprozesses oder während des in der gleichen Anlage erfolgenden Reinigungsprozesses erfolgt. Im ersten Fall wird die Konzentration des zugeführten basischen Ätzmediums mög­ lichst gering gehalten, und die Prozeßtemperatur des Schleif­ verfahrens genutzt. Im zweiten Fall kann die Schleifdauer von beispielsweise 2 Minuten als Taktzeit angesetzt werden, wobei für den nachfolgenden Reinigungsprozeß die gleiche Zeit zur Verfügung steht. Die vorhandene Anlage wird dabei in der Reinigungsstufe mit einem basischen Reinigungsmittel be­ schickt. Dies erfordert in der Regel eine geringfügige Umrü­ stung vorhandener Anlagen. Die Wafer würden somit in der Reinigungsstufe zunächst geätzt und dann endgültig gespült werden. Das verwendete destillierte Wasser weist einen erhöh­ ten pH-Wert auf.
Für bestimmte Anwendungsfälle in der Halbleitertechnik und der Mikroelektronik ist die Anwesenheit von Alkaliionen nicht schädlich, so daß alkalihaltige Lösungen als Ätzmedium ein­ setzbar sind. Ist jedoch die Anwesenheit von Alkaliionen schädlich für die zu bearbeitenden Wafer bzw. Halbleiter­ schichten, so müssen notwendigerweise alkalifreie Lösungen als Ätzmedium eingesetzt werden.

Claims (2)

1. Verfahren zum Rückseiten-Dünnen von strukturierten Wafern, mit:
flächigem Materialabtrag in einem Schleifverfahren bei gleichzeitiger Flüssigkeitskühlung und Reinigung der Wafer in der gleichen Anlage, und
flächiger Abtragung vorgegebener Oberflächenschichten in einem Ätzverfahren zur zumindest teilweisen Beseitigung von Waferdurchbiegungen und Oberflächenschädigungen,
wobei beide Verfahren gleichzeitig ablaufen, indem der pH- Wert der Kühlflüssigkeit oder der Reinigungsflüssigkeit oder beider Flüssigkeiten im basischen Bereich liegt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur pH- Werterhöhung und/oder alkalihalte alkalifreie Lösungen ver­ wendet werden.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2830122A1 (fr) * 2001-09-27 2003-03-28 St Microelectronics Sa Procede d'amincissement d'une plaquette de silicium
DE102006031407A1 (de) * 2006-07-05 2007-08-30 Infineon Technologies Ag Verfahren zum Dünnen von Halbleiterwafern
US7923350B2 (en) 2008-09-09 2011-04-12 Infineon Technologies Ag Method of manufacturing a semiconductor device including etching to etch stop regions
US7932180B2 (en) 2008-07-07 2011-04-26 Infineon Technologies Ag Manufacturing a semiconductor device via etching a semiconductor chip to a first layer

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10131666A1 (de) * 2001-06-29 2003-01-16 Infineon Technologies Ag Verfahren zur Einstellung der Funktionalität und zum Abgleich integrierter Halbleiterschaltungen

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4867757A (en) * 1988-09-09 1989-09-19 Nalco Chemical Company Lapping slurry compositions with improved lap rate
US4946716A (en) * 1985-05-31 1990-08-07 Tektronix, Inc. Method of thinning a silicon wafer using a reinforcing material
JPH05226308A (ja) * 1992-02-18 1993-09-03 Sony Corp 半導体ウエハの裏面処理方法及びその装置
US5268065A (en) * 1992-12-21 1993-12-07 Motorola, Inc. Method for thinning a semiconductor wafer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4946716A (en) * 1985-05-31 1990-08-07 Tektronix, Inc. Method of thinning a silicon wafer using a reinforcing material
US4867757A (en) * 1988-09-09 1989-09-19 Nalco Chemical Company Lapping slurry compositions with improved lap rate
JPH05226308A (ja) * 1992-02-18 1993-09-03 Sony Corp 半導体ウエハの裏面処理方法及びその装置
US5268065A (en) * 1992-12-21 1993-12-07 Motorola, Inc. Method for thinning a semiconductor wafer

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
ABE, T. et.al.: Dislocation-Free Silicon on Sapphive by Wafer Bonding. In: Jpn.J.Appl.Phys., Vol. 33, Part 1, No. 1B, Jan. 1994, pp. 514-518 *
MEERAKKER,J.E.A.M. van den, et al.: A Mechanistic Study of Silicon Etching in NH¶3¶/H¶2¶O¶2¶ Cleaning Solutions. In: J.Electrochem.Soc., Vol. 137, No. 4, April 1990, pp. 1239-1243 *
NISHIGUCHI, M. et.al.: Mass Production Back- Grinding/Wafer-Thinning Technology for GaAs Devices. In: IEEE Transactions on Components, Hybrids, and Manufactoring Technology, Vol. 13, No. 3, Sept. 1990, pp. 528-533 *
NISHIGUCHI, M. et.al.: Mechanical Thinning of InP Wafer by Grinding. In: J.Electrochem.Soc., Vol. 138, No. 6, June 1991, pp. 1826-1831 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2830122A1 (fr) * 2001-09-27 2003-03-28 St Microelectronics Sa Procede d'amincissement d'une plaquette de silicium
WO2003028077A1 (fr) * 2001-09-27 2003-04-03 Stmicroelectronics Sa Procede d'amincissement d'une plaquette de silicium
DE102006031407A1 (de) * 2006-07-05 2007-08-30 Infineon Technologies Ag Verfahren zum Dünnen von Halbleiterwafern
US7932180B2 (en) 2008-07-07 2011-04-26 Infineon Technologies Ag Manufacturing a semiconductor device via etching a semiconductor chip to a first layer
US7923350B2 (en) 2008-09-09 2011-04-12 Infineon Technologies Ag Method of manufacturing a semiconductor device including etching to etch stop regions

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