JPS62139356A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62139356A JPS62139356A JP28061885A JP28061885A JPS62139356A JP S62139356 A JPS62139356 A JP S62139356A JP 28061885 A JP28061885 A JP 28061885A JP 28061885 A JP28061885 A JP 28061885A JP S62139356 A JPS62139356 A JP S62139356A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置、特にバイポーラトランジスタお
よびその集積回路の構造に関するものである。
よびその集積回路の構造に関するものである。
（従来の辣術）
従来、例えばｐ型シリコン基板上に素子活性領域をなす
べき領域に高濃度のｎ型埋込み不純物層をイオン注入法
などによって設けたコレクタ領域とし、その上にｎ型の
低濃度層をエピタキシャル成長した後ｐ型ベース拡散領
域とその中に高濃度ｎ型エミッタ領域を設けてｎｐｎ型
バイポーラトランジスタを構成していた（例えばアイ・
イー・イー・イー、ジャーナル・オブ・ソリード・ステ
ート・サーキット（ＩＥＥＥ、Ｊ、５ｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、５Ｃ−１６，Ｎｏ、
５．ｐｐ、４２４−４２９．１９８１））。
べき領域に高濃度のｎ型埋込み不純物層をイオン注入法
などによって設けたコレクタ領域とし、その上にｎ型の
低濃度層をエピタキシャル成長した後ｐ型ベース拡散領
域とその中に高濃度ｎ型エミッタ領域を設けてｎｐｎ型
バイポーラトランジスタを構成していた（例えばアイ・
イー・イー・イー、ジャーナル・オブ・ソリード・ステ
ート・サーキット（ＩＥＥＥ、Ｊ、５ｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、５Ｃ−１６，Ｎｏ、
５．ｐｐ、４２４−４２９．１９８１））。
（発明が解決しようとする問題点）
第２図は従来のｎｐｎ型バイポーラトランジスタの模式
的な断面構造を示したもので、１０１はｐ型シリコン基
板、１０２は高濃度ｎ型埋込み不純物層、１０３はｎ型
エピタキシャル成長層、１０４はｐ型チャネルストッパ
ー領域、１０５はフィールド酸化膜、１０６はベース領
域、１０７はエミッタ領域、１０８はコレクタコンタク
ト領域、１０９は層間絶縁膜、１１０はそれぞれの金属
配線電極という構成が多用されている。
的な断面構造を示したもので、１０１はｐ型シリコン基
板、１０２は高濃度ｎ型埋込み不純物層、１０３はｎ型
エピタキシャル成長層、１０４はｐ型チャネルストッパ
ー領域、１０５はフィールド酸化膜、１０６はベース領
域、１０７はエミッタ領域、１０８はコレクタコンタク
ト領域、１０９は層間絶縁膜、１１０はそれぞれの金属
配線電極という構成が多用されている。
このように従来のバイポーラトランジスタは半導体層表
面にエミッタ・ベース・コレクタ領域がこの順に配され
ていた。そしてそれぞれの領域から配線用電極が取出さ
れているため、トランジスタの単位寸法を小さくするこ
とが困難であったり、それぞれの配線が交叉しないよう
に配線領域に余裕を設ける必要があるなど、素子の高集
積化への妨げとなっていた。
面にエミッタ・ベース・コレクタ領域がこの順に配され
ていた。そしてそれぞれの領域から配線用電極が取出さ
れているため、トランジスタの単位寸法を小さくするこ
とが困難であったり、それぞれの配線が交叉しないよう
に配線領域に余裕を設ける必要があるなど、素子の高集
積化への妨げとなっていた。
本発明の目的はこれらの問題点を解決する新しいバイポ
ーラトランジスタあるいは集積回路の構造を提供するこ
とにある。
ーラトランジスタあるいは集積回路の構造を提供するこ
とにある。
（問題点を解決するための手段）
本発明は、絶縁体素子分離領域によって囲まれた半導体
層の中にエミッタ・ベース・コレクタ領域が形成され、
コレクタ領域側又はエミッタ領域側で半導体層が支持基
板上に絶縁体層を介して形成されており、前記半導体層
と前記絶縁体層の間の半導体面にコレクタ用不純物拡散
領域を設けたバイポーラトランジスタにおいて、前記半
導体面に層間絶縁膜の開口部を形成してコレクタ電極配
線を設け、前記絶縁体層と支持基板とが絶縁性接着層に
よって接着していることを特徴とするバイポーラトラン
ジスタである。
層の中にエミッタ・ベース・コレクタ領域が形成され、
コレクタ領域側又はエミッタ領域側で半導体層が支持基
板上に絶縁体層を介して形成されており、前記半導体層
と前記絶縁体層の間の半導体面にコレクタ用不純物拡散
領域を設けたバイポーラトランジスタにおいて、前記半
導体面に層間絶縁膜の開口部を形成してコレクタ電極配
線を設け、前記絶縁体層と支持基板とが絶縁性接着層に
よって接着していることを特徴とするバイポーラトラン
ジスタである。
（作用）
このバイポーラトランジスタの構造はコレクタ用不純物
拡散領域上にコレクタの電極配線を設けているので、半
導体表面上にコレクタ不純物拡散領域を形成しなくても
よく、トランジスタの単位寸法はベースとエミッタ領域
のそれぞれの寸法の和にまで縮小することができる。
拡散領域上にコレクタの電極配線を設けているので、半
導体表面上にコレクタ不純物拡散領域を形成しなくても
よく、トランジスタの単位寸法はベースとエミッタ領域
のそれぞれの寸法の和にまで縮小することができる。
本発明を用いるとコレクタ電極をベースやエミッタ領域
の反対側に形成することによってトランジスタの単位寸
法は著しく縮小される効果を有する。、加えてコレクタ
電極の配線はベースやエミッタの配線と層を別にして形
成しているため、配線に要する面積を非常に低減できる
。これらの相乗効果によってバイポーラ集積回路のチッ
プ面積の減少あるいは素子の高密度化に著しい特長を発
揮する。
の反対側に形成することによってトランジスタの単位寸
法は著しく縮小される効果を有する。、加えてコレクタ
電極の配線はベースやエミッタの配線と層を別にして形
成しているため、配線に要する面積を非常に低減できる
。これらの相乗効果によってバイポーラ集積回路のチッ
プ面積の減少あるいは素子の高密度化に著しい特長を発
揮する。
（実施例）
第１図は本発明構造の一例を示した模式的断面図で、従
来構造を示した第２図と対比させている。第１図におい
て１は高濃度のｎ型埋込み不純−物理、・２はエピタキ
シャル層、３はフィールド絶縁膜、４はベース領域、５
はエミッタ領域、６はコレクタコンタクト領域、７およ
び９は層間絶縁膜、８は半導体層表面に形成した電極配
線、１０はコレクタ用電極配線、１１は保護膜、１２は
接着層、１３は支持基板をそれぞれ示す。
来構造を示した第２図と対比させている。第１図におい
て１は高濃度のｎ型埋込み不純−物理、・２はエピタキ
シャル層、３はフィールド絶縁膜、４はベース領域、５
はエミッタ領域、６はコレクタコンタクト領域、７およ
び９は層間絶縁膜、８は半導体層表面に形成した電極配
線、１０はコレクタ用電極配線、１１は保護膜、１２は
接着層、１３は支持基板をそれぞれ示す。
以下、図示によって本発明の実施例について述べる。第
３図はｎｐｎバイポーラトランジスタの製造工程を示す
概略断面図である。１００ｃｍ程度の比抵抗を有するｐ
型シリコン基板２０１上に椀素を全面にイオン注入する
ことによってｎ型高濃度不純物層。
３図はｎｐｎバイポーラトランジスタの製造工程を示す
概略断面図である。１００ｃｍ程度の比抵抗を有するｐ
型シリコン基板２０１上に椀素を全面にイオン注入する
ことによってｎ型高濃度不純物層。
２０２を形成する。続いて気相成長法によって約ｌｐｍ
厚さのエピタキシャル層２０３を成長し、その後選択酸
化法（ＬＯＣＯ８法）によって素子分離のためのｌｐｍ
厚のフィールド絶縁膜２０４を形成する。続いてイオン
注入と熱処理によってｐ型ベース拡散領域２０５と高濃
度ｐ型ベースコンタクト領域２０６を形成した後、ｎ型
不純物を含む多結晶シリコンをＣＶＤ法によって堆積し
、写真蝕刻技術によってエミッタ領域以外の多結晶シリ
コンを除去する。適切な熱処理を施すとｎ型エミッタ拡
散領域２０７とエミッタコンタクト領域２０８を形成す
る。次に層間絶縁膜２０９、例えばシリコン酸化膜をＣ
ＶＤ法で堆積し、それぞれのコンタクト穴を設けた後ア
ルミニウムをスパッタ蒸着し、配線パターンを写真蝕刻
技術を用いて形成する。このようにしてベースおよびエ
ミッタの電極配線２１０が得られ、第３図（ａ）の構造
が形成される。保護膜２１１、例えばシリコン酸化膜を
低温ＣＶＤ法で堆積した後、エポキシ系高分子街脂など
の接着層２１２をスピン塗布し、ガラス板などの他の支
持基板２１３をそれにはり合わせる。このようにして第
３図（ｂ）が得られる。次にシリコン基板２０１を裏面
からメカツボリジング法を用いてフィールド絶縁膜２０
４の底部が露出するまで除去する。例えば、砥粒として
コロイダルシリカ、化学液として有機アミンを用いると
フィールド絶縁膜２０４をストッパーとしてシリコン層
を研磨することができ薄くて平坦平滑なシリコン表面が
得られる。続いて研磨されたシリコン表面層上に層間絶
縁膜２０９のシリコン酸化膜を光ＣＶＤあるいはＥＣＲ
プラズマＣＶＤなどの低温ＣＶＤ法によって堆積する。
厚さのエピタキシャル層２０３を成長し、その後選択酸
化法（ＬＯＣＯ８法）によって素子分離のためのｌｐｍ
厚のフィールド絶縁膜２０４を形成する。続いてイオン
注入と熱処理によってｐ型ベース拡散領域２０５と高濃
度ｐ型ベースコンタクト領域２０６を形成した後、ｎ型
不純物を含む多結晶シリコンをＣＶＤ法によって堆積し
、写真蝕刻技術によってエミッタ領域以外の多結晶シリ
コンを除去する。適切な熱処理を施すとｎ型エミッタ拡
散領域２０７とエミッタコンタクト領域２０８を形成す
る。次に層間絶縁膜２０９、例えばシリコン酸化膜をＣ
ＶＤ法で堆積し、それぞれのコンタクト穴を設けた後ア
ルミニウムをスパッタ蒸着し、配線パターンを写真蝕刻
技術を用いて形成する。このようにしてベースおよびエ
ミッタの電極配線２１０が得られ、第３図（ａ）の構造
が形成される。保護膜２１１、例えばシリコン酸化膜を
低温ＣＶＤ法で堆積した後、エポキシ系高分子街脂など
の接着層２１２をスピン塗布し、ガラス板などの他の支
持基板２１３をそれにはり合わせる。このようにして第
３図（ｂ）が得られる。次にシリコン基板２０１を裏面
からメカツボリジング法を用いてフィールド絶縁膜２０
４の底部が露出するまで除去する。例えば、砥粒として
コロイダルシリカ、化学液として有機アミンを用いると
フィールド絶縁膜２０４をストッパーとしてシリコン層
を研磨することができ薄くて平坦平滑なシリコン表面が
得られる。続いて研磨されたシリコン表面層上に層間絶
縁膜２０９のシリコン酸化膜を光ＣＶＤあるいはＥＣＲ
プラズマＣＶＤなどの低温ＣＶＤ法によって堆積する。
次にコンタクト穴を写真蝕刻技術を用いて開口し、アル
ミニウムなど金属膜をスパッタ蒸着法で被着させ、コレ
クタ電極配線２１４を形成する。この時コレクタ電極を
ベースやエミッタ配線側と接続したい場合には接続すべ
き部分のフィールド酸化膜をコレクタ領域のコンタクト
穴を開口する時に同時に開口し、金属膜配線を行なうと
よい。こうして第３図（Ｃ）が得られる。次に、保護膜
（例えばシリコン酸化膜あるいは窒化膜）２１５を堆積
した後、接着層２１２の材料とは性質の異なる絶縁性接
着層２１６を保護膜２１５上に形成し、別の支持基板２
１７を接着させると第３図（ｄ）が得られる。接着層２
１６にはポリイミド系樹脂のような有機高分子材料や鉛
ガラスなどの無機低融点材料を用いることができるし、
支持基板２１７にはガラス基板、シリコン基板の池数熱
性のような金属板を素子特性に合わせて選択することが
できる。最後に接着層２１６に影響を与えないで接触層
２１２を溶融させるトリクレンなどの溶剤に浸たすと支
持基板２１３を容易に剥すことができる。こうして形成
されたのが第３図（ｅ）であり、必要に応じてポンディ
ングパッド上の保護膜２１１を写真蝕刻技術を用いて除
去することができる。このようにすれば、従来の半導体
層の片面でベース・エミッタ・コレクタの配線を行った
ものの単位寸法が２１ｐｍであったのに対し、本発明で
は１４ｐｍまで縮小でき、高密度化を計ることができる
。
ミニウムなど金属膜をスパッタ蒸着法で被着させ、コレ
クタ電極配線２１４を形成する。この時コレクタ電極を
ベースやエミッタ配線側と接続したい場合には接続すべ
き部分のフィールド酸化膜をコレクタ領域のコンタクト
穴を開口する時に同時に開口し、金属膜配線を行なうと
よい。こうして第３図（Ｃ）が得られる。次に、保護膜
（例えばシリコン酸化膜あるいは窒化膜）２１５を堆積
した後、接着層２１２の材料とは性質の異なる絶縁性接
着層２１６を保護膜２１５上に形成し、別の支持基板２
１７を接着させると第３図（ｄ）が得られる。接着層２
１６にはポリイミド系樹脂のような有機高分子材料や鉛
ガラスなどの無機低融点材料を用いることができるし、
支持基板２１７にはガラス基板、シリコン基板の池数熱
性のような金属板を素子特性に合わせて選択することが
できる。最後に接着層２１６に影響を与えないで接触層
２１２を溶融させるトリクレンなどの溶剤に浸たすと支
持基板２１３を容易に剥すことができる。こうして形成
されたのが第３図（ｅ）であり、必要に応じてポンディ
ングパッド上の保護膜２１１を写真蝕刻技術を用いて除
去することができる。このようにすれば、従来の半導体
層の片面でベース・エミッタ・コレクタの配線を行った
ものの単位寸法が２１ｐｍであったのに対し、本発明で
は１４ｐｍまで縮小でき、高密度化を計ることができる
。
また第２の実施例としてトランジスタのコレクタ電極配
線がベース、エミッタ領域側と高濃度不純物拡散領域側
に混在して形成した模式的断面図を第４図に示した。複
雑な配線を行なう場合には、本実施例のようにコレクタ
配線距離を最小になるように配線層を選ぶことができる
。
線がベース、エミッタ領域側と高濃度不純物拡散領域側
に混在して形成した模式的断面図を第４図に示した。複
雑な配線を行なう場合には、本実施例のようにコレクタ
配線距離を最小になるように配線層を選ぶことができる
。
第一および第二の実施例において、ベース・エミッタ領
域を表面になるように形成したが、コレクタ電極配線側
を表面にしても構わない。
域を表面になるように形成したが、コレクタ電極配線側
を表面にしても構わない。
（発明の効果）
本発明によって製造したバイポーラトランジスタはコレ
クタ電極配線がベース・エミッタ配線と層を別にして形
成できるため配線に要する面積を低減できる。さらにコ
レクタ電極をベース・エミッタ表面に設けずに高濃度不
純物領域に形成する時にはトランジスタの単位寸法が著
しく減少し、素子の高密度化に多大の効果を発揮する。
クタ電極配線がベース・エミッタ配線と層を別にして形
成できるため配線に要する面積を低減できる。さらにコ
レクタ電極をベース・エミッタ表面に設けずに高濃度不
純物領域に形成する時にはトランジスタの単位寸法が著
しく減少し、素子の高密度化に多大の効果を発揮する。
また複雑な回路を構成する場合、コレクタ配線距離も短
縮することも可能で、素子の高速化にも有利となる。
縮することも可能で、素子の高速化にも有利となる。
第１図は本発明構造の一例を示すｎｐｎ型バイポーラト
ランジスタの模式的断面図で、第２図は第１図と対比し
て示した従来構造の模式的断面図である。第３図は本発
明を実現するための代表的な実施例としてバイポーラト
ランジスタの製造工程を工程順に示した概略断面図で、
第４図は配線を短小するためにコレクタ配線を二層にし
た模式的断面図である。図中の番号は以下に示すもので
ある。 １．１０２，２０２．・・・高濃度ｎ型埋込み不純物層
、２．１０３，２０３・・・ｎ型エピタキシャル成長層
、３．１０５，２０４・・・フィールド絶縁膜、４．１
０６，２０５・・・ベース領域、５．１０７，２０７エ
ミツタ領域、 ６．１０８・・・コレクタコンタクト領域、７．９，１
０９，２０９・・・層間絶縁膜、８．１１０，２１０・
・・半導体表面に形成した電極配線、１０．２１４・・
・コレクタ用電極配線、１２．２１２，２１６・・・接
着層、１３，２１３，２１７・・・支持基板、１０１．
２０１・・・ｐ型シリコン基板、１０４・・・ｐ型チャ
ネルストッパー領域、２０６・・・ベースコンタクト領
域、 ２０８・・・エミッタコンタクト領域、１１．２１１，
２１５・・・保護膜。 半 １ 図 ８５ｉ１７Ｂ １０１ ・−ｐｙｔうリコン基η乏 ７、 ｔＯ２−１１ｈｒ＊Ｍ ｎ型埋述み不袖鍔層２、
Ｉ（ＩＪ ・−ｎ １１１ Ｌビタキクヤ２し１１θ
４−・−ケヤンルストッ／＜−Ｅ−上転。 Ｊ、ｌθ５・・・フィールド墨色−ζ曖４、ｔａｂ、、
−ベース頂舅に ５、１０７・・エミッタで陶罵東 ６、ｔρθ・・・コしフタコンフクトｓｒ７．９．１０
９一層間地佐屋 ８、、ｔｔｏ−・・！ｌ−１１ｆ＄、襄１勧Ｉ＝影滅に
しと媚【ｋ釘−乙ギ暖１０−・・−・−コしクク鳩２珊
ト愼に揖私１１ −−−−・−イ１−３１順 ｔ２．・・−・・−宛揉控接瑞層 ＩＪ、 ・−・・・−支訝狂 ｔｔｏ ｔｏａ ｔｔｏ ｔｏｂ ｔｏ７ｔｏｑ
ｔｔ。 享 ３ 図 〃ｑ ２０１ ・・・・ Ｐ型クリコン１しη廷２０２・・・
・ 尚１１資ｎ型埋込み千多し粋ツ脅２θ３・・・・
／？製エビタ午シ引し成長層２０４・・・・ フィール
ド察色敏履 ２θｊ・−・・ ベース８１！ｌＩ舅町２０６−・・・
ペースコンタクＹり１ｍ２０７・・・−エミッタｆｉ
！舅配 ２θ８ ・・・・ エミ・ツタコンタクト９日封阪２０
９・・・・層間２犠宸 ２１０ ・・・−半４Ｉ＄岩−ｂＬ：形メ父した１７湘
ト四を省１２１１・・・−保ａＪ１１ ２１２・−・−凄麿層 ２１Ｊ ・−・−ゼ涛１１暑づ ２／４ ・・−コレクタｍｔｒ葵ト☆こ（匁亭３図 ｚｉｂ 、ｍコ生１遜ト■ 亭 ４ 図
ランジスタの模式的断面図で、第２図は第１図と対比し
て示した従来構造の模式的断面図である。第３図は本発
明を実現するための代表的な実施例としてバイポーラト
ランジスタの製造工程を工程順に示した概略断面図で、
第４図は配線を短小するためにコレクタ配線を二層にし
た模式的断面図である。図中の番号は以下に示すもので
ある。 １．１０２，２０２．・・・高濃度ｎ型埋込み不純物層
、２．１０３，２０３・・・ｎ型エピタキシャル成長層
、３．１０５，２０４・・・フィールド絶縁膜、４．１
０６，２０５・・・ベース領域、５．１０７，２０７エ
ミツタ領域、 ６．１０８・・・コレクタコンタクト領域、７．９，１
０９，２０９・・・層間絶縁膜、８．１１０，２１０・
・・半導体表面に形成した電極配線、１０．２１４・・
・コレクタ用電極配線、１２．２１２，２１６・・・接
着層、１３，２１３，２１７・・・支持基板、１０１．
２０１・・・ｐ型シリコン基板、１０４・・・ｐ型チャ
ネルストッパー領域、２０６・・・ベースコンタクト領
域、 ２０８・・・エミッタコンタクト領域、１１．２１１，
２１５・・・保護膜。 半 １ 図 ８５ｉ１７Ｂ １０１ ・−ｐｙｔうリコン基η乏 ７、 ｔＯ２−１１ｈｒ＊Ｍ ｎ型埋述み不袖鍔層２、
Ｉ（ＩＪ ・−ｎ １１１ Ｌビタキクヤ２し１１θ
４−・−ケヤンルストッ／＜−Ｅ−上転。 Ｊ、ｌθ５・・・フィールド墨色−ζ曖４、ｔａｂ、、
−ベース頂舅に ５、１０７・・エミッタで陶罵東 ６、ｔρθ・・・コしフタコンフクトｓｒ７．９．１０
９一層間地佐屋 ８、、ｔｔｏ−・・！ｌ−１１ｆ＄、襄１勧Ｉ＝影滅に
しと媚【ｋ釘−乙ギ暖１０−・・−・−コしクク鳩２珊
ト愼に揖私１１ −−−−・−イ１−３１順 ｔ２．・・−・・−宛揉控接瑞層 ＩＪ、 ・−・・・−支訝狂 ｔｔｏ ｔｏａ ｔｔｏ ｔｏｂ ｔｏ７ｔｏｑ
ｔｔ。 享 ３ 図 〃ｑ ２０１ ・・・・ Ｐ型クリコン１しη廷２０２・・・
・ 尚１１資ｎ型埋込み千多し粋ツ脅２θ３・・・・
／？製エビタ午シ引し成長層２０４・・・・ フィール
ド察色敏履 ２θｊ・−・・ ベース８１！ｌＩ舅町２０６−・・・
ペースコンタクＹり１ｍ２０７・・・−エミッタｆｉ
！舅配 ２θ８ ・・・・ エミ・ツタコンタクト９日封阪２０
９・・・・層間２犠宸 ２１０ ・・・−半４Ｉ＄岩−ｂＬ：形メ父した１７湘
ト四を省１２１１・・・−保ａＪ１１ ２１２・−・−凄麿層 ２１Ｊ ・−・−ゼ涛１１暑づ ２／４ ・・−コレクタｍｔｒ葵ト☆こ（匁亭３図 ｚｉｂ 、ｍコ生１遜ト■ 亭 ４ 図
Claims (1)
- 絶縁体素子分離領域によって囲まれた半導体層の中に
エミッタ・ベース・コレクタ領域が形成され、コレクタ
領域側又はエミッタ領域側で半導体層が支持基板上に絶
縁体層を介して形成されており、前記半導体層と前記絶
縁体層の間の半導体面にコレクタ用不純物拡散領域を設
けたバイポーラトランジスタにおいて、前記半導体面に
層間絶縁膜の開口部を形成してコレクタ電極配線を設け
、前記絶縁体層と支持基板とが絶縁性接着層によって接
着していることを特徴とするバイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280618A JPH0831462B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体装置 |
| US06/925,717 US4870475A (en) | 1985-11-01 | 1986-10-29 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280618A JPH0831462B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62139356A true JPS62139356A (ja) | 1987-06-23 |
| JPH0831462B2 JPH0831462B2 (ja) | 1996-03-27 |
Family
ID=17627553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60280618A Expired - Lifetime JPH0831462B2 (ja) | 1985-11-01 | 1985-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831462B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869867A (en) * | 1996-03-19 | 1999-02-09 | Nec Corporation | FET semiconductor integrated circuit device having a planar element structure |
| US7799591B2 (en) | 2007-12-12 | 2010-09-21 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736860A (ja) * | 1980-08-13 | 1982-02-27 | Nec Corp | Handotaisochi |
| JPS58134468A (ja) * | 1982-02-05 | 1983-08-10 | Matsushita Electronics Corp | トランジスタ素子およびこれを用いたトランジスタ装置 |
-
1985
- 1985-12-12 JP JP60280618A patent/JPH0831462B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| JPS5736860A (ja) * | 1980-08-13 | 1982-02-27 | Nec Corp | Handotaisochi |
| JPS58134468A (ja) * | 1982-02-05 | 1983-08-10 | Matsushita Electronics Corp | トランジスタ素子およびこれを用いたトランジスタ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869867A (en) * | 1996-03-19 | 1999-02-09 | Nec Corporation | FET semiconductor integrated circuit device having a planar element structure |
| US7799591B2 (en) | 2007-12-12 | 2010-09-21 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831462B2 (ja) | 1996-03-27 |
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