JPH0456340A - 集積回路装置用ウエハおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高耐圧用ないしは高性能用の集積回路装置の
組み込みにとくに適するいわゆる誘電体分離構造のウェ
ハおよびその製造方法に関するもので、集積回路を構成
する各回路部分をそれぞれ作り込むべき相互に誘電体分
離された半導体領域がこのウェハ内にＰ形およびｎ形の
双方の導電形で設けられる場合に関する。

〔従来の技術〕

周知のように半導体集積回路装置では、その中に組み込
まれる多数個の回路要素が相互干渉なく動作するよう、
その回路要素ないしは回路部分が集積回路装置の基板か
らおよび相互間が電位的に分離された半導体領域に振り
分けて作り込まれ、このための半導体領域の分離手段に
は接合分離が採用されることが多い、集積回路装置用に
はこの接合分離構造のウェハが経済的に有利であるが、
ウェハ内のｐｎ接合に逆バイアスを掛けた状態で各半導
体領域を分離するので、ｐｒＩ接合が負担できる耐圧値
に限界があり、寄往トランジスタが発生しやすく、とく
に高周波用では回路部分間の干渉が起こりやすい問題が
ある。

このため、とくに高耐圧や高性能を要する用途向きには
、まだかなり高価につくが、誘電体分離構造のウェハが
利用される。これは、誘電体膜によりウェハ内の各半導
体領域をその基板から絶縁するもので、以下その代表例
を第５図と第６図を参照して簡単に説明する。

第５図の誘電体分離構造のウェハ２０は現在主流のもの
で、多結晶シリコンをその基体に用いる。

このウェハ２０は図のように多結晶シリコン２５からな
る基体の表面部に半導体領域２６が誘電体膜２４を介し
て複数個嵌め込まれた構造をもち、集積回路装置に掛か
る電圧を誘電体膜２４に負担させて耐圧を高め、半導体
領域２４を誘電体Ｍ２４および多結晶シリコン２５によ
り相互に隔離して、その中に作り込む回路部分間の干渉
をほぼ完全になくすことができる。このウェハ２０の製
造方法の概要を述べると次のとおりである。

まず、−点鎖線で示された例えばｎ形の基板２１の図で
は下側である表面にｖ字状の溝２３をエツチング等によ
り掘り込んだ後、その全面を酸化膜等の誘電体膜２４で
覆う０次に、この誘電体膜２４上にウェハ２０の基体と
なる多結晶シリコン２５をＣＶＤ法により数百−の厚み
に成長させた後、基板２１を溝２３内の多結晶シリコン
２５が僅かに露出するまで研削することにより、基Ｆ！
、２１から各半導体領域２６を形成して図の実線の状態
とする。

第６図の従来例では、ウェハ３０の基体に単結晶シリコ
ンの基［３１を用い、その表面の誘電体Ｈ３４で半導体
ｉＪ［Ｍ　３７を基Ｆｉ３１から絶縁し、かつ半導体領
域３７の相互間を誘電体Ｍ３５と多結晶シリコン３６に
より分離する。誘電体ＷＡ３４により集積回路装置の耐
圧を高め、誘電体膜３５と多結晶シリコン３６により各
半導体領域３７内の回路部分間の干渉を防止できるのは
前例と同じである。かかるウェハ３０の製造方法の概要
は次のとおりである。

まず、基板３１と一点Ｍ線で示した例えばｎ形の別の基
板３２のいずれかに誘電体膜３４用の酸化膜を付け、両
者を誘電体膜３４を介して高温下で接合して一体化した
上で、基板３２の方を図の細い破線で示した表面３２ａ
の所まで研削する０次に、基板３２にこの表面３２ａか
らｖ字状の溝をエツチング等により掘り込んだ後、その
全面を酸化膜等の誘電体＃１３５で覆い、さらにその上
に多結晶シリコン３６を成長させる。最後にこの多結晶
シリコン３６を研削する等の手段により、基板３２から
各半導体領域３７を形成して図の実線の状態とする。

いずれの従来例でも、各半導体領域２６や３７内に回路
部分を作り込んだ後、配線膜によりそれらを相互に接続
して集積回路装置とする。なお、この集積回路の動作性
能を上げるため回路要素としてのトランジスタを縦形に
するには、各半導体領域２６と３７の下部に図のように
それぞれ埋込層２２と３３を設けるのが望ましい、この
ためには、第５図の例では基板２１の表面から例えばｎ
形の埋込層２２を高不純物濃度で拡散して置いた後に溝
２３を切るようにし、第６図の例では基Ｆｊ、３２の表
面から同様にｎ形の埋込層３３を高不純物濃度で拡散し
て置いた後に基板３１と接合するようにすればよい。

〔発明が解決しようとする課題〕

上述の従来の誘電体分離構造のウェハは、集積回路装置
の耐圧を高めないしその動作性能を向上する上で非常に
有利であるが、半導体回路として最も自然で動作特性の
良好な相補回路、すなわちバイポーラ回路でいえばｎｐ
ｎ形とｐｎｐ形の双方のトランジスタで構成される電子
回路を作り込む上ではあまり有利でない問題がある。

これは、第５図のウェハ２０と第６図のウェハ３０のい
ずれでも、前述の製造方法かられかるようにその半導体
領域２６や３７がそれ用の元の基板２１や３２の導電形
によって決まる特定の導電形１図の例ではｎ形になって
しまうので、これをコレクタ領域としてこの例ではｎｐ
ｎ　）ランジスタの方は簡単に作り込めるが、ｐｎｐ　
）ランジスタの方はそれ用の半導体領域の導電形をｐ形
に変えた上で作り込む必要があるためである。

半導体領域のかかる導電形の変換には、不純物を１２０
０’Ｃ以上の高温下で数十時間以上の長時間を掛けて拡
散することが必要なほか、半導体領域の下部に前述の高
不純物濃度の埋込層２２や３３があると、その逆導電形
への変換がとくに困難になり、しかもその間に導電形を
変換しない半導体領域内にその埋込層中の不純物が拡散
してしまう問題があり、まして逆導電形に変換する半導
体領域内に埋込層を作り込むことは不可能である。この
ため従来から誘電体分離構造のウェハ内に相補回路を作
り込むのは非常に困難とされていた。

本発明の目的は、かかる従来の問題点を解決して相補回
路を容品に作り込むことができる誘電体分離構造のウェ
ハおよびそれに適した製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の誘電体分離構造のウェハでは、ウェハの基体を
なす基板と、この基板の全面を覆うよう設けられた誘電
体からなる基板膜と、この基板股上にウェハ面内の所定
範囲を覆うよう設けられた一方の導電形の第１の半導体
領域と、この第１の半導体領域に誘電体膜を介して接し
ウェハ面内の残余の所定範囲を覆うよう基板股上に設け
られた他方の導電形の第２の半導体領域とにより、この
ウェハを構成し、第１と第２の半導体領域によりウェハ
の全面が覆われるようにすることによって上述の目的が
達成される。

なお、上記基板と第１および第２の半導体領域はすべて
結晶シリコンとされ、基板膜用と半導体領域の相互分離
用の誘電体膜には酸化シリコン膜とするのが有利である
。

かかる誘電体分離構造のウェハに適する本発明による製
造方法では、ウェハの基体となる第１の基板と一方の導
電形の第２の基板とを誘電体膜を介して相互に接合する
工程と、第２の基板をエツチングしてウェハ面内の所定
の範囲を覆う第１の半導体領域を形成する工程と、この
エツチング面を誘電体膜で覆う工程と、エツチング用マ
スクを除去して第１の半導体領域を露出させる工程と、
第１の半導体領域の露出部を含むウェハの全面に他方の
導電形の非晶質シリコン層を第１の半導体領域と同程度
の厚みに成長させがっ熱処理により単結晶シリコン層に
結晶化させる工程と、ウェハを第１の半導体領域を露出
させるまで研削してこの単結晶シリコン層から第２の半
導体領域を形成する工程とを順次経てこれを製造するこ
とにより上述の目的が達成される。

なお、上記第１と第２の基板の相互接合工程に用いる両
者間の誘電体膜ないし前述の基板膜は、両基板のいずれ
かにあらかじめ被着して置いた上で両者を接合するのが
有利である。

また、本発明によるウェハの製造方法の有利な実施態様
として上記構成に加えエピタキシャル層の成長工程を利
用する方法、すなわち、ウェハの基体となる第１の基板
と一方の導電形の第２の基板とを誘電体膜を介して相互
に接合する工程と、第２の基板をエツチングしてウェハ
面内の所定の範囲を覆う第１の半導体領域を形成する工
程と、エツチング面を誘電体膜により覆う工程と、エツ
チング用マスクを除去し第１の半導体領域を露出させる
工程と、第１の半導体領域のこの露出部を含むウェハの
全面上に他方の導電形の非晶質シリコン層を高不純物濃
度で第１の半導体領域よりも薄く成長させかつ熱処理に
より単結晶シリコン層に結晶化させる工程と、単結晶シ
リコン層の上に他方の導電形のエピタキシャル層を第１
の半導体領域の表面と同程度の高さにまで成長させる工
程と、ウェハを第１の半導体領域を露出させるまで研削
して単結晶シリコン層とエピタキシャル層からなる第２
の半導体領域を形成する工程とを順次経てこれを製造す
るのが最も望ましい。

〔作用〕

本発明は横方向の固相エピタキシャル成長法を利用して
単結晶シリコンに接する非晶質シリコンを適正な温度下
の熱処理により単結晶化させ得ることを利用したもので
ある。非晶質シリコン内に単結晶シリコン相を成長させ
得る限界距離は固相エピタキシャル成長速度と非晶質シ
リコンの多結晶化時間により決まり、非晶質シリコンへ
の適正な不純物導入により固相エピタキシャル成長速度
を増加させかつ多結晶核の発生を抑制して単結晶シリコ
ン相の成長可能距離を増加させ、あるいは非晶質シリコ
ンの厚みを増して内部応力を高めることによりこの成長
可能距離を伸ばし得ることが知られている。

本発明方法では、前記構成にいう第１の半導体領域であ
る一方の導電形の単結晶シリコンから、その表面に接す
る他方の導電形の非晶質シリコンに単結晶相を固相エピ
タキシャル成長させることにより、非晶質シリコンを単
結晶化させた後これから第２の半導体領域を形成する。

すなわち、第１の基板と一方の導電形の第２の基板を誘
電体膜を介し相互に接合して第２の基板のエツチングに
より第１の半導体領域を形成し、エツチング面を誘電体
膜で覆いかつ第１の半導体領域を露出させた上で露出面
に接するよう他方の導電形の非晶質シリコン層を成長さ
せる。ついでこの状態で熱処理を施して第１の半導体領
域から単結晶相を非晶質シリコン層へ横方向に固相エピ
タキシャル成長させることにより、これを単結晶シリコ
ン層に結晶化させる。最後にウェハを研削し第１の半導
体頭載相互間の単結晶シリコン層の部分を第２の半導体
領域とする。

このようにして得られるウェハは、前項の構成にいうよ
うに第１の基板を基体とし、これを第２の基板と接合し
た際の誘電体膜を基板膜とするもので、このｉｖｉ、膜
上の第２の基板から形成された一方の導電形の第１の半
導体領域と単結晶化された非晶質シリコンからなる他方
の導電形の第２の半導体領域とにより全面が覆われ、か
つ前半導体領域が誘電体膜により相互分離される。

また、単結晶化された非晶質シリコン層のばかエピタキ
シャル層を第２の半導体領域に併用する本発明の有利な
実施態様では、非晶質シリコンにとくに燐や砒素を高不
純物濃度で含有させて置くことによってその熱処理時に
単結晶シリコン相の成長可能距離を増加させ得る利点が
あり、かかる態様の構成と作用は次のとおりである。

第１の基板とＰ形の第２の基板とを誘電体膜を介し接合
して第２の基板のエツチングにより第１の半導体領域を
形成し、エツチング面を誘電体膜で覆いかつ第１の半導
体領域を露出させた上でそれに接するように燐を高不純
物濃度で含むｎ形の非晶質シリコン層を薄く成長させる
。この状態での熱処理により第１の半導体領域から単結
晶相を非晶質シリコン層へ横方向に固相エピタキシャル
成長させて短時間内に単結晶シリコン層に結晶化できる
。この単結晶シリコン層上にｎ形のエピタキシャル層を
成長させ、最後にウェハを研削して単結晶シリコン層と
エピタキシャル層から第２の半導体領域を形成する。

〔実施例〕

以下、図を参照しながら本発明の若干の実施例を説明す
る。これら実施例では第１の半導体領域がｎ形で第２の
半導体領域がｎ形とするが、もちろんこれに本発明が限
定されるものではない。

第１図は本発明による集積回路装置用ウェハの基本的な
実施例をその一部の断面で示すもので、第２図にその製
造方法が第１図に対応する断面で示されている。第１図
の本発明にょるウェハ１０の基体をなす基板ｌは導電形
を問わないシリコンの基板であって、その表面を酸化膜
等の誘電体膜からなる基板膜１ａによって覆われる。こ
の基板１１１ａの上に配設されるこの例ではｎ形の第１
の半導体領域１１および逆のｎ形の第２の半導体領域１
２はいずれも単結晶シリコンがらなり、それぞれが集積
回路を構成する回路部分ないしは回路要素を作り込むに
適した広さを持ち１両者によってウェハ１゜の全面が覆
い尽くされるように設けられ、かつ前半導体領域１１と
１２の相互間がふつう酸化膜である誘電体Ｍ４により絶
縁されている。

両半導体顛域１１と１２のいずれも１０〜２０−の厚み
とされ、第１の半導体領域１１の広さにとくに制約はな
いが、第２の半導体領域１２についてはウェハ面方向の
最大幅をこの実施例では２０〜５０Ｉ１ｍ程度とするの
がよい、ｎ形の第１の半導体領域１１の方はれｐｎ）ラ
ンジスタ等からなる回路部分を、Ｐ形の第２の半導体領
域１２の方はｐｎｐ　）ランジスタ等の回路要素を作り
込むにそれぞれ適する。

この第１図のウェハ１０の製造方法例を第２図を参照し
て説明する。第１図（ａ）は基板の接合工程であって、
ウェハｌＯの基体となる第１の基板１には５０〇−程度
の厚みのシリコン板が、第１の半導体領域１１となる第
２の基板２には同程度かやや薄めのｎ形の単結晶シリコ
ン板が用いられる。まず、これらの内の例えば第２の基
板２の方にその表面を酸化して得られる１〜２４程度の
厚みの酸化膜である誘電体膜１ａを第１図の基板膜とし
て付けた上で、第１と第２の基板１と２を１０００〜１
２００°Ｃの温度の窒素ふん囲気下の１〜２時間の加熱
により誘電体膜１ａを介して相互に張り合わせる。

同図（ｂ）は第１の半導体領域の形成工程を示す。

このためには、まず同図（ａ）の状態の第２の基Ｆｉ２
を図の研削面ＧＦで示す線まで研削して所望の厚みにし
た上で、その全面に例えば窒化シリコン膜を減圧ＣＶＤ
法等により成長させ、そのフォトエツチングにより図の
マスク膜３を形成する。第１の半導体領域１１は、この
マスク膜３により指定されたパターンで第２の基板２を
苛性カリ水溶液等を用いてメサエッチングすることによ
り、図のように所定の結晶面方向に沿った斜面をもつ断
面形状に形成される。

同図（Ｃ）は誘電体膜の被着工程であり、前工程のエツ
チング面である第１の半導体領域１１の斜面に前述の誘
電体膜１ａと同じ熱酸化膜等の誘電体膜４を１〜２μの
厚みに被着する。第１図かられかるようにこれが両生導
体領域１１と１２の相互間を絶縁する誘電体膜となる。

同図（ｄ）は第１の半導体領域の露出工程であり、マス
ク膜３の窒化シリコン膜等をドライエツチング法等によ
り除去して第１の半導体領域１１の上面を露出させる。

第２図（ｅ）が本発明方法の核心となる非晶質シリコン
層の成長と単結晶化工程である。非晶質シリコン層５は
、成長速度の点で有利な減圧ＣＶＤ法等を利用して比較
的低温条件下で成長させるのがよく、第１の半導体領域
１１の上面に露出されている単結晶シリコンと図のよう
に直接に接するようウェハの全面上に、この例では低濃
度のボロンを含むｐ形で第１の半導体領域１１と同程度
の厚みになるまでこれを成長させる。

ついで、この非晶質シリコン層５を望ましくはまず高真
空下の例えば４５０°Ｃにおける１時間程度の熱処理に
よってできるだけ高密度化して置いた上で、約６００’
Ｃの窒素等の不活性ガスふん囲気内で数〜十数時間程度
の熱処理を施すことにより、非晶質シリコン層５を単結
晶シリコン層６に結晶化させる。この際、第１の半導体
領域１１の上面から単結晶相がそれに接する非晶質シリ
コン層５内へ横方向に固相エピタキシャル成長され、非
晶質シリコン層５のとくに第１の半導体領域１１の相互
間にある部分が単結晶化される。

第２図（ｅｌの状態のウェハを第１図の完成状態にする
にはこれを第１の半導体領域１１を露出させるよう研削
面ＧＦまで研削して、単結晶シリコン層６から第２の半
導体領域１２を形成すればよい。

第３図は本発明の半導体装置用ウェハの異なる実施例を
示し、第４図にその製造方法の概要が示されている。こ
の実施例では第２の半導体領域１２が非晶質シリコンを
結晶化させた単結晶シリコン層８とその上に成長された
エピタキシャル層９とから構成される。以下、まず第４
図の方を参照しながらその製造方法から説明する。

第４図（ａ）は第２図（ａ）〜（ｄ）の工程に続いて非
晶質シリコン層７を成長させた状態を示す。すなわちこ
の実施例でも第２図（ｄ）までの工程は同じでよいが、
第１の半導体領域１１の下部に高不純物濃度の埋込層２
ａを図のように設けて置くのが望ましい。

かかる埋込層２ａを作り込むには、第２図（ａ）の接合
工程前のｎ形の第２の基板２の表面に砒素等の低拡散速
度のｎ形不純物を例えば３〜５−の深さにあらかじめ拡
散して置くのがよい。

第４図（ａ）の工程では、まず第１の半導体領域ＩＩの
露出された上面に接するようにウェハの全面上にｐ形の
非晶質シリコン層７を第２図の実施例と同様な要領で、
ただしこの実施例では不純物として例えばポロンを高濃
度で含ませ、かつその厚みを２ｐ程度に第１の半導体領
域１１よりかなり薄く成長させる。ついで前と同じ要領
の熱処理によりこの非晶質シリコン層７を単結晶シリコ
ン層８に結晶化させるが、この実施例ではその不純物濃
度が高いのでこの際の面相エピタキシャル成長速度が前
実施例よりも約１桁早く、従って熱処理時間が級長でも
数時間以下とかなり短くて済み、かつ非晶質シリコン層
７への前述の単結晶シリコン相の成長可能距離を伸ばす
ことができる。

ついで第４図（ｂ）のエピタキシャル層の成長工程に入
る。この工程では、上のように結晶化された単結晶シリ
コン層８の上に低不純物濃度のｐ形のエピタキシャル層
９を通例のように１２００°Ｃ程度の温度で第１の半導
体領域１１の上面とほぼ揃う程度の厚みに成長させる。

以後は、第４図ら）の状態のウェハを研削面ＧＦで示す
線まで研削して第１の半導体領域１１を露出させること
により、単結晶シリコン層８およびエピタキシャル層９
から第３図の第２の半導体領域１２を形成して完成状態
のウェハｌＯを得る。

この第３図の実施例のウェハｌＯは、その基体をなす第
１の基板ｌを覆う誘電体膜ｌａ上に、いずれも単結晶シ
リコンのｎ形の第１の半導体領域１１とＰ形の第２の半
導体領域１２とが全面を覆い尽くすように配設され、両
領域の相互間が誘電体膜４を介して絶縁されている点は
第１図の実施例と同じであるが、第１の半導体領域１１
の下部に埋込層１ａが、第２の半導体領域１２の下部に
埋込層の役目を果たす単結晶シリコン層８がともに高不
純物濃度でそれぞれ組み込まれているので、縦形トラン
ジスタを回路要素とする相補回路の組み込みに有利であ
る。また、単結晶シリコン層８の結晶化時の単結晶シリ
コン相の成長可能距離が前述のように伸びるので、第２
の半導体領域１２の最大幅を前の実施例の２倍程度に広
げることができる。

〔発明の効果〕

以上説明したように本発明では、相互に誘電体分離され
た第１および第２の半導体領域を基板を覆う基板膜上に
配設した誘電体分離構造のウェハにおいて、固相エピタ
キシャル成長法を利用して単結晶シリコンに接する非晶
質シリコンを熱処理によって単結晶化できる点に着目し
、基板膜上に第１の半導体領域を一方の導電形で形成し
てその上面と接し側面とは誘電体膜で分離された非晶質
シリコン層を他方の導電形で成長させた後、その熱処理
により第１の半導体領域単結晶相を非晶質シリコン膜内
に横方向に固相エピタキシャル成長させて結晶化した上
でこれから第２の半導体領域を形成するようにしたので
、これにより次の効果を得ることができる。

（ａ）互いに逆導電形の２種の半導体領域が表面部に配
設された新しい誘電体分離構造の集積回路装置用ウェハ
が得られ、従来よりも簡単なプロセスでこれに相補回路
を組み込んで高耐圧かつ高性能の集積回路装置を提供で
きる。

ル）ウェハ面内の半導体領域の相互間に１〜２−の誘電
体膜が介在するだけなので、ウェハの面積の利用効率が
高まり、集積回路装置を一層小形化することができる。

（Ｃ）従来の多結晶シリコンを利用した誘電体分離構造
のように高温プロセス中にウェハの反りや割れが出るこ
とが格段に少なくなり、集積回路装置の製造歩留まりを
向上できる。

【図面の簡単な説明】

第１図から第４図までが本発明に関し、第１図は本発明
による集積回路装置用ウェハの実施例を示すその一部の
断面図、第２図（ａ）ないしくｅ）はその製造方法を主
な工程ごとの状態で例示するウェハの一部の断面図、第
３図は本発明の異なる実施例を示すウェハの一部の断面
図、第４図（ａ）、（ハ）はその製造方法を主な工程ご
との状態で例示するウェハの一部の断面図である。第５
図以降は従来技術に関し、第５図および第６図はそれぞ
れ異なる従来技術による半導体装置用ウェハの一部の断
面図である。これらの図において、 １：基板ないし第１の基板、１ａ：基板膜ないし誘電体
肢、２：第２の基板、２ａ：埋込層、３：マスク膜、４
：誘電体膜、５：非晶質シリコン層、６：単結晶シリコ
ン層、７：非晶質シリコン層、８：単結晶シリコン層、
９：エピタキシャル層、１０：集積回路装置用ウェハ、
１１：第１の半導体領域、１２：第２の半導体領域、２
０：従来のウェハ、２１：基板、２２：埋込層、２３：
溝、２４：誘電体膜、２５：多結晶シリコン、２６：半
導体領域、３０：従来のウェハ、３１，３２：基板、３
２ａ：研削後の基板表面、３３；埋込層、３４．３５　
Ｆ誘電体膜、３６：多結晶シリコン、３７：半導体領域
、ＧＦ：研削面、である。

Claims (1)

1. 【特許請求の範囲】 １）相互に誘電体分離され集積回路を構成する回路部分
   をそれぞれ作り込むべき複数の半導体領域を備えるウェ
   ハであって、ウェハの基体をなす基板と、基板の表面を
   覆う誘電体からなる基板膜と、ウェハ面内の所定範囲を
   覆うよう基板膜上に設けられた一方の導電形の第１の半
   導体領域と、第１の半導体領域と誘電体膜を介して接し
   ウェハ面内の所定範囲を覆うよう基板膜上に設けられた
   他方の導電形の第２の半導体領域を備えてなり、第１と
   第２の半導体領域によりウェハ全面が覆われたことを特
   徴とする集積回路装置用ウェハ。 ２）集積回路を構成する回路部分をそれぞれ作り込むべ
   き相互に誘電体分離された複数の半導体領域を備えるシ
   リコンのウェハの製造方法であって、ウェハの基体とな
   る第１の基板と一方の導電形の第２の基板とを誘電体膜
   を介して相互に接合する工程と、第２の基板をエッチン
   グしウェハ面内の所定範囲を覆う第１の半導体領域を形
   成する工程と、エッチング面を誘電体膜で覆う工程と、
   エッチング用マスクを除去し第１の半導体領域を露出さ
   せる工程と、ウェハの全面上に他方の導電形の非晶質シ
   リコン層を第１の半導体領域と同程度の厚みに成長させ
   熱処理により単結晶シリコン層に結晶化させる工程と、
   ウェハを第１の半導体領域を露出させるまで研削して単
   結晶シリコン層から第２の半導体領域を形成する工程と
   を含んでなる集積回路装置用ウェハの製造方法。