JP3370646B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3370646B2
JP3370646B2 JP2000165557A JP2000165557A JP3370646B2 JP 3370646 B2 JP3370646 B2 JP 3370646B2 JP 2000165557 A JP2000165557 A JP 2000165557A JP 2000165557 A JP2000165557 A JP 2000165557A JP 3370646 B2 JP3370646 B2 JP 3370646B2
Authority
JP
Japan
Prior art keywords
trapezoidal
bond point
lead
bond
bent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000165557A
Other languages
English (en)
Other versions
JP2001345339A (ja
Inventor
信一 西浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinkawa Ltd
Original Assignee
Shinkawa Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=18669013&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP3370646(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Shinkawa Ltd filed Critical Shinkawa Ltd
Priority to JP2000165557A priority Critical patent/JP3370646B2/ja
Priority to TW090101994A priority patent/TW506024B/zh
Priority to KR1020010012426A priority patent/KR20010110080A/ko
Priority to US09/871,870 priority patent/US20010054759A1/en
Publication of JP2001345339A publication Critical patent/JP2001345339A/ja
Application granted granted Critical
Publication of JP3370646B2 publication Critical patent/JP3370646B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/4917Crossed wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01021Scandium [Sc]

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複数個の半導体チ
ップを積層した半導体装置に関する。
【0002】
【従来の技術】半導体装置は、最近一層の大容量、高機
能、高集積化が要望されている。この要望に応えるもの
として、複数個の半導体チップを積層させて搭載するこ
とにより、実装密度を高めた構造のパッケージが提供さ
れている。このように、実装密度を高めた構造のパッケ
ージにおいては、隣接するワイヤ同士の接触及び樹脂封
止時におけるモールドによるワイヤ曲がり等によってワ
イヤ同士がショートする事故を防止するために、ワイヤ
の上下間隔を広くする必要がある。
【0003】積層された半導体チップのパッド側のワイ
ヤ部分は、上下にある程度の間隔を必要とする。しか
し、リードフレームのリード側のワイヤ部分は、リード
のボンディング点が平面上にあるので、ワイヤ同士の上
下間隔が必然的に狭くなる。そこで従来は、例えば特開
平11−204720号公報、特開平11−87609
号公報等に示すように、リードフレームの隣接するリー
ドへのボンド点を第2ボンド位置より更にずらしてい
る。
【0004】
【発明が解決しようとする課題】上記従来技術は、リー
ドのボンド点が第2ボンド位置より更にずらしてボンデ
ィングされているので、半導体装置が大型化する。また
ボンディング距離が長くなるとワイヤの垂れ下がりによ
るワイヤショートが発生する。
【0005】本発明の課題は、小型化が図れると共に、
ボンディング距離が長くなってもワイヤショートが発生
しない半導体装置を提供することにある。
【0006】
【課題を解決するための手段】上記課題を解決するため
の本発明の第1の手段は、リードフレームに複数個の半
導体チップが積層して固定され、半導体チップの第1ボ
ンド点とリードフレームのリードの第2ボンド点間を、
第1ボンド点より立ち上がったネック部高さ、このネッ
ク部高さに連なる台形部、この台形部に連なり第2ボン
ド点の方向に傾斜して該第2ボンド点にボンディングさ
れた傾斜部とからなる台形ループ形状のワイヤで接続
し、最上位のワイヤ以外のワイヤの前記傾斜部には、少
なくとも最下位のワイヤに屈曲部を形成したことを特徴
とする。
【0007】上記課題を解決するための本発明の第2の
手段は、リードフレームに複数個の半導体チップが積層
して固定され、半導体チップの第1ボンド点とリードフ
レームのリードの第2ボンド点間を、第1ボンド点より
立ち上がったネック部高さ、このネック部高さに連なる
台形部、この台形部に連なり第2ボンド点の方向に傾斜
して該第2ボンド点にボンディングされた傾斜部とから
なる台形ループ形状のワイヤで接続し、最上位のワイヤ
以外のワイヤの前記傾斜部には第3屈曲部を形成し、台
形部と傾斜部の連接部の第2屈曲部と前記第3屈曲部を
結ぶ傾斜角が大きい台形部側傾斜部と、前記第3屈曲部
と第2ボンド点を結び前記台形部側傾斜部より傾斜角が
小さいリード側傾斜部とからなり、前記第2屈曲部は、
下方の第2屈曲部が第2ボンド点より最も離れ、上方の
第2屈曲部になるに従って第2ボンド点側になり、また
下方の台形部側傾斜部から上方の台形部側傾斜部に続い
て最上位の傾斜部及び下方のリード側傾斜部から上方の
リード側傾斜部に続いて最上位の傾斜部になるに従って
傾斜角は順次大きく形成されていることを特徴とする。
【0008】
【発明の実施の形態】本発明の第1の実施の形態を図1
により説明する。リード1を有するリードフレーム2に
は、3個の半導体チップ3A、3B、3Cが積層して搭
載されている。ここで、リードフレーム2と半導体チッ
プ3A、半導体チップ3Aと3B、半導体チップ3Bと
3Cは、それぞれ図示しない接着シート又は接着剤で固
定されている。半導体チップ3A、3B、3Cの電極の
第1ボンド点4A、4B、4Cとリード1の第2ボンド
点5A、5B、5Cには、図示しないワイヤボンディン
グ装置によってワイヤ6A、6B、6Cが台形ループ形
状に接続されている。なお、第2ボンド点5A、5B、
5Cの位置は各リード1に対して直角な方向に直線状と
なっている。
【0009】ワイヤ6A、6B、6Cは、次のような形
状となっている。図示しないワイヤボンディング装置の
キャピラリに挿通されたワイヤの先端に形成されたボー
ルが、第1ボンド点4A、4B、4Cにボンディングさ
れて立ち上がったネック部高さ7A、7B、7Cと、こ
のネック部高さ7A、7B、7Cに連なる台形部8A、
8B、8Cと、この台形部8A、8B、8Cに連なり第
2ボンド点5A、5B、5Cの方向に傾斜して該第2ボ
ンド点5A、5B、5Cにボンディングされた傾斜部9
A、9B、9Cとからなっている。
【0010】ネック部高さ7A、7B、7Cと台形部8
A、8B、8Cの連接部には第1屈曲部15A、15
B、15Cが形成され、台形部8A、8B、8Cと傾斜
部9A、9B、9Cの連接部には第2屈曲部16A、1
6B、16Cが形成されている。最上位のワイヤ6Cの
傾斜部9C以外のワイヤ6A、6Bの傾斜部9A、9B
は、傾斜角が大きい台形部側傾斜部17A、17Bと、
この台形部側傾斜部17A、17Bより傾斜角が小さい
リード側傾斜部18A、18Bとからなり、台形部側傾
斜部17A、17Bとリード側傾斜部18A、18Bの
連接部には第3屈曲部19A、19Bが形成されてい
る。
【0011】第2屈曲部16A、16B、16Cは、第
2屈曲部16Aが第2ボンド点5Aより最も離れ、第2
屈曲部16B、16Cが順次第2ボンド点5B、5C側
にずれ、かつ順次高くなるように形成されている。台形
部側傾斜部17A、17B、傾斜部9Cの傾斜角は、台
形部側傾斜部17Aが最も小さく、台形部側傾斜部17
B、傾斜部9Cが順次大きく形成されている。またリー
ド側傾斜部18A、18B、傾斜部9Cの傾斜角は、リ
ード側傾斜部18Aが最も小さく、リード側傾斜部18
B、傾斜部9Cが順次大きく形成されている。
【0012】このような台形ループ形状のワイヤ6A、
6Bは、例えば特開平10−199916号公報に示す
ワイヤボンディング方法によって形成することができ
る。また台形ループ形状のワイヤ6Cは、前記公報で従
来技術として挙げられているワイヤボンディング方法に
よって形成することができる。
【0013】このように、ワイヤ6A、6B、6Cの第
2屈曲部16A、16B、16Cは、下方の第2屈曲部
16Aが第2ボンド点5Aより最も離れ、上方の第2屈
曲部16B、16Cになるに従って第2ボンド点5B、
5C側になり、また台形部側傾斜部17A、17B、傾
斜部9Cの傾斜角は順次大きく形成され、またリード側
傾斜部18A、18B、傾斜部9Cの傾斜角も順次大き
く形成されている。このため、第2ボンド点5A、5
B、5Cが直線状であっても、第2ボンド点5A、5
B、5C側のリード側傾斜部18A、18B、傾斜部9
Cの間隔は広くなるので、ワイヤ6A、6B、6C同士
の接触及び樹脂封止時におけるモールドによるワイヤ6
A、6B、6Cの曲がり等が防止される。即ち、第2ボ
ンド点5A、5B、5Cの位置は各リード1に対して直
角な方向に直線状とすることができ、半導体装置の小型
化が図れる。またボンディング距離が長くなってもワイ
ヤショートが発生しない。
【0014】図2乃至図6は本発明の第2乃至第6の実
施の形態を示す。以下、前記第1の実施の形態と同じ又
は相当部分には同一符号を付し、その詳細な説明は省略
する。
【0015】図2は本発明の第2の実施の形態を示す。
図1は、ワイヤ6A、6B、6Cが平面的に交差しない
で形成されるものに適用した場合について説明した。図
2は、ワイヤ6Aがワイヤ6B、6Cに対して平面的に
交差して形成されたものに適用した場合を示す。この場
合も前記第1図の実施の形態と同様に、ワイヤ6A、6
B、6Cの第2屈曲部16A、16B、16Cは、下方
の第2屈曲部16Aが第2ボンド点5Aより最も離れ、
上方の第2屈曲部16B、16Cになるに従って第2ボ
ンド点5B、5C側になり、また台形部側傾斜部17
A、17B、傾斜部9Cの傾斜角は順次大きく形成さ
れ、またリード側傾斜部18A、18B、傾斜部9Cの
傾斜角も順次大きく形成されている。このため、第2ボ
ンド点5A、5B、5Cの位置は各リード1に対して直
角な方向に直線状であっても、第2ボンド点5A、5
B、5C側のリード側傾斜部18A、18B、傾斜部9
Cの間隔は広くなるので、図1の第1の実施の形態と同
様の効果が得られる。
【0016】図3及び図4は本発明の第3及び第4の実
施の形態を示す。図1及び図2は3個の半導体チップ3
A、3B、3Cが積層されたものに適用した場合につい
て説明した。図3及び図4は2個の半導体チップ3A、
3Cが積層されたものに適用した場合を示す。この場合
も、ワイヤ6A、6Cの第2屈曲部16A、16Cは、
下方の第2屈曲部16Aが第2ボンド点5Aより最も離
れ、上方の第2屈曲部16Cが第2ボンド点5C側にな
り、また台形部側傾斜部17A、傾斜部9Cの傾斜角は
順次大きく形成され、またリード側傾斜部18A、傾斜
部9Cの傾斜角も順次大きく形成されている。このた
め、第2ボンド点5A、5Cの位置は各リード1に対し
て直角な方向に直線状であっても、第2ボンド点5A、
5C側のリード側傾斜部18A、傾斜部9Cの間隔は広
くなるので、図1の第1の実施の形態と同様の効果が得
られる。即ち、積層される半導体チップ3A、3B、3
C・・・の数は、前記した3個又は2個に限定されな
く、4個以上であっても同様に適用できる。
【0017】図5及び図6は本発明の第5及び第6の実
施の形態を示す。図1及び図2においては、各半導体チ
ップ3A、3B、3Cにそれぞれ1個の第1ボンド点4
A、4B、4Cのみを図示し、その第1ボンド点4A、
4B、4Cに対応したリード1のみを図示した。しか
し、一般に、各半導体チップ3A、3B、3Cの第1ボ
ンド点4A、4B、4Cは、各半導体チップ3A、3
B、3Cの各辺に沿って複数個設けられ、それぞれの第
1ボンド点4A、4B、4Cに対応してリード1が設け
られている。図5及び図6は、1例として半導体チップ
3Aに、各辺に沿った第1ボンド点4Aの他に第1ボン
ド点4A1を有するものに適用した場合を示す。
【0018】この場合も前記第1図の実施の形態と同様
に、ワイヤ6A、6A1、6B、6Cの第2屈曲部16
A、16A1、16B、16Cは、下方の第2屈曲部1
6Aが第2ボンド点5Aより最も離れ、上方の第2屈曲
部16A1、16B、16Cになるに従って第2ボンド
点5A1、5B、5C側になり、また台形部側傾斜部1
7A、17A1、17B、傾斜部9C及びリード側傾斜
部18A、18A1、18B、傾斜部9Cの傾斜角は順
次大きく形成されている。このため、第2ボンド点5
A、5A1、5B、5Cの位置は各リード1に対して直
角な方向に直線状であっても、第2ボンド点5A、5A
1、5B、5C側のリード側傾斜部18A、18A1、
18B、傾斜部9Cの間隔は広くなるので、図1の第1
の実施の形態と同様の効果が得られる。図中、19A1
はワイヤ6A1の第3屈曲部を示す。
【0019】なお、上記各実施の形態においては、最上
位のワイヤ6C以外のワイヤ6A、6A1、6Bの傾斜
部9A、9A1、9Bには、全て第3屈曲部19A、1
9A1、19Bを形成したが、少なくとも最下位のワイ
ヤ6Aに第3屈曲部19Aを形成しても効果を有する。
【0020】
【発明の効果】本発明は、リードフレームに複数個の半
導体チップが積層して固定され、半導体チップの第1ボ
ンド点とリードフレームのリードの第2ボンド点間を、
第1ボンド点より立ち上がったネック部高さ、このネッ
ク部高さに連なる台形部、この台形部に連なり第2ボン
ド点の方向に傾斜して該第2ボンド点にボンディングさ
れた傾斜部とからなる台形ループ形状のワイヤで接続
し、最上位のワイヤ以外のワイヤの前記傾斜部には、少
なくとも最下位のワイヤに屈曲部を形成したので、半導
体装置の小型化が図れると共に、ボンディング距離が長
くなってもワイヤショートが発生しない。
【図面の簡単な説明】
【図1】本発明の半導体装置の第1の実施の形態を示
し、(a)は正面説明図、(b)は平面説明図である。
【図2】本発明の半導体装置の第2の実施の形態を示
し、(a)は正面説明図、(b)は平面説明図である。
【図3】本発明の半導体装置の第3の実施の形態を示
し、(a)は正面説明図、(b)は平面説明図である。
【図4】本発明の半導体装置の第4の実施の形態を示
し、(a)は正面説明図、(b)は平面説明図である。
【図5】本発明の半導体装置の第5の実施の形態を示
し、(a)は正面説明図、(b)は平面説明図である。
【図6】本発明の半導体装置の第6の実施の形態を示
し、(a)は正面説明図、(b)は平面説明図である。
【符号の説明】
1 リード 2 リードフレーム 3A、3B、3C 半導体チップ 4A、4A1、4B、4C 第1ボンド点 5A、5A1、5B、5C 第2ボンド点 6A、6A1、6B、6C ワイヤ 7A、7A1、7B、7C ネック部高さ 8A、8A1、8B、8C 台形部 9A、9A1、9B、9C 傾斜部 15A、15A1、15B、15C 第1屈曲部 16A、16A1、16B、16C 第2屈曲部 17A、17A1、17B 台形部側傾斜部 18A、18A1、18B リード側傾斜部 19A、19A1、19B 第3屈曲部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/60 H01L 25/00

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 リードフレームに複数個の半導体チップ
    が積層して固定され、半導体チップの第1ボンド点とリ
    ードフレームのリードの第2ボンド点間を、第1ボンド
    点より立ち上がったネック部高さ、このネック部高さに
    連なる台形部、この台形部に連なり第2ボンド点の方向
    に傾斜して該第2ボンド点にボンディングされた傾斜部
    とからなる台形ループ形状のワイヤで接続し、最上位の
    ワイヤ以外のワイヤの前記傾斜部には、少なくとも最下
    位のワイヤに屈曲部を形成したことを特徴とする半導体
    装置。
  2. 【請求項2】 リードフレームに複数個の半導体チップ
    が積層して固定され、半導体チップの第1ボンド点とリ
    ードフレームのリードの第2ボンド点間を、第1ボンド
    点より立ち上がったネック部高さ、このネック部高さに
    連なる台形部、この台形部に連なり第2ボンド点の方向
    に傾斜して該第2ボンド点にボンディングされた傾斜部
    とからなる台形ループ形状のワイヤで接続し、最上位の
    ワイヤ以外のワイヤの前記傾斜部には第3屈曲部を形成
    し、台形部と傾斜部の連接部の第2屈曲部と前記第3屈
    曲部を結ぶ傾斜角が大きい台形部側傾斜部と、前記第3
    屈曲部と第2ボンド点を結び前記台形部側傾斜部より傾
    斜角が小さいリード側傾斜部とからなり、前記第2屈曲
    部は、下方の第2屈曲部が第2ボンド点より最も離れ、
    上方の第2屈曲部になるに従って第2ボンド点側にな
    り、また下方の台形部側傾斜部から上方の台形部側傾斜
    部に続いて最上位の傾斜部及び下方のリード側傾斜部か
    ら上方のリード側傾斜部に続いて最上位の傾斜部になる
    に従って傾斜角は順次大きく形成されていることを特徴
    とする半導体装置。
JP2000165557A 2000-06-02 2000-06-02 半導体装置 Expired - Fee Related JP3370646B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000165557A JP3370646B2 (ja) 2000-06-02 2000-06-02 半導体装置
TW090101994A TW506024B (en) 2000-06-02 2001-02-01 Semiconductor device
KR1020010012426A KR20010110080A (ko) 2000-06-02 2001-03-10 반도체 장치
US09/871,870 US20010054759A1 (en) 2000-06-02 2001-06-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000165557A JP3370646B2 (ja) 2000-06-02 2000-06-02 半導体装置

Publications (2)

Publication Number Publication Date
JP2001345339A JP2001345339A (ja) 2001-12-14
JP3370646B2 true JP3370646B2 (ja) 2003-01-27

Family

ID=18669013

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000165557A Expired - Fee Related JP3370646B2 (ja) 2000-06-02 2000-06-02 半導体装置

Country Status (4)

Country Link
US (1) US20010054759A1 (ja)
JP (1) JP3370646B2 (ja)
KR (1) KR20010110080A (ja)
TW (1) TW506024B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
CN101179079B (zh) 2000-08-14 2010-11-03 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
US7352199B2 (en) * 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
US6843421B2 (en) 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US6731011B2 (en) 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
JP3888438B2 (ja) * 2002-02-25 2007-03-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US6933223B1 (en) * 2004-04-15 2005-08-23 National Semiconductor Corporation Ultra-low loop wire bonding
JP2008034567A (ja) * 2006-07-27 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法
KR100843441B1 (ko) * 2007-01-02 2008-07-03 삼성전기주식회사 멀티칩 패키지
JP5595694B2 (ja) 2009-01-15 2014-09-24 パナソニック株式会社 半導体装置
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Also Published As

Publication number Publication date
TW506024B (en) 2002-10-11
KR20010110080A (ko) 2001-12-12
US20010054759A1 (en) 2001-12-27
JP2001345339A (ja) 2001-12-14

Similar Documents

Publication Publication Date Title
JP3370646B2 (ja) 半導体装置
JP3221486B2 (ja) 半導体パッケージ
US20050189626A1 (en) Semiconductor device support structures
US7396763B2 (en) Semiconductor package using flexible film and method of manufacturing the same
US6380634B1 (en) Conductor wires and semiconductor device using them
JP2942924B2 (ja) ボールグリッドアレイ半導体パッケージ及びその製造方法
US20070182026A1 (en) Semiconductor device
JP5164490B2 (ja) 半導体装置及びその製造方法
JP5595694B2 (ja) 半導体装置
US7432588B2 (en) Semiconductor device and method of fabricating the same
JP3417095B2 (ja) 半導体装置
US5728247A (en) Method for mounting a circuit
JP2010087403A (ja) 半導体装置
JPH06302638A (ja) 半導体装置
EP0474224A1 (en) Semiconductor device comprising a plurality of semiconductor chips
JP2601228B2 (ja) 樹脂封止型回路装置の製造方法
JP2879787B2 (ja) 高密度表面実装用半導体パッケージ及び半導体実装基板
US6118173A (en) Lead frame and a semiconductor device
JP3058755B2 (ja) リードフレーム及びその製造方法
JPH11135537A (ja) 半導体チップの実装構造および半導体装置
KR100843205B1 (ko) 반도체 패키지 및 적층형 반도체 패키지
KR0128247Y1 (ko) 반도체 패키지용 리드 프레임
JP2636808B2 (ja) 半導体装置
JP2987251B2 (ja) 半導体装置
JP4222920B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021018

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081115

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091115

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101115

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees