JP2001345339A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2001345339A
JP2001345339A JP2000165557A JP2000165557A JP2001345339A JP 2001345339 A JP2001345339 A JP 2001345339A JP 2000165557 A JP2000165557 A JP 2000165557A JP 2000165557 A JP2000165557 A JP 2000165557A JP 2001345339 A JP2001345339 A JP 2001345339A
Authority
JP
Japan
Prior art keywords
trapezoidal
bond point
lead
wire
inclined portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000165557A
Other languages
English (en)
Other versions
JP3370646B2 (ja
Inventor
Shinichi Nishiura
信一 西浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinkawa Ltd
Original Assignee
Shinkawa Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=18669013&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2001345339(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Shinkawa Ltd filed Critical Shinkawa Ltd
Priority to JP2000165557A priority Critical patent/JP3370646B2/ja
Priority to TW090101994A priority patent/TW506024B/zh
Priority to KR1020010012426A priority patent/KR20010110080A/ko
Priority to US09/871,870 priority patent/US20010054759A1/en
Publication of JP2001345339A publication Critical patent/JP2001345339A/ja
Application granted granted Critical
Publication of JP3370646B2 publication Critical patent/JP3370646B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】半導体装置の小型化が図れると共に、ボンディ
ング距離が長くなってもワイヤショートが発生しない。 【解決手段】リードフレーム２に積層して固定された半
導体チップ３Ａ、３Ｂ、３Ｃの第１ボンド点４Ａ、４
Ｂ、４Ｃとリード１の第２ボンド点５Ａ、５Ｂ、５Ｃ間
を、第１ボンド点４Ａ、４Ｂ、４Ｃより立ち上がったネ
ック部高さ７Ａ、７Ｂ、７Ｃ、ネック部高さ７Ａ、７
Ｂ、７Ｃに連なる台形部８Ａ、８Ｂ、８Ｃ、台形部８
Ａ、８Ｂ、８Ｃに連なり第２ボンド点５Ａ、５Ｂ、５Ｃ
にボンディングされた傾斜部９Ａ、９Ｂ、９Ｃとからな
る台形ループ形状のワイヤで接続し、最上位のワイヤ以
外の傾斜部４Ａ、４Ｂには、屈曲部１９Ａ、１９Ｂを形
成した

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数個の半導体チ
ップを積層した半導体装置に関する。
【０００２】
【従来の技術】半導体装置は、最近一層の大容量、高機
能、高集積化が要望されている。この要望に応えるもの
として、複数個の半導体チップを積層させて搭載するこ
とにより、実装密度を高めた構造のパッケージが提供さ
れている。このように、実装密度を高めた構造のパッケ
ージにおいては、隣接するワイヤ同士の接触及び樹脂封
止時におけるモールドによるワイヤ曲がり等によってワ
イヤ同士がショートする事故を防止するために、ワイヤ
の上下間隔を広くする必要がある。
【０００３】積層された半導体チップのパッド側のワイ
ヤ部分は、上下にある程度の間隔を必要とする。しか
し、リードフレームのリード側のワイヤ部分は、リード
のボンディング点が平面上にあるので、ワイヤ同士の上
下間隔が必然的に狭くなる。そこで従来は、例えば特開
平１１−２０４７２０号公報、特開平１１−８７６０９
号公報等に示すように、リードフレームの隣接するリー
ドへのボンド点を第２ボンド位置より更にずらしてい
る。
【０００４】
【発明が解決しようとする課題】上記従来技術は、リー
ドのボンド点が第２ボンド位置より更にずらしてボンデ
ィングされているので、半導体装置が大型化する。また
ボンディング距離が長くなるとワイヤの垂れ下がりによ
るワイヤショートが発生する。
【０００５】本発明の課題は、小型化が図れると共に、
ボンディング距離が長くなってもワイヤショートが発生
しない半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の本発明の第１の手段は、リードフレームに複数個の半
導体チップが積層して固定され、半導体チップの第１ボ
ンド点とリードフレームのリードの第２ボンド点間を、
第１ボンド点より立ち上がったネック部高さ、このネッ
ク部高さに連なる台形部、この台形部に連なり第２ボン
ド点の方向に傾斜して該第２ボンド点にボンディングさ
れた傾斜部とからなる台形ループ形状のワイヤで接続
し、最上位のワイヤ以外のワイヤの前記傾斜部には、少
なくとも最下位のワイヤに屈曲部を形成したことを特徴
とする。
【０００７】上記課題を解決するための本発明の第２の
手段は、リードフレームに複数個の半導体チップが積層
して固定され、半導体チップの第１ボンド点とリードフ
レームのリードの第２ボンド点間を、第１ボンド点より
立ち上がったネック部高さ、このネック部高さに連なる
台形部、この台形部に連なり第２ボンド点の方向に傾斜
して該第２ボンド点にボンディングされた傾斜部とから
なる台形ループ形状のワイヤで接続し、最上位のワイヤ
以外のワイヤの前記傾斜部には第３屈曲部を形成し、台
形部と傾斜部の連接部の第２屈曲部と前記第３屈曲部を
結ぶ傾斜角が大きい台形部側傾斜部と、前記第３屈曲部
と第２ボンド点を結び前記台形部側傾斜部より傾斜角が
小さいリード側傾斜部とからなり、前記第２屈曲部は、
下方の第２屈曲部が第２ボンド点より最も離れ、上方の
第２屈曲部になるに従って第２ボンド点側になり、また
下方の台形部側傾斜部から上方の台形部側傾斜部に続い
て最上位の傾斜部及び下方のリード側傾斜部から上方の
リード側傾斜部に続いて最上位の傾斜部になるに従って
傾斜角は順次大きく形成されていることを特徴とする。
【０００８】
【発明の実施の形態】本発明の第１の実施の形態を図１
により説明する。リード１を有するリードフレーム２に
は、３個の半導体チップ３Ａ、３Ｂ、３Ｃが積層して搭
載されている。ここで、リードフレーム２と半導体チッ
プ３Ａ、半導体チップ３Ａと３Ｂ、半導体チップ３Ｂと
３Ｃは、それぞれ図示しない接着シート又は接着剤で固
定されている。半導体チップ３Ａ、３Ｂ、３Ｃの電極の
第１ボンド点４Ａ、４Ｂ、４Ｃとリード１の第２ボンド
点５Ａ、５Ｂ、５Ｃには、図示しないワイヤボンディン
グ装置によってワイヤ６Ａ、６Ｂ、６Ｃが台形ループ形
状に接続されている。なお、第２ボンド点５Ａ、５Ｂ、
５Ｃの位置は各リード１に対して直角な方向に直線状と
なっている。
【０００９】ワイヤ６Ａ、６Ｂ、６Ｃは、次のような形
状となっている。図示しないワイヤボンディング装置の
キャピラリに挿通されたワイヤの先端に形成されたボー
ルが、第１ボンド点４Ａ、４Ｂ、４Ｃにボンディングさ
れて立ち上がったネック部高さ７Ａ、７Ｂ、７Ｃと、こ
のネック部高さ７Ａ、７Ｂ、７Ｃに連なる台形部８Ａ、
８Ｂ、８Ｃと、この台形部８Ａ、８Ｂ、８Ｃに連なり第
２ボンド点５Ａ、５Ｂ、５Ｃの方向に傾斜して該第２ボ
ンド点５Ａ、５Ｂ、５Ｃにボンディングされた傾斜部９
Ａ、９Ｂ、９Ｃとからなっている。
【００１０】ネック部高さ７Ａ、７Ｂ、７Ｃと台形部８
Ａ、８Ｂ、８Ｃの連接部には第１屈曲部１５Ａ、１５
Ｂ、１５Ｃが形成され、台形部８Ａ、８Ｂ、８Ｃと傾斜
部９Ａ、９Ｂ、９Ｃの連接部には第２屈曲部１６Ａ、１
６Ｂ、１６Ｃが形成されている。最上位のワイヤ６Ｃの
傾斜部９Ｃ以外のワイヤ６Ａ、６Ｂの傾斜部９Ａ、９Ｂ
は、傾斜角が大きい台形部側傾斜部１７Ａ、１７Ｂと、
この台形部側傾斜部１７Ａ、１７Ｂより傾斜角が小さい
リード側傾斜部１８Ａ、１８Ｂとからなり、台形部側傾
斜部１７Ａ、１７Ｂとリード側傾斜部１８Ａ、１８Ｂの
連接部には第３屈曲部１９Ａ、１９Ｂが形成されてい
る。
【００１１】第２屈曲部１６Ａ、１６Ｂ、１６Ｃは、第
２屈曲部１６Ａが第２ボンド点５Ａより最も離れ、第２
屈曲部１６Ｂ、１６Ｃが順次第２ボンド点５Ｂ、５Ｃ側
にずれ、かつ順次高くなるように形成されている。台形
部側傾斜部１７Ａ、１７Ｂ、傾斜部９Ｃの傾斜角は、台
形部側傾斜部１７Ａが最も小さく、台形部側傾斜部１７
Ｂ、傾斜部９Ｃが順次大きく形成されている。またリー
ド側傾斜部１８Ａ、１８Ｂ、傾斜部９Ｃの傾斜角は、リ
ード側傾斜部１８Ａが最も小さく、リード側傾斜部１８
Ｂ、傾斜部９Ｃが順次大きく形成されている。
【００１２】このような台形ループ形状のワイヤ６Ａ、
６Ｂは、例えば特開平１０−１９９９１６号公報に示す
ワイヤボンディング方法によって形成することができ
る。また台形ループ形状のワイヤ６Ｃは、前記公報で従
来技術として挙げられているワイヤボンディング方法に
よって形成することができる。
【００１３】このように、ワイヤ６Ａ、６Ｂ、６Ｃの第
２屈曲部１６Ａ、１６Ｂ、１６Ｃは、下方の第２屈曲部
１６Ａが第２ボンド点５Ａより最も離れ、上方の第２屈
曲部１６Ｂ、１６Ｃになるに従って第２ボンド点５Ｂ、
５Ｃ側になり、また台形部側傾斜部１７Ａ、１７Ｂ、傾
斜部９Ｃの傾斜角は順次大きく形成され、またリード側
傾斜部１８Ａ、１８Ｂ、傾斜部９Ｃの傾斜角も順次大き
く形成されている。このため、第２ボンド点５Ａ、５
Ｂ、５Ｃが直線状であっても、第２ボンド点５Ａ、５
Ｂ、５Ｃ側のリード側傾斜部１８Ａ、１８Ｂ、傾斜部９
Ｃの間隔は広くなるので、ワイヤ６Ａ、６Ｂ、６Ｃ同士
の接触及び樹脂封止時におけるモールドによるワイヤ６
Ａ、６Ｂ、６Ｃの曲がり等が防止される。即ち、第２ボ
ンド点５Ａ、５Ｂ、５Ｃの位置は各リード１に対して直
角な方向に直線状とすることができ、半導体装置の小型
化が図れる。またボンディング距離が長くなってもワイ
ヤショートが発生しない。
【００１４】図２乃至図６は本発明の第２乃至第６の実
施の形態を示す。以下、前記第１の実施の形態と同じ又
は相当部分には同一符号を付し、その詳細な説明は省略
する。
【００１５】図２は本発明の第２の実施の形態を示す。
図１は、ワイヤ６Ａ、６Ｂ、６Ｃが平面的に交差しない
で形成されるものに適用した場合について説明した。図
２は、ワイヤ６Ａがワイヤ６Ｂ、６Ｃに対して平面的に
交差して形成されたものに適用した場合を示す。この場
合も前記第１図の実施の形態と同様に、ワイヤ６Ａ、６
Ｂ、６Ｃの第２屈曲部１６Ａ、１６Ｂ、１６Ｃは、下方
の第２屈曲部１６Ａが第２ボンド点５Ａより最も離れ、
上方の第２屈曲部１６Ｂ、１６Ｃになるに従って第２ボ
ンド点５Ｂ、５Ｃ側になり、また台形部側傾斜部１７
Ａ、１７Ｂ、傾斜部９Ｃの傾斜角は順次大きく形成さ
れ、またリード側傾斜部１８Ａ、１８Ｂ、傾斜部９Ｃの
傾斜角も順次大きく形成されている。このため、第２ボ
ンド点５Ａ、５Ｂ、５Ｃの位置は各リード１に対して直
角な方向に直線状であっても、第２ボンド点５Ａ、５
Ｂ、５Ｃ側のリード側傾斜部１８Ａ、１８Ｂ、傾斜部９
Ｃの間隔は広くなるので、図１の第１の実施の形態と同
様の効果が得られる。
【００１６】図３及び図４は本発明の第３及び第４の実
施の形態を示す。図１及び図２は３個の半導体チップ３
Ａ、３Ｂ、３Ｃが積層されたものに適用した場合につい
て説明した。図３及び図４は２個の半導体チップ３Ａ、
３Ｃが積層されたものに適用した場合を示す。この場合
も、ワイヤ６Ａ、６Ｃの第２屈曲部１６Ａ、１６Ｃは、
下方の第２屈曲部１６Ａが第２ボンド点５Ａより最も離
れ、上方の第２屈曲部１６Ｃが第２ボンド点５Ｃ側にな
り、また台形部側傾斜部１７Ａ、傾斜部９Ｃの傾斜角は
順次大きく形成され、またリード側傾斜部１８Ａ、傾斜
部９Ｃの傾斜角も順次大きく形成されている。このた
め、第２ボンド点５Ａ、５Ｃの位置は各リード１に対し
て直角な方向に直線状であっても、第２ボンド点５Ａ、
５Ｃ側のリード側傾斜部１８Ａ、傾斜部９Ｃの間隔は広
くなるので、図１の第１の実施の形態と同様の効果が得
られる。即ち、積層される半導体チップ３Ａ、３Ｂ、３
Ｃ・・・の数は、前記した３個又は２個に限定されな
く、４個以上であっても同様に適用できる。
【００１７】図５及び図６は本発明の第５及び第６の実
施の形態を示す。図１及び図２においては、各半導体チ
ップ３Ａ、３Ｂ、３Ｃにそれぞれ１個の第１ボンド点４
Ａ、４Ｂ、４Ｃのみを図示し、その第１ボンド点４Ａ、
４Ｂ、４Ｃに対応したリード１のみを図示した。しか
し、一般に、各半導体チップ３Ａ、３Ｂ、３Ｃの第１ボ
ンド点４Ａ、４Ｂ、４Ｃは、各半導体チップ３Ａ、３
Ｂ、３Ｃの各辺に沿って複数個設けられ、それぞれの第
１ボンド点４Ａ、４Ｂ、４Ｃに対応してリード１が設け
られている。図５及び図６は、１例として半導体チップ
３Ａに、各辺に沿った第１ボンド点４Ａの他に第１ボン
ド点４Ａ１を有するものに適用した場合を示す。
【００１８】この場合も前記第１図の実施の形態と同様
に、ワイヤ６Ａ、６Ａ１、６Ｂ、６Ｃの第２屈曲部１６
Ａ、１６Ａ１、１６Ｂ、１６Ｃは、下方の第２屈曲部１
６Ａが第２ボンド点５Ａより最も離れ、上方の第２屈曲
部１６Ａ１、１６Ｂ、１６Ｃになるに従って第２ボンド
点５Ａ１、５Ｂ、５Ｃ側になり、また台形部側傾斜部１
７Ａ、１７Ａ１、１７Ｂ、傾斜部９Ｃ及びリード側傾斜
部１８Ａ、１８Ａ１、１８Ｂ、傾斜部９Ｃの傾斜角は順
次大きく形成されている。このため、第２ボンド点５
Ａ、５Ａ１、５Ｂ、５Ｃの位置は各リード１に対して直
角な方向に直線状であっても、第２ボンド点５Ａ、５Ａ
１、５Ｂ、５Ｃ側のリード側傾斜部１８Ａ、１８Ａ１、
１８Ｂ、傾斜部９Ｃの間隔は広くなるので、図１の第１
の実施の形態と同様の効果が得られる。図中、１９Ａ１
はワイヤ６Ａ１の第３屈曲部を示す。
【００１９】なお、上記各実施の形態においては、最上
位のワイヤ６Ｃ以外のワイヤ６Ａ、６Ａ１、６Ｂの傾斜
部９Ａ、９Ａ１、９Ｂには、全て第３屈曲部１９Ａ、１
９Ａ１、１９Ｂを形成したが、少なくとも最下位のワイ
ヤ６Ａに第３屈曲部１９Ａを形成しても効果を有する。
【００２０】
【発明の効果】本発明は、リードフレームに複数個の半
導体チップが積層して固定され、半導体チップの第１ボ
ンド点とリードフレームのリードの第２ボンド点間を、
第１ボンド点より立ち上がったネック部高さ、このネッ
ク部高さに連なる台形部、この台形部に連なり第２ボン
ド点の方向に傾斜して該第２ボンド点にボンディングさ
れた傾斜部とからなる台形ループ形状のワイヤで接続
し、最上位のワイヤ以外のワイヤの前記傾斜部には、少
なくとも最下位のワイヤに屈曲部を形成したので、半導
体装置の小型化が図れると共に、ボンディング距離が長
くなってもワイヤショートが発生しない。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示
し、（ａ）は正面説明図、（ｂ）は平面説明図である。
【図２】本発明の半導体装置の第２の実施の形態を示
し、（ａ）は正面説明図、（ｂ）は平面説明図である。
【図３】本発明の半導体装置の第３の実施の形態を示
し、（ａ）は正面説明図、（ｂ）は平面説明図である。
【図４】本発明の半導体装置の第４の実施の形態を示
し、（ａ）は正面説明図、（ｂ）は平面説明図である。
【図５】本発明の半導体装置の第５の実施の形態を示
し、（ａ）は正面説明図、（ｂ）は平面説明図である。
【図６】本発明の半導体装置の第６の実施の形態を示
し、（ａ）は正面説明図、（ｂ）は平面説明図である。
【符号の説明】
１ リード ２ リードフレーム ３Ａ、３Ｂ、３Ｃ 半導体チップ ４Ａ、４Ａ１、４Ｂ、４Ｃ 第１ボンド点 ５Ａ、５Ａ１、５Ｂ、５Ｃ 第２ボンド点 ６Ａ、６Ａ１、６Ｂ、６Ｃ ワイヤ ７Ａ、７Ａ１、７Ｂ、７Ｃ ネック部高さ ８Ａ、８Ａ１、８Ｂ、８Ｃ 台形部 ９Ａ、９Ａ１、９Ｂ、９Ｃ 傾斜部 １５Ａ、１５Ａ１、１５Ｂ、１５Ｃ 第１屈曲部 １６Ａ、１６Ａ１、１６Ｂ、１６Ｃ 第２屈曲部 １７Ａ、１７Ａ１、１７Ｂ 台形部側傾斜部 １８Ａ、１８Ａ１、１８Ｂ リード側傾斜部 １９Ａ、１９Ａ１、１９Ｂ 第３屈曲部

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 リードフレームに複数個の半導体チップ
    が積層して固定され、半導体チップの第１ボンド点とリ
    ードフレームのリードの第２ボンド点間を、第１ボンド
    点より立ち上がったネック部高さ、このネック部高さに
    連なる台形部、この台形部に連なり第２ボンド点の方向
    に傾斜して該第２ボンド点にボンディングされた傾斜部
    とからなる台形ループ形状のワイヤで接続し、最上位の
    ワイヤ以外のワイヤの前記傾斜部には、少なくとも最下
    位のワイヤに屈曲部を形成したことを特徴とする半導体
    装置。
  2. 【請求項２】 リードフレームに複数個の半導体チップ
    が積層して固定され、半導体チップの第１ボンド点とリ
    ードフレームのリードの第２ボンド点間を、第１ボンド
    点より立ち上がったネック部高さ、このネック部高さに
    連なる台形部、この台形部に連なり第２ボンド点の方向
    に傾斜して該第２ボンド点にボンディングされた傾斜部
    とからなる台形ループ形状のワイヤで接続し、最上位の
    ワイヤ以外のワイヤの前記傾斜部には第３屈曲部を形成
    し、台形部と傾斜部の連接部の第２屈曲部と前記第３屈
    曲部を結ぶ傾斜角が大きい台形部側傾斜部と、前記第３
    屈曲部と第２ボンド点を結び前記台形部側傾斜部より傾
    斜角が小さいリード側傾斜部とからなり、前記第２屈曲
    部は、下方の第２屈曲部が第２ボンド点より最も離れ、
    上方の第２屈曲部になるに従って第２ボンド点側にな
    り、また下方の台形部側傾斜部から上方の台形部側傾斜
    部に続いて最上位の傾斜部及び下方のリード側傾斜部か
    ら上方のリード側傾斜部に続いて最上位の傾斜部になる
    に従って傾斜角は順次大きく形成されていることを特徴
    とする半導体装置。
JP2000165557A 2000-06-02 2000-06-02 半導体装置 Expired - Fee Related JP3370646B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000165557A JP3370646B2 (ja) 2000-06-02 2000-06-02 半導体装置
TW090101994A TW506024B (en) 2000-06-02 2001-02-01 Semiconductor device
KR1020010012426A KR20010110080A (ko) 2000-06-02 2001-03-10 반도체 장치
US09/871,870 US20010054759A1 (en) 2000-06-02 2001-06-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000165557A JP3370646B2 (ja) 2000-06-02 2000-06-02 半導体装置

Publications (2)

Publication Number Publication Date
JP2001345339A true JP2001345339A (ja) 2001-12-14
JP3370646B2 JP3370646B2 (ja) 2003-01-27

Family

ID=18669013

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000165557A Expired - Fee Related JP3370646B2 (ja) 2000-06-02 2000-06-02 半導体装置

Country Status (4)

Country Link
US (1) US20010054759A1 (ja)
JP (1) JP3370646B2 (ja)
KR (1) KR20010110080A (ja)
TW (1) TW506024B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1314119C (zh) * 2002-02-25 2007-05-02 精工爱普生株式会社 半导体装置及其制造方法、电路板和电子仪器
JP2008034567A (ja) * 2006-07-27 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法
US8278768B2 (en) 2009-01-15 2012-10-02 Panasonic Corporation Semiconductor device including wires connecting electrodes to an inner lead

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157314B2 (en) 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
KR100819730B1 (ko) 2000-08-14 2008-04-07 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
US7352199B2 (en) * 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
US6843421B2 (en) 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US6731011B2 (en) 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US6933223B1 (en) * 2004-04-15 2005-08-23 National Semiconductor Corporation Ultra-low loop wire bonding
KR100843441B1 (ko) * 2007-01-02 2008-07-03 삼성전기주식회사 멀티칩 패키지
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1314119C (zh) * 2002-02-25 2007-05-02 精工爱普生株式会社 半导体装置及其制造方法、电路板和电子仪器
JP2008034567A (ja) * 2006-07-27 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法
US8278768B2 (en) 2009-01-15 2012-10-02 Panasonic Corporation Semiconductor device including wires connecting electrodes to an inner lead

Also Published As

Publication number Publication date
TW506024B (en) 2002-10-11
JP3370646B2 (ja) 2003-01-27
KR20010110080A (ko) 2001-12-12
US20010054759A1 (en) 2001-12-27

Similar Documents

Publication Publication Date Title
JP2001345339A (ja) 半導体装置
KR101143836B1 (ko) 반도체 패키지 및 그 반도체 패키지의 와이어 루프 형성방법
KR20060029925A (ko) 멀티칩 패키지 및 그 제조방법
JPH06252328A (ja) 半導体素子搭載用のリードフレーム
US9099625B2 (en) LED package and metallic frame thereof
JP5595694B2 (ja) 半導体装置
JP5164490B2 (ja) 半導体装置及びその製造方法
US7432588B2 (en) Semiconductor device and method of fabricating the same
KR100285535B1 (ko) 와이어본딩방법
JP2007073937A (ja) ボンディングワイヤのループ形状及びそのループ形状を備えた半導体装置並びにボンディング方法
JP2007150144A (ja) 半導体装置およびその製造方法
JP2010087403A (ja) 半導体装置
US20040164391A1 (en) Stacked semiconductor device
JP4699829B2 (ja) リードフレーム基盤及び基板基盤半導体パッケージ用ボンディング構造とその製造方法
KR101133123B1 (ko) 와이어 본딩 방법 및 그에 의한 반도체 패키지
JP4086016B2 (ja) 熱電モジュール搭載パッケージ
KR100566781B1 (ko) 리드 온 칩 타입 반도체 패키지
KR0128247Y1 (ko) 반도체 패키지용 리드 프레임
JP2970755B2 (ja) 半導体装置
JP4059109B2 (ja) 樹脂封止電子回路基板
JP2008041999A (ja) 半導体装置およびその製造方法
JP2008091734A (ja) 半導体装置およびその製造方法
JPS6230498B2 (ja)
JP4451790B2 (ja) 半導体装置、半導体装置の製造方法およびカード型記録媒体
JPH0322448A (ja) Ｔａｂ方式半導体装置用リードフレーム

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021018

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081115

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091115

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101115

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees