JPH0529525A - 半導体パツケージ - Google Patents

半導体パツケージ

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JPH0529525A
JPH0529525A JP3208588A JP20858891A JPH0529525A JP H0529525 A JPH0529525 A JP H0529525A JP 3208588 A JP3208588 A JP 3208588A JP 20858891 A JP20858891 A JP 20858891A JP H0529525 A JPH0529525 A JP H0529525A
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JP
Japan
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external electrode
semiconductor package
package
electrode leads
electrode lead
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Mitsuru Hatomura
充 鳩村
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】デバイスの集積度の増加に伴いパッケージが多
ピン化しても、従来よりも小型化可能な半導体パッケー
ジを得る。 【構成】パッケージ基体１側面の複数本の外部電極リー
ドは、上記パッケージ基体１の厚み方向に、外部電極リ
ード２ａと外部電極リード２ｂのように多段に重ねて設
置する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体パッケージに関
し、特に外部電極リードの数が増えても小型化可能な半
導体パッケージに関するものである。
【０００２】
【従来の技術】図６は従来の半導体製品のパッケージの
外観を示す図であり、この図では特に１６ピンリードの
半導体パッケージを例にとっている。図７は従来の半導
体製品のパッケージの断面構造を示す概略図である。図
８は従来の半導体製品のパッケージのワイヤボンディン
グを示す図である。各図において、１はモールド樹脂か
らなるパッケージ基体、２は外部電極リード、３はＩＣ
チップ４をダイボンドするダイパッド、５は金線、６は
Ｐｂ−Ｓｎ系半田等の接合材、７はボンディングパッド
である。
【０００３】次に半導体製品（以下、デバイスと称す
る）内部の構造について説明する。図７に示すようにＩ
Ｃチップ４は、フレームのダイパッド３の上にＰｂ−Ｓ
ｎ系半田等の接合材６にてダイボンドされている。また
ＩＣチップ４は、図８に示すように金線５にて外部電極
リード２とワイヤボンディングされている。外部電極リ
ード２の一部，ＩＣチップ４，金線５，ダイパッド３は
樹脂でモールドされており、また、各外部電極リード２
はリードフォーミング機によりリード加工され、図６に
示すようなデバイスの外観となっている。
【０００４】
【発明が解決しようとする課題】従来の半導体パッケー
ジは以上のように構成されているので、最近の傾向とし
てデバイスの小型化が強く要求され、パッケージの小型
化を進める必要があるにもかかわらず、デバイスの集積
度が増すにつれてＩＣのピン数も増え、それに伴って外
部電極リード２の本数も多くなるため、パッケージが大
型化してしまうという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、ＩＣピン数が増えても従来仕様
のパッケージより小型化された半導体パッケージを得る
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体パ
ッケージは、パッケージ基体側面に複数本の外部電極リ
ードを有するものにおいて、前記外部電極リードは、前
記パッケージ基体の厚み方向に複数段重ねられて多段に
配置形成されているものである。
【０００７】また、この発明に係る半導体パッケージ
は、上記多段に配置形成された外部電極リードは所望の
形状にフォーミングされているものである。
【０００８】さらに、この発明に係る半導体パッケージ
は、上記多段に配置形成された外部電極リードが互いに
完全に重なり合うように設置されているものである。
【０００９】
【作用】この発明における半導体パッケージは、複数本
の外部電極リードを、上記パッケージ基体の厚み方向に
複数段重ね多段に配置形成したので、デバイスの集積度
が増し、ＩＣピン数が増えても従来より小型化された半
導体パッケージを得ることができ、また半導体パッケー
ジの基板等への可能な実装方法の幅が広がり、実装位置
の制約が多い場合にも所望の実装が可能となる。
【００１０】また、この発明における半導体パッケージ
は、上記多段に配置形成した外部電極リードを所望の形
状にフォーミングしたので、半導体パッケージの基板等
への可能な実装方法の幅が広がり、実装位置の制約が多
い場合にも所望の実装がさらに可能となる。
【００１１】さらに、この発明における半導体パッケー
ジは、上記多段に配置形成した外部電極リードを互いに
完全に重なり合うように設置したので、さらに小型化さ
れた半導体パッケージが得られ、半導体パッケージの基
板等への実装も容易となる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体パッケー
ジの外観を示した図であり、この図では特に３２ピンの
外部電極リードを２段に設置した構造となっている。図
２は、上記実施例による半導体パッケージの断面構造を
示した概略図である。図３は、上記実施例による半導体
パッケージのワイヤレスボンディングを示した図であ
る。各図において、１はモールド樹脂からなるパッケー
ジ基体、２ａ，２ｂはそれぞれ、外部電極リードをパッ
ケージ基体１の厚み方向に階段状に２重構造としたとき
下段に設置された第１外部電極リードおよび上段に設置
された第２外部電極リードであり、４はＩＣチップ、３
はＩＣチップ４をダイボンドするダイパッド、５ａは第
１外部電極リード２ａとワイヤボンドされている金線、
５ｂは第２外部電極リード２ｂとワイヤボンドされてい
る金線、６は接合材、７はＩＣチップ４のボンディング
パッドである。
【００１３】図２に示すように、ＩＣチップ４はフレー
ムダイパッド３の上に接合材６にてダイボンドされてい
る。また、図２，図３に示すようにＩＣチップ４上のボ
ンディングパッド７は、金線５ａ，５ｂによりそれぞれ
第１外部電極リード，第２外部電極リードとワイヤボン
ディングされている。さらに、外部電極リード２ａ，２
ｂの一部，ＩＣチップ４，金線５ａ，金線５ｂ，ダイパ
ッド３は樹脂でモールドされており、図１に示すような
半導体パッケージの外観となっている。
【００１４】このように上記実施例のような半導体パッ
ケージでは、外部電極リードが第１外部電極リード２
ａ，第２外部電極リード２ｂの２段構造になっており、
また、第１外部電極リード２ａ，第２外部電極リード２
ｂとは互いに少なくとも一部が、あるいは全面が重なり
合っていることにより、従来パッケージと比べて、同一
リード（ピン）数で（各リード間のピッチも同じで）あ
れば横方向の長さは約半分或いはそれ以下になるので、
パッケージ全体の面積が狭くなる。また、デバイスの集
積度が増して多ピン化になっても、従来よりもパッケー
ジを小型化することができる。
【００１５】なお、図４は本発明の第２の実施例による
半導体パッケージの断面図であり、これは外部電極リー
ドをパッケージ基体１の厚み方向に第１外部電極リード
２ａ，第２外部電極リード２ｂ及び第３外部電極リード
２ｃと３段に重ねた構造としたものである。この場合、
上記実施例のように、同一本数のリード（ピン）を２段
重ねにした場合と比較して、全体の面積をさらに縮小さ
せることができ、より小型化されたパッケージを実現で
きる。従って、半導体パッケージの基板等への可能な実
装方法の幅が広がり、実装位置の制約が多い場合にも所
望の実装が可能となる。
【００１６】また、図５は本発明の第３の実施例を示
し、これは上記実施例による半導体パッケージにおい
て、上段に設置した第２外部電極リード２ｂをパッケー
ジ基体１に対して水平方向，或いは上向きになるようフ
ォーミングしたものである。このように外部電極リード
を所望の形状にフォーミングした上で設置することで、
半導体パッケージの基板等への実装方法及び実装位置等
の面でさらに幅広い応用が可能となる。
【００１７】以上のように、パッケージを小型化し、ま
た、外部電極リードを所望の形状にフォーミングするこ
とにより、半導体パッケージの基板等への可能な実装方
法の幅がひろくなり、実装位置の制約が多い場合にも所
望の実装が可能となる。
【００１８】
【発明の効果】以上のように、この発明に係る半導体パ
ッケージによれば、複数本の外部電極リードを、上記パ
ッケージ基体の厚み方向に複数段重ねられて多段に配置
形成さし、また、前記多段に配置形成された外部電極リ
ードは互いに完全に重なり合うように設置し、また、前
記多段に配置形成された外部電極リードを所望の形状に
フォーミングしたので、デバイスの集積度が増し、ＩＣ
ピン数が増えても従来より小型化された半導体パッケー
ジを得ることができ、また、半導体パッケージの基板等
への可能な実装方法の幅が増大し、実装位置の制約が多
い場合にも所望の実装が可能となる効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例による半導体パッケージの
外観を示す図である。
【図２】この発明の一実施例による半導体パッケージの
断面を示す図である。
【図３】この発明の一実施例による半導体パッケージの
ワイヤボンディングした状態を示す図である。
【図４】この発明の第２の実施例による半導体パッケー
ジの応用例断面図である。
【図５】本発明の第３の実施例による半導体パッケージ
の応用例断面図である。
【図６】従来の半導体パッケージの外観を示す図であ
る。
【図７】従来の半導体パッケージの断面を示す図であ
る。
【図８】従来の半導体パッケージのワイヤボンディング
した状態を示す図である。
【符号の説明】
１ パッケージ基体 ２ａ 第１外部電極リード ２ｂ 第２外部電極リード ２ｃ 第３外部電極リード ３ ダイパッド ４ ＩＣチップ ５ａ リード２ａとワイヤボンドされている金線 ５ｂ リード２ｂとワイヤボンドされている金線 ５ｃ リード２ｃとワイヤボンドされている金線 ６ 接合材 ７ ボンディングパッド

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 パッケージ基体側面に複数本の外部電極
    リードを有する半導体パッケージにおいて、 上記外部電極リードは、上記パッケージ基体の厚み方向
    に複数段重ねられて多段に配置形成されていることを特
    徴とする半導体パッケージ。
  2. 【請求項２】 上記多段に配置形成された外部電極リー
    ドは、所望の形状にフォーミングされていることを特徴
    とする請求項１記載の半導体パッケージ。
  3. 【請求項３】 上記多段に配置形成された外部電極リー
    ドは、互いに完全に重なり合うように設置されているこ
    とを特徴とする請求項１記載の半導体パッケージ。
JP3208588A 1991-07-23 1991-07-23 半導体パツケージ Pending JPH0529525A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592019A (en) * 1994-04-19 1997-01-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and module
KR100376884B1 (ko) * 2001-04-24 2003-03-19 주식회사 하이닉스반도체 스택 패키지
US6737680B2 (en) 2001-05-15 2004-05-18 Sharp Kabushiki Kaisha Method and apparatus for fabricating a photocoupler with reduced mount area
JP2008124228A (ja) * 2006-11-13 2008-05-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

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