JPH06132475A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH06132475A JPH06132475A JP30455392A JP30455392A JPH06132475A JP H06132475 A JPH06132475 A JP H06132475A JP 30455392 A JP30455392 A JP 30455392A JP 30455392 A JP30455392 A JP 30455392A JP H06132475 A JPH06132475 A JP H06132475A
- Authority
- JP
- Japan
- Prior art keywords
- package
- wire
- lead frame
- semiconductor
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 従来とほぼ同一投影面積の１パッケージ内に
複数の半導体チップを収納して、実装密度の飛躍的な向
上を可能とする。 【構成】 リードフレーム１ａは、半導体チップ２及び
ワイヤー３を有する部位が下方に屈曲されている。リー
ドフレーム１ｂは、半導体チップ２及びワイヤー３を有
する部位が上方に屈曲されている。リードフレーム１
ａ、１ｂを、互いに他のリードフレーム１ｂ、１ａ、半
導体チップ２及びワイヤー３に接触しないように、２方
向から立体的に交差させて、封止樹脂４により封止す
る。
複数の半導体チップを収納して、実装密度の飛躍的な向
上を可能とする。 【構成】 リードフレーム１ａは、半導体チップ２及び
ワイヤー３を有する部位が下方に屈曲されている。リー
ドフレーム１ｂは、半導体チップ２及びワイヤー３を有
する部位が上方に屈曲されている。リードフレーム１
ａ、１ｂを、互いに他のリードフレーム１ｂ、１ａ、半
導体チップ２及びワイヤー３に接触しないように、２方
向から立体的に交差させて、封止樹脂４により封止す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体パッケージに関
する。
する。
【０００２】
【従来の技術】図４は従来の半導体パッケージにおける
ＤＩＰ(Dual Inline Package) 型の断面図であり、１ｎ
はリードフレーム、２は半導体チップ、３はリードフレ
ーム１ｎのリードとチップ２とを電気的に接続するワイ
ヤー、４は封止樹脂である。
ＤＩＰ(Dual Inline Package) 型の断面図であり、１ｎ
はリードフレーム、２は半導体チップ、３はリードフレ
ーム１ｎのリードとチップ２とを電気的に接続するワイ
ヤー、４は封止樹脂である。
【０００３】このような従来の半導体パッケージでは、
１パッケージ内に１チップを収納させる構造をしてお
り、実装密度の向上には、主にリードピッチの短縮等に
よるパッケージ自身の小形化に注力されて来た。
１パッケージ内に１チップを収納させる構造をしてお
り、実装密度の向上には、主にリードピッチの短縮等に
よるパッケージ自身の小形化に注力されて来た。
【０００４】
【発明が解決しようとする課題】従来は、実装密度の向
上のために、パッケージ本体の小形化に注力して来た
が、これのみでは限界があり、実装密度の飛躍的な向上
は望めないという問題があった。
上のために、パッケージ本体の小形化に注力して来た
が、これのみでは限界があり、実装密度の飛躍的な向上
は望めないという問題があった。
【０００５】そこで、この発明は、従来とほぼ同一投影
面積に複数の半導体チップを収納して、実装密度の飛躍
的な向上を可能とする半導体パッケージを提供すること
を目的とする。
面積に複数の半導体チップを収納して、実装密度の飛躍
的な向上を可能とする半導体パッケージを提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するために、複数のリードが形成された複数の半導体
チップを樹脂封止した半導体パッケージにおいて、前記
複数の半導体チップのリードが互いに接触しないように
前記リードを変形させたものである。
決するために、複数のリードが形成された複数の半導体
チップを樹脂封止した半導体パッケージにおいて、前記
複数の半導体チップのリードが互いに接触しないように
前記リードを変形させたものである。
【０００７】
【作用】以上のように構成することにより、１パッケー
ジ内に複数の半導体チップを収納することが可能とな
り、結果として、実装密度を飛躍的に向上させることが
できる。
ジ内に複数の半導体チップを収納することが可能とな
り、結果として、実装密度を飛躍的に向上させることが
できる。
【０００８】
【実施例】図１は本発明の第１実施例におけるＤＩＰ型
の断面図であり、１ａ、１ｂはリードフレーム、２は半
導体チップ、３はリードフレームのリードとチップ２と
を電気的に接続するワイヤー、４は封止樹脂である。
の断面図であり、１ａ、１ｂはリードフレーム、２は半
導体チップ、３はリードフレームのリードとチップ２と
を電気的に接続するワイヤー、４は封止樹脂である。
【０００９】リードフレーム１ａはその上面に１個目の
チップ２とそのワイヤー３とを有し、封止樹脂４の内部
で下方に屈曲し、リードフレーム１ｂは２個目のチップ
２とそのワイヤー３とを上面に有し、封止樹脂４の内部
で上方に屈曲しており、互いに接触することを避けてい
る。
チップ２とそのワイヤー３とを有し、封止樹脂４の内部
で下方に屈曲し、リードフレーム１ｂは２個目のチップ
２とそのワイヤー３とを上面に有し、封止樹脂４の内部
で上方に屈曲しており、互いに接触することを避けてい
る。
【００１０】これを組み立てるには、ほぼ従来の工程を
流用できるが、ダイボンド工程及びワイヤーボンド工
程で、リードフレーム１ａ、１ｂの通過するステージに
リードフレーム１ａ、１ｂの段差に応じた段差を設ける
こと、封止工程においては、まずダイボンド及びワイ
ヤーボンド済のリードフレーム１ａを成形金型にセット
し、次いでダイボンド及びワイヤーボンド済のリードフ
レーム１ｂを成形金型にリードフレーム１ａと向い合う
ようにセットした後、成形金型を締めて成形すること、
の２点の変更が必要となる。
流用できるが、ダイボンド工程及びワイヤーボンド工
程で、リードフレーム１ａ、１ｂの通過するステージに
リードフレーム１ａ、１ｂの段差に応じた段差を設ける
こと、封止工程においては、まずダイボンド及びワイ
ヤーボンド済のリードフレーム１ａを成形金型にセット
し、次いでダイボンド及びワイヤーボンド済のリードフ
レーム１ｂを成形金型にリードフレーム１ａと向い合う
ようにセットした後、成形金型を締めて成形すること、
の２点の変更が必要となる。
【００１１】図２は本発明の第２実施例におけるＤＩＰ
型の断面図であり、図１のリードフレーム１ａ、１ｂを
同一のリードフレーム１ｃのみで構成したものである。
型の断面図であり、図１のリードフレーム１ａ、１ｂを
同一のリードフレーム１ｃのみで構成したものである。
【００１２】リードフレーム１ｃはチップ２及びワイヤ
ー３を搭載すべき部位が下方へ屈曲し、上面にチップ２
及びワイヤー３を有している。
ー３を搭載すべき部位が下方へ屈曲し、上面にチップ２
及びワイヤー３を有している。
【００１３】これを組み立てるには、このリードフレー
ム１ｃを２枚対向させて封止すれば良く、図１のように
別々のリードフレーム１ａ、１ｂを用意したり、それぞ
れのためのダイボンダーステージ及びワイヤーボンダー
ステージを用意する必要もなくなり、従来の生産設備が
ほぼ流用できるようになる。
ム１ｃを２枚対向させて封止すれば良く、図１のように
別々のリードフレーム１ａ、１ｂを用意したり、それぞ
れのためのダイボンダーステージ及びワイヤーボンダー
ステージを用意する必要もなくなり、従来の生産設備が
ほぼ流用できるようになる。
【００１４】図３は本発明の第３実施例における半導体
パッケージの平面図であり、（ａ）は封止樹脂４の内部
でそれぞれが立体交差しているリードフレーム１ｄ〜１
ｇを４方向から組み合せてＱＦＰ(Quad Flat Package)
型としたもの、（ｂ）は同じく封止樹脂４の内部におい
て立体交差するリードフレーム１ｈ〜１ｍを用いて六角
形のパッケージを構成したものである。
パッケージの平面図であり、（ａ）は封止樹脂４の内部
でそれぞれが立体交差しているリードフレーム１ｄ〜１
ｇを４方向から組み合せてＱＦＰ(Quad Flat Package)
型としたもの、（ｂ）は同じく封止樹脂４の内部におい
て立体交差するリードフレーム１ｈ〜１ｍを用いて六角
形のパッケージを構成したものである。
【００１５】このように本実施例においては、ＳＩＰ(S
ingle Inline Package) に用いられる複数のリードフレ
ームを、互いに他のリードフレーム、チップ及びワイヤ
ーに接触しないように、封止後のパッケージ内に収まる
部位とパッケージ外に突出する部位との間で段差を設け
て、これら複数のリードフレームを多方向から立体的に
交差させるようにしている。従って、リードフレームの
曲げ加工や封止工程に現実的な限度はあるが、パッケー
ジ形状は究極的には円形に近い多角形又は円形となり、
多大なチップを１パッケージ内に収めることが可能とな
る。
ingle Inline Package) に用いられる複数のリードフレ
ームを、互いに他のリードフレーム、チップ及びワイヤ
ーに接触しないように、封止後のパッケージ内に収まる
部位とパッケージ外に突出する部位との間で段差を設け
て、これら複数のリードフレームを多方向から立体的に
交差させるようにしている。従って、リードフレームの
曲げ加工や封止工程に現実的な限度はあるが、パッケー
ジ形状は究極的には円形に近い多角形又は円形となり、
多大なチップを１パッケージ内に収めることが可能とな
る。
【００１６】
【発明の効果】以上説明したように本発明によれば、従
来とほぼ同一投影面積の１パッケージ内に複数の半導体
チップを収納することが可能となり、結果として、実装
密度の飛躍的な向上に大きく貢献することができる。
来とほぼ同一投影面積の１パッケージ内に複数の半導体
チップを収納することが可能となり、結果として、実装
密度の飛躍的な向上に大きく貢献することができる。
【図１】本発明による半導体パッケージの第１実施例に
おけるＤＩＰ型の断面図である。
おけるＤＩＰ型の断面図である。
【図２】本発明による半導体パッケージの第２実施例に
おけるＤＩＰ型の断面図である。
おけるＤＩＰ型の断面図である。
【図３】本発明による半導体パッケージの第３実施例に
おける平面図である。
おける平面図である。
【図４】従来の半導体パッケージにおけるＤＩＰ型の断
面図である。
面図である。
１ａ〜１ｍ リードフレーム ２ 半導体チップ ３ ワイヤー ４ 封止樹脂
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/28 Ａ 8617−4Ｍ 23/50 Ｔ 9272−4Ｍ
Claims (1)
- 【請求項１】 複数のリードが形成された複数の半導体
チップを樹脂封止した半導体パッケージにおいて、前記
複数の半導体チップのリードが互いに接触しないように
前記リードを変形させたことを特徴とする半導体パッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30455392A JPH06132475A (ja) | 1992-10-16 | 1992-10-16 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30455392A JPH06132475A (ja) | 1992-10-16 | 1992-10-16 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132475A true JPH06132475A (ja) | 1994-05-13 |
Family
ID=17934383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30455392A Withdrawn JPH06132475A (ja) | 1992-10-16 | 1992-10-16 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132475A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780688B1 (ko) * | 2005-06-24 | 2007-11-30 | 주식회사 하이닉스반도체 | Ｔｓｏｐ 타입 패키지 |
| JP2008300671A (ja) * | 2007-05-31 | 2008-12-11 | Sanyo Electric Co Ltd | 半導体装置 |
-
1992
- 1992-10-16 JP JP30455392A patent/JPH06132475A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780688B1 (ko) * | 2005-06-24 | 2007-11-30 | 주식회사 하이닉스반도체 | Ｔｓｏｐ 타입 패키지 |
| JP2008300671A (ja) * | 2007-05-31 | 2008-12-11 | Sanyo Electric Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |