JP2636808B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2636808B2
JP2636808B2 JP7164267A JP16426795A JP2636808B2 JP 2636808 B2 JP2636808 B2 JP 2636808B2 JP 7164267 A JP7164267 A JP 7164267A JP 16426795 A JP16426795 A JP 16426795A JP 2636808 B2 JP2636808 B2 JP 2636808B2
Authority
JP
Japan
Prior art keywords
pad
linear
chip
bonding
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7164267A
Other languages
English (en)
Other versions
JPH0917946A (ja
Inventor
哲弘 上村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7164267A priority Critical patent/JP2636808B2/ja
Publication of JPH0917946A publication Critical patent/JPH0917946A/ja
Application granted granted Critical
Publication of JP2636808B2 publication Critical patent/JP2636808B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＣＯＣ（ｃｈｉｐ ｏｎ ｃｈｉｐ）構造を有する半導
体装置に関する。
【０００２】
【従来の技術】機能の異なるデバイスや多機能のデバイ
スを構成する場合等にＣＯＣ構造の半導体装置が用いら
れる。従来のＣＯＣ構造の半導体装置は、図５に示すよ
うに、リードフレームのアイランド１０の上に配線やボ
ンディングパッド（以下単にパッドという）が形成され
た支持用チップ１１を導電性または絶縁性のマウント材
にて固定した後、この上にさらに絶縁性のマウント材に
より素子が形成された半導体チップ３を重ねてマウント
し、そして、内部リード４Ａ，４Ｂと、半導体チップ３
とのパッド６とを導電性のワイヤ１７（１７Ａ〜１７
Ｃ）にて直接ボンディングした構造となっている。尚、
これらのチップ等は一般に外部リードを除いて樹脂封止
される。半導体チップ３のパッド６と内部リード４Ａ，
４Ｂとの接続はワイヤ１７Ｂを直接ボンディングする方
法と、支持用チップ１１上の配線１２を中継にいれワイ
ヤ１７Ａ，１７Ｃで接続する方法の２通りが用いられて
いる。
【０００３】また近年の半導体素子の設計では、１枚の
ウェハーから採れるチップの数を増すため、チップの面
積を限界まで縮小している。そこで、ボンディングパッ
ドにつながる配線の領域を節約するため、パッドの位置
を制限し、図６に示すように、ボンディングするパッド
６と内部リード４Ａとの間に更に他の内部リード４Ｂを
存在させるようになった（このように、他のリードを越
えてボンディングする事を以下オーバーリードボンディ
ングと称する）。
【０００４】オーバーリードボンディングでは、例えば
図６におけるワイヤ１７Ｄがまたぐ内部リード４Ｂとの
間の絶縁性に問題があり、２本以上の内部リードを越え
るオーバーリードボンディングはさらに困難である。こ
のリード４Ｂとワイヤ１７Ｄの絶縁性を確保するための
方法として２つの方法がある。第１の方法は、図７に示
すように、リード４Ｂの上に絶縁膜１３を形成する方法
である。しかしこの方法では絶縁膜１３がワイヤ１７Ｄ
に接触し、ワイヤ１７Ｄが切断される危険性は避けられ
ない。
【０００５】そこで第２の方法として、図８に示すよう
に、内部リード４Ａとつながったアイランド１０Ａとボ
ンディングしたり、図９に示すように、一旦ヒートスプ
レッダー１４とボンディングし、再度ヒートスプレッダ
ー１４と内部リード４Ａとをボンディングすることで、
オーバーリードボンディングそのものを無くす方法が考
えられた。またオーバーリードボンディングを無くすた
めに、ＣＯＣ構造を採用することも可能である。図５に
示したように、支持用チップ１１上の配線１２を経由す
ることで、内部リード４Ｂを間に挟んだパッド６と内部
リード４Ａを接続することが可能である。
【０００６】
【発明が解決しようとする課題】ワイヤの絶縁性を確保
しつつ、ワイヤ切断を防ぐために、オーバーリードボン
ディングを無くす必要が生じたが、図８，図９に示した
ように、アイランド１０Ａやヒートスプレッダー１４を
中継として用いた場合、アイランドおよびヒートスプレ
ッダーは１枚の金属板であるため、２ヵ所以外のオーバ
ーリードボンディングを解消することができないという
問題がある。更に、アイランドやヒートスプレッダーは
金属板（Ｎｉ−Ｆｅ合金やＣｕ合金）から作られている
為、熱履歴により半導体チップに反りを生じたり、モー
ルド樹脂がはがれるという問題も生じる。
【０００７】また、オーバーリードボンディングを無く
すために、図５に示したように、ＣＯＣ構造を採用した
場合、上記の問題は解決できるが、半導体装置の製造コ
ストを下げるために、上にのる半導体チップによらず支
持用チップ１１は共用できるものにする必要がある。し
かし、支持用チップ１１は半導体チップ３の下にあるた
め、支持用チップ１１にはたとえボンディング用のパッ
ドしかないとしても、半導体チップ３専用に作成する必
要がある為、半導体装置の製造コストが高くなるという
問題があるばかりでなく、ＣＯＣ構造にして２つのチッ
プを作成するより、寸法を大きくして１つの半導体チッ
プを作成する方が利点が多い。
【０００８】このように、従来の技術では多数のオーバ
ーリードボンディングを解消しつつ、低コスト化された
半導体装置を実現することが困難であった。
【０００９】本発明の目的は、オーバーリードボンディ
ングをなくし、かつ製造コストの低減された半導体装置
を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
表面に平行な線状パッドを有する支持用チップと、この
線状パッド上に搭載された半導体チップと、線状パッド
上に絶縁膜を介して固定された内部リードとを含むもの
である。そして本発明の半導体装置は、平行線状パッド
を中継として、半導体チップと内部リードを導電性ワイ
ヤで電気的に接続されている。また、パッドは、ワイヤ
の直径の１／２以下のピッチで構成されている。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例の斜視図であ
る。
【００１２】図１においてＣＯＣ構造の半導体装置は、
シリコン基板の表面に複数の平行な線状パッド２が形成
された支持用チップ１と、この線状パッド２上に絶縁性
のポリイミドテープ５を介して搭載された半導体チップ
３と、平行線状パッド２と交差するようにポリイミドテ
ープ５で固定された複数の内部リード４（４Ａ〜４Ｄ）
と、半導体チップ３上のパッド６と内部リード４とを接
続するＡｕ等からなるワイヤ７Ａとパッド６と平行線状
パッドとを接続するワイヤ７Ｂと内部リード４と平行線
状パッドとを接続するワイヤ７Ｃとから主に構成されて
いる。
【００１３】この線状パッド２は単純な平行線形である
ため、上にのる半導体チップ３や内部リード４の形状に
全く影響のない形状であり、他の形状の半導体チップや
内部リードに使用することが可能である。パッド６と平
行線状パッド２をワイヤ７Ｂでボンディングし、さらに
線状パッド２と内部リード４Ａをワイヤ７Ｃでボンディ
ングすることで、パッド６と内部リード４Ａとが電気的
に接続される。ワイヤ７Ｂとワイヤ７Ｃは接続するパッ
ドとパッドもしくは内部リードとの間に他の内部リード
が存在していないため、他の内部リードとのショートや
ワイヤ傷が発生することはない。このとき、ワイヤ７は
公知のボールボンディング法によりボンディングされ、
図２に示すように、支持用チップ１側にボール８を形成
するとワイヤの形状が安定する。そして、別のオーバー
リードボンディングする必要があるパッド６と内部リー
ド４Ｄについても、内部リード４Ａで用いた線状パッド
とは別の線状パッドを用いることで、内部リード同士が
ショートすることなく、オーバーリードボンディングを
無くすことができる。したがって、本第１の実施例では
線状パッド２の数の分だけオーバーリードボンディング
を無くすことが可能である。
【００１４】このように第１の実施例によればオーバー
リードボンディングをなくすことができる為、ワイヤの
ショートによる組立不良を従来の約１０％から０％に低
減できる。又、金属板からなるアイランドを用いること
がなくなる為、半導体チップの反りやモールド樹脂のは
がれをなくすことが可能である。更に、線状パッド上に
内部リードを固定している為、従来のヒートスプレッダ
ーと同程度に熱抵抗を下げることができる。しかも支持
用チップは多種類の半導体チップに適用できる為、ＣＯ
Ｃ構造の半導体装置の製造コストを低減することができ
る。
【００１５】図３は本発明の第２の実施例における線状
パッドの斜視図であり、ボール８によりワイヤ７を接続
した場合を示している。図３において平行線状のパッド
２Ａのピッチはワイヤ７の直径の１／２以下となってい
る。本第２の実施例においては、ワイヤ７のボール８は
ワイヤ７の直径よりも大きな範囲で支持用チップ１と接
触するための、ボール８の下にどのようにパッドが存在
しても、ボール８は２本以上の線状パッドと接合するこ
とになる。第１の実施例の線状パッドでは、図２に示し
たように、ボンディングは線状パッド２の上に行うた
め、ボンディング装置に線状パッド２の認識を行わせる
必要がある。しかし、第２の実施例では線状パッドを認
識させなくても、ボンディングの座標値のみの設定で同
一の線状パッドにワイヤボンディングする事が可能にな
る為、マウント時の支持用チップ１のずれがボンディン
グに悪影響を与えることは無い。
【００１６】支持用チップは、シリコン基板（ウェハ
ー）の表面全体に単純な平行線状のパッド２を形成して
切断すればよいため、切断できる支持用パッドの寸法は
自由に設定することが可能である。つまり、線状パッド
に平行な方向の寸法は線状パッドのピッチの整数倍にな
り、垂直な方向では制約がない。さらに線状パッドのチ
ップがワイヤの直径の１／２以下であれば平行な方向の
寸法の制約も無くなる。したがって、あらゆるサイズの
支持用チップがこのウェハーから得ることが可能であ
り、新しいリードフレーム用に半導体素子（チップ）を
設計する必要は無い。
【００１７】図４は本発明の第３の実施例の斜視図であ
る。本第３の実施例においては、平行な線状パッドが形
成された第１支持用チップ１Ａ上にとひとまわり小さい
第２支持用チップ１Ｂが線状パッドが互いに直角に交わ
るように固定され、その上に、メインの半導体チップ３
と内部リード４とをマウントした構成となっている。内
部リード４のうち第１支持用チップ１Ａ上の線状パッド
に接続される内部リードは特にＬ字状に形成されてい
る。この為、このように構成された第３の実施例におい
ても、内部リード４と半導体チップ３のパッドとの接続
に対してオーバーリードボンディングをする必要が無く
なる。
【００１８】
【発明の効果】以上説明したように本発明は、表面に平
行な線状パッドを有する支持用チップ上に半導体チップ
と内部リードとを固定し、この線状パッドを介して半導
体チップのパッドと内部リードとを接続している為、オ
ーバーリードボンディングをなくすことができる。しか
も支持用チップは多種類の半導体チップに適用できる
為、ＣＯＣ構造の半導体装置の製造コストを低減するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の斜視図。
【図２】第１の実施例における線状パッド部の拡大図。
【図３】本発明の第２の実施例における線状パッド部の
斜視図。
【図４】本発明の第３の実施例の斜視図。
【図５】従来例の斜視図。
【図６】オーバーリードボンディングを説明する為の斜
視図。
【図７】オーバーリードボンディングを説明する為の断
面図。
【図８】他の従来例の斜視図。
【図９】他の従来例の斜視図。
【符号の説明】
１，１Ａ，１Ｂ，１１ 支持用チップ ２，２Ａ 線状チップ ３ 半導体チップ ４，４Ａ〜４Ｄ 内部リード ５ ポリイミドテープ ６ パッド ７，７Ａ〜７Ｃ，１７Ａ〜１７Ｄ ワイヤ ８ ボール １０ アイランド １２ 配線 １３ 絶縁膜 １４ ヒートスプレッダー

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 表面に複数の平行な線状パッドを有する
    半導体からなる支持用チップと、前記線状パッド上に搭
    載されたボンディングパッドを有する半導体チップと、
    前記線状パッド上に前記線状パッドと交差するように絶
    縁層を介して固定された内部リードとを含むことを特徴
    とする半導体装置。
  2. 【請求項２】 ボンディングパッドと内部リードとは線
    状パッドを中継線とし導電性ワイヤにより接続されてい
    る請求項１記載の半導体装置。
  3. 【請求項３】 線状パッドはワイヤの直径の１／２以下
    のピッチで構成されている請求項２記載の半導体装置。
  4. 【請求項４】 支持用チップは面積の大きな第１支持用
    チップと、この第１支持用チップ上に固定された面積の
    小さな第２支持用チップとから構成されている請求項１
    記載の半導体装置。
  5. 【請求項５】 第１支持用チップ上の線状パッドと第２
    支持用チップ上の線状パッドとは交差している請求項４
    記載の半導体装置。
  6. 【請求項６】 線状パッド上に固定される内部リードは
    Ｉ字状リードとＬ字状リードとから構成されている請求
    項４又は請求項５記載の半導体装置。
JP7164267A 1995-06-29 1995-06-29 半導体装置 Expired - Lifetime JP2636808B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7164267A JP2636808B2 (ja) 1995-06-29 1995-06-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7164267A JP2636808B2 (ja) 1995-06-29 1995-06-29 半導体装置

Publications (2)

Publication Number Publication Date
JPH0917946A JPH0917946A (ja) 1997-01-17
JP2636808B2 true JP2636808B2 (ja) 1997-07-30

Family

ID=15789844

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7164267A Expired - Lifetime JP2636808B2 (ja) 1995-06-29 1995-06-29 半導体装置

Country Status (1)

Country Link
JP (1) JP2636808B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012120568A1 (ja) * 2011-03-09 2012-09-13 パナソニック株式会社 半導体装置

Also Published As

Publication number Publication date
JPH0917946A (ja) 1997-01-17

Similar Documents

Publication Publication Date Title
JP2582013B2 (ja) 樹脂封止型半導体装置及びその製造方法
US7485490B2 (en) Method of forming a stacked semiconductor package
US6621152B2 (en) Thin, small-sized power semiconductor package
JP2671922B2 (ja) 半導体パッケージ
US5296737A (en) Semiconductor device with a plurality of face to face chips
JP2001085609A (ja) 半導体装置およびその製造方法
US6201297B1 (en) Semiconductor device
US8030766B2 (en) Semiconductor device
US5559305A (en) Semiconductor package having adjacently arranged semiconductor chips
JP3658162B2 (ja) 半導体装置
JP2636808B2 (ja) 半導体装置
KR100390466B1 (ko) 멀티칩 모듈 반도체패키지
JP3686047B2 (ja) 半導体装置の製造方法
EP0474224B1 (en) Semiconductor device comprising a plurality of semiconductor chips
JP3529507B2 (ja) 半導体装置
JPH0817870A (ja) 半導体装置
JP3942495B2 (ja) 半導体装置
JP3454192B2 (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
KR101008534B1 (ko) 전력용 반도체모듈패키지 및 그 제조방법
JP2871575B2 (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP4175339B2 (ja) 半導体装置の製造方法
JP3016049B2 (ja) 半導体装置
JP2568057B2 (ja) 集積回路装置
JP3398556B2 (ja) 半導体装置の製造方法
JP2505359Y2 (ja) 半導体搭載用基板

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970311