JPS6352463A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＳＩチノグを複数個３次元に積層した半導
体集積回路に関する。

〔従来の技術〕

半導体集積回路はゲート７Ａ漢の増大の一途を辿ってお
り、最近では１チツプが数万ゲートー十万ゲートのもの
もできている。半導体集積回路のゲート規模を増大させ
るために採られた手段シでは次のよ５なものがある。

（１）　　回路素子を含めた配線の微、細化（ｌｌ）半
導体基板の大形化 （＋１＋）　　ノ＼イブリッド実装 これらは、いずれも２次元の範囲内でのゲート規模の増
大上ねらったものである。

ところで、今後ゲート規模を飛躍的に拡大するには、チ
ップの３次元積層が必須であり、現に３層の三次元回路
の試作例が公矧（コンビ一一タデザイン（ＣＯＭＰＵＩ
ＥＲＤＥＳ工ＧＥ）、　１９８５年５月号　Ｐ、２３〜
２４）にある。この例は各チップ層がそれぞれ単独に動
作するものであり、スルーホールによυチップ層間が回
路的にりながり動作をするものではない。しかしチップ
をスルーホールを介し、て回路的につなぐ研究も進んで
お９１現に積層さ九たチップがスルーホールで接続され
た多層化回路の試作例が朝日新聞１９８６年２月５日号
Ｐ、１６　に紹介されている。

〔発明が解決しようとする問題点〕

３次元回路の研究が進めば、１個の半導体集積回路は数
１０万〜数１００万ゲートの規模となる。−方、ビン数
は実装上の制約から、ゲート数の増大に比例して増える
ことは期待できない。そのためかかる半導体集積回路の
診断を如何にするかの問題点が生じる。現に今でも診断
データの作成には多大の工数と計算機使用時、Ｂｌを要
しているのが実情である。ゲート規模が増えれば、テス
トデータの量を増やしても限られたビン数のもとでは診
断効率の向上が望めな−０またゲート規模が診断プログ
ラムの処理能力を超え、診断データを作成できなくなる
こともあり得る。

本発明の目的は、絶縁物を介して積層された複数個のＬ
ＳＩテングをスルーホールで接、続した半導体集積回路
において、瞑積層された複数個のチップのうち、少なく
とも１つを選択して診断できる半導体集積回路を提供す
ることにある。

〔問題点を解決するための手段〕

本発明の特徴とするところは、絶縁物を介して積層され
た複数個のＬＳＩチップをスルーホールで接続した半導
体集積回路において、該積層された複数個のチップのう
ち、少なくとも１つを選択して診断できるようにするた
め、所望の機能を構成する論理部同志を接続するチップ
間論理用スルーホールおよび、該チップ間論理用スルー
ホールとは別に診断用としてチップ間（て設けたチップ
間診断用スルーホールを回路的に接続ならびに切断する
手段を設ける。

〔作用〕

チップ間診断用スルーホールを回路的に接続、−切断す
る手段により、診断時にはチップ間論理用スルーホール
を切断状態、チップ間診断用スルーホールを接続状態と
して診断を可能とする。

〔発明の実施例〕

以下、本発明の実施例を図面により説明する。

第１図は本発明の基本となる半導体集積回路の断面斜視
図でらり、半導体集積回路１は絶縁層６を介してテップ
１２が複数個積層されている。同図ではチップ層２（は
３個の場合を示している。各チップ層２は、論理部４と
入出力部５から成り、論理ｓ４は集積回路の所定の論理
機能を構成する部分であり、また入出力部５は集積回路
が外部と信号を送受する部分である。

第２図は、最上位層のチップ層２の平面構成図である。

入出力部５には入出力ゲート８がある。

入出力ゲート８の一方は傷号用ポンディングパッド６と
接続し、他方は診断用パッド９を介して論理部４と接続
する。入出力部５には′￥ｌＬ源供給用バッド７も複ａ
個配置きれている。論理部４には集積回路の基本素子で
あるセル１０があり、該セル１０は図示していない絶縁
層を介して積層された３層の直交する配線で相互に接続
される。即ちこれら配線層は、第１層配縁１１、第１層
配線口と直交する第２層配線１２、第２／ｉｉ配線１２
と直交し第１層配線１１ど平行する第３層配線１３から
成る。第１層配線１１はセル１０のゲート配線の役目も
有する。第丁層配線１１と第２１４配＠１２とはチノグ
内第１，１スルーホール１４で接、読する。第２層配線
１２と第６層配線１３とはチップ内：′ｓ２種スルーホ
ール１５で接続する。

第３図は下位層のチップ層２の平面構成図である。同一
符号のものは、第２区に述べたものと同一の素子等を示
す。第５図は入出力部５の構成費；武が第２図とＡなる
。第３図には入出力ゲート８と信号用ボンディングバッ
ド６がない。全てのチップ層２の電源供給用バッド７は
図示してｂないスルーホールを介して接続する。。

第４図は本発明の集積回路の入出力部５におけるチップ
間のつながりを示している。入出力ゲート８と接戊する
診断用バッド９はテップ間捻断用スルーホール１６を介
して池のチップ層２の診断用バッド９と接続する。

第５図は本発明の集積回路の論理部４におけるチップ間
りつながりと示している。ゲート１０と接続するバンド
１８はチップ間論理用スルーホール１７を介して他のテ
ップ層２のバッド１Ｕと接続する。

本発明の半啓体果７漬回路の実Ａ９ｕでは、各チップ層
２で共通で使用される信号（以下チップノー共用ｆＨ号
という）が５２）ろ。チップ層共用信号には、スキャン
系信号（スキャンモード（８号、スキャンアドレスｉ　
号、スキャンクロツク信号、スキャンデータ信号）、シ
ステムリセット信号、システムクロック信−号、チップ
層選択信号がある。

第６図１はスキャンデータ信号を除くチップ層共用信号
の経路に示すコ共、４．！図である。第１テノグ層２０
においては１号用ボンデ・ｆングバノド６が入力ゲート
１９の入力端子７ｃ接現する。入力ゲート１９の出力端
子はチップ間診断用スルーホール１６を介して第２チッ
プ層２１及び第３チック層２２における論理部４内ゲー
）２３．、：４．２５の入力端子と接続する。

次にチップ層共用信号のうち、チップ層選択信号につい
て説明する。このチップ層選択信号にはＳＯと８１の２
本がある。Ｓｏと８１の値を変えることにより、第７図
に示すように４つの状態を作る。

っまりＳｏ、１９１がともにｍｏｗのとき該集積回路は
通常動作状態である。またＳＯが４０“、Ｓｌが１″の
とき第１テツグ層２Ｇが診断状、・店、ＳＯが′１“、
Ｓｌが０′のとき第２テツグ層２１が診断状態、そして
ｓＯ，Ｓｌがともに“１“のとき第３テツグ層２２が診
断状態となるものである。そこで、通常動作状態ではチ
ップ間論理用スルーホール１７は回路的に接続状態とし
、チップ間診断用スルーホール１６は回路的に切断状！
凛とする。診断状態ではチップ間論理用スルーホールｒ
７ｉｊ回路的に切断状態、チップ間診断用スルーホール
１６は回路的に接続欠、聾とし、所望のチップ層を選択
して診断できる。

以下、通常動作状態とチップ層診断状態について、第８
図〜第１０図により述べる。

第８図は、チップ層間スルーホールを回路的に切断又は
接続する１つの回路構成例である。同一符号のものは、
これまでに述べたものと同一の素子等を示す。同図にお
いて、第３チップ層２２のトライステートゲート２７は
出力端子が該層の他のトライステートゲート６４の入力
端子へ、またチップ間滴理用スルーホール１７を介して
第２チップ層２１のトライステートゲート２６の入力端
子へ、さらに第２チップ層２１の他のトライステートゲ
ート６３の出力端子へそれぞれ接続する。また、第３チ
ック層２２のトライステートゲート６４の出力端子は、
チップ問診所用スルーホール１６合弁して第２チツグ層
２１のトライステートゲート６３の入力端子へ、さらに
別のチップ間診断用スルーホール１６を介して第１チッ
プ層２０のトライステートゲート６２の出力端子並びに
入出力双方向トライステートゲート６５の論理部側端子
と接続する。入出力双方向トライステートゲート６５０
曲の端子はポンディングパッド６と接ν虎する。入出力
双方向トライステートゲート６５で出力ドライステート
ゲートのイネーブル端子は出力制御信号０１と接続し、
入力ドライステートゲートのイネーブル端子は出力ｆｆ
’ｌｌ　’Ａ１号０１を反転するインバートゲート２８
の出力端子と接続する。トライステートゲート６２のイ
ネーブル端子はチップ層選択信号ＳＯを反転するインバ
ートゲート２９の出力端子と接１虎する。トライステー
トゲート６６のイネーブル端子は、ａ理、漬ゲー）３０
の出力し１子と接続する。論理積ゲート３０の入力端子
はチップ層選択信号Ｓｊ　、　Ｓ４の否定言号と接続す
る。トライステートゲート２６のイネーブル端子はテン
グＭ選択信号Ｓ１を反転するインバートゲート３１の出
力端子と接続する。トライステートゲート６４のイネー
ブル端子は論理、漬ゲート３２の出力端子と接続する。

論理積ゲー）５２の入力端子はチップ層選択信号ＳＱ　
、　ｓ＋　と接続する。トライステートゲート２７のイ
ネ−モル焔子は排油的論理和ゲート３３の否定出力端子
と接続する。排他的論理和ゲート３６の入力４子はチッ
プ層選択信号ｓｏ　、　８１と接続する。

以上のよつな構成であるので、チップ層選択信号ＳＱ、
８１を次のように選ぶことに：り各テップ層間を回路的
に切断又は接続することができる。

即ち、通常動作時１ｄ　Ｓｏ　＊　８１がともに０″で
あり、トライステートゲート６２　、２６．２７が接続
状態、ドライステートゲ−５６”ｓ　、　６４が切断状
態となる。し７ヒがって、各層の論理部４全てが動作状
態となる。

第１チップ層２０の診断時は、ＳＯが“ｏ”、ＩＩＮが
１″であり、トライステートゲート６２が接続状態、ト
ライステートゲート６３　、６４　、２６．２７が切断
状態となる。つまシ第１チップ層２０のみ導通が確保で
き、該層２０の診断ができる。

第２テップ層２１の診断時は、ＳＯが１”、８１が０″
であり、トライステートゲート６５．２６が接続状態、
トライステートゲート６２　、６４　、２７が切断状、
弓となるので、第２チップ層２１のみの導通が１派でき
、該層】２１の診断ができる。

第３テツグ層２０の診断時は、Ｓｏ　、　Ｓｌがともに
１″であり、ドライステートゲ−）６４．２７が接続状
態、トライステートゲート６２　、６５　、２６が切断
状態となるので、該層２２の診断ができる。

第９図は本発明のチップ間スルーホールヲ回路的に切断
または接続する他の回路構成例である。

第２チップ層２１の双方向トライステートゲート３７の
出力側端子は、同チップ層２１の他の双方向トライステ
ートゲート５５の入力側端子、チップ間論理用スルーホ
ール１７を介して第３チップ層２２の双方向トライステ
ートゲート３８の出力側端子、および同チップ層２２の
他の双方向トライステートゲート５６の入力側端子と接
続する。第２チツプ唱２１の双方向トライステートゲー
ト３５の出力側端子は、チップ間診断用スルーホール１
６を介して第５チップ層２２の双方向トライステートゲ
ート６６の出力側端子、また別のチップ間診断用スルー
ホール１６を介して第１チップ層２０のトライスチート
ゲ−トコ４の出力端子、同チップ層２０の人出力部双方
向トライステートゲート６００Å力９＋ｌｌ端子と接続
する。人出力部双方向トライステートゲート６０の出力
９１１１＊ｗ　子はポンディングバット°６と接続する
。入出力双方向トライステートゲート６０で出力ドライ
ステートゲートのイネーブル端子は出力側・卸信号ｏ２
と縦続し、入力ドライステートゲートのイネーブル端子
は出力側御信号ｏ２を反転するインバートゲート３９の
出力端子と接続する。双方向トライステートゲート３７
の出力ドライステートゲートのイネーブル端子は比（埋
積ゲート４５の出力端子と接続し、入力ドライステート
ゲートのイネーブル端子は論理積ゲート４４の出力端子
とｔ４続する。双方向トライステートゲート３５の田カ
ドライステートゲートのイネーブル端子は論理積ゲート
４１の出力端子と接続し、入力ドライステートゲートの
イネーブル端子は論理、ｄＲゲート４２の出力端子と接
続する。

双方向トライステートゲート３８の出力ドライステート
ゲートのイネーブル端子は、１浬、潰ゲート４７の出力
４子と接続し、入力ドライステートゲートのイネーブル
端子は論理状ゲート４８の出力端子と接続する。双方向
トライステートゲート６乙の出力トラ・イステートゲー
トのイネーブル端子は論理積・ゲート４５の出力端子と
接続し、入力ドライステートゲートのイネーブル端子は
論」積ゲート４６の出力端子と４Ｍ　＝３する。トライ
ステートゲート３４のイネーブル端子はチップ層通択信
号ＳＯを反転するインバートゲート４０の出力端子と接
続する。論理積ゲート４３の入力端子はＳｌの否定信号
、出力制御信号０５と接続する。論理積ゲート４４の入
力端子はＳｌの否定信号、０３の否定信号と接続する。

論理積ゲート４１の入力端子はＳＯ傷信号Ｓｌの否定信
号、出力制御信号ｏ２の否定信号と接続する。論理積ゲ
ート４２の入力端子はＳＯ傷信号Ｓｌの否定信号、０２
の否定信号と接続する。論理積ゲート４７０入力端子は
排他的論理和ゲート４９の否定出力端子、０３の否定信
号と接続する。論理項ゲート４８の入力端子は排他的論
理和ゲート４９の否定出力端子、０３信号と接続する。

排他的論理和ゲート４９の入力端子はＳｏ傷信号１信号
と接続する。論理積ゲート４５の入力端子はＳＯ傷信号
Ｓ１信号、ｏ２信号と接続する。論理積ゲート４６の入
力端子はＳＯ傷信号　８１信号、０２の否定信号と接続
する。

以上のような構成であるので、テップ層選択信号ｓｏ　
、　Ｓｌにより以下の通りテップ層間を回路的て切断ま
たは接続することができる。

通常動作時は信号ＳＱ　、　ｓｌがともに“０′″であ
リ、トライステートゲート５４が接続状態、双方向トラ
イステートゲート３７　、３８が接続可能状態、双方内
ドライステートゲ−）　３５　、５６が切断状態となる
。し比がって、全てのチップ層の論理部４が動作状、標
となる。双方向トライステートゲート６７゜６８、チッ
プ間論理用スルーホール１７を介する信号（・よ０３（
３号が０“のときは第３テツグ層２２から第２チップ層
２１へ流れ、０３信号が“１′のときは第２テツグ層２
１から第３チップ層２２へ流れる。

ＳＯが０″で、Ｓｌが“１″のとき第１テツグ層２０、
ＳＯが１１′で、Ｓｌが“０°のとき第２チップ層２１
、ｓｏ　、　８１がともに′１“のとき第３テツグ層ｚ
２コつ各論理部４が選択され、テップ間診断用スルーホ
ール１６を介して層別の診断ができる。

第１０図は本発明のチップ間スルーホールを回路的に切
断〕たは接続する他の回路構成例であり、荷、でデータ
バス信号に関するものである。

第１チップ層２０の双方向ドライステートゲ−ｈ５０の
出力測端子は同チップ層２０の人出力部双方向トライス
テートゲート６１の入力側端子、第２チップ、１１１２
１の双方向トライステートゲート５１の出力測端子、第
５テツグ層２２の双方向トライステートゲート５２Ｃ１
出力側端子と受伏する。チップ層間にテップ間診断用ス
ルーホール１６で接続する。人出力部双方向トライステ
ートゲート６１の出力測端子はポンディングパッド６と
接続する。入出力双方向トライステートゲート６１で出
力ドライステートゲートのイネーブル端子は出力制御信
号０４と接続し入力ドライステートゲートのイネーブル
端子は出力制御信号ｏ４を反転するインバートゲート５
５の出力１子と接続する。双方向トライステートゲート
５０で出力ドライステートゲートのイネーブル端子は論
理積ゲート５４の出力端子と接続し、入力ドライステー
トゲートのイネーブル端子は論理積ゲート５５の出力端
子と接続する。双方向トライステートゲート５１で出カ
ド２イステートゲートのイネーブル端子は論理積ゲート
５６の出力端子と接続し、入力ドライステートゲートの
イネーブル１子は論理積ゲート５７の出力−１子と接続
する。双方向トライステートゲート５２で出力ドライス
テートゲートのイネーブル端子は縞理槓ゲート５８の出
力端子と接続し、入力ドライステートゲートのイネーブ
ル端子は論理ゲート５９の出力端子と接続する。論理積
ゲート５４の入力端子は８０の否定信号、０４店号と接
続する。鍮埴槓ゲート５５の入力端子はＳＯの否定信号
、０４の否定信号と接続する。論理積ゲート５♂の入力
端子はＳＯ傷信号Ｓｌの否定信号、０４信号と接続する
。論理積ゲート５７０入力端子はＳＯ傷信号Ｓｌの否定
信号、０４の否定信号と接続する。論理積ゲート５８の
入力端子はＳＯ傷信号Ｓ１信号、ｏ４４号と接続する。

論理ゲート５９の入力端子はＳＯ傷信号Ｓ１信号、０４
の否定信号と接続する。

以上のような構成でめるので、チップ層選択信号ｓｏ　
、　ｓｌ　により以下の逼りテップ層間を回路的に切ｖ
ｒまたは接続することができる。

通常勤咋時および第１テソグノー診断時は信号ＳＱが“
０“でるり、双方向トライステートゲート５０が接続可
能状態、双方向トライステートゲート５１゜５２が切断
状態となる。双方向トライステートゲート５０ｄＵ４信
号が０″のときデータをＬＳＩの外から取り込み、０４
信号が“１″のときデータをＬＳＩの外へ取り出す。

ＳＯが１″で、Ｓｌが０″のとき第２チップ層２１、Ｓ
ｏ、８１がともに′１“のとき第６チップ層２２の論理
部が選択され、テップ間診断用スルーホール１６を介し
て層別の診断ができる。

なお、第１図はチップ層が３個の場合を示したが、２個
以上であれば本発明の本質は変わらない。

また、第７図はチップ層選択信号が２つ（Ｓｏ　。

８１）の場合を示したが、積層するチップ層の数に合わ
せて増してもよい。さらに、通常動作と診断動作の切り
換え、およびチップ層の選択は２つのテップ／ｎ選択信
号（Ｓｏ、Ｓ＋）で兼ねたが、通常動作と診断動作の切
り換え用の信号を別に１つ設け、前記チップ層選択信号
はチップ層の選択のみに使用するようにしてもよい。

また、チップ間診断用スルーホール１６オよび診断用バ
ッド９は入出力部５に示したが、論理部４に設けてもよ
い。

また、本発明の実施例では、一つのチップ層２単位に診
断する場合を示したが、複数のチップ層２単位に診断す
るようにしてもよい。

〔発明の効果〕

以上述べたように、本発明は、半導体集積回路チップを
複数１ｉ！３久元−Ａ装した半導体集積回路において、
チップｒａ間の１逓信号を回路的に切断する手段、およ
びチップ間診断用スルーホールを介して接続する手段を
設けた０で積ノ＆された複数１固のチップの５５少なく
とも１°りを選択して診断できる。このため次のような
効果が！！！侍できる。

（ａ）　　ｆｉ積回路のビンが診断時に増えたのと等価
な効果が得られる。

（Ａ）　　診断データの作成効率が向上する。少ないス
テップ数で診断率を上げることができる。

（Ｃ）　　診断データ作成グログラムの処理可能なゲー
ト規模を超えた集積回路であっても、積層された個々の
チップのゲート規模が診断データ作成グログラムの処理
可能な範囲であれば船断データを作成することができる
。

【図面の簡単な説明】

第１因は本発明の一実施例である半導体集積回路の断面
斜視図、第２図および第５図は第１図に示すチップ層の
平面構成図、第４図は第１図に示す入出力部の部分拡大
斜視・図、第５図は第１図に示す論理部の部分拡大斜視
図、第６図は第１図の入出力部の１部を示す回路図、第
７図はチップ層選択信号を説明する図、落８色乃至第１
０図は論理部、入出力部の構成例を示す回路図である。 １・・・半導体集積回路　　　　２・・・チップ層４・
・・論理部　　　　　　　　５・・・入出力部６．７・
・・ポンディングパッド ８・・・入出力ゲート １６・・・チップ間論理用スジーホール１７・・・チッ
プ間診断用スルーホール。 第　１　図 ！ １：千導体集内１０ふ ２ミ　＋５．７ブ１ ３二　ｉ？−９己、、！ ４−？論理部 ５；入出力芋Ｐ 篤　＋　図 又ルー、ｔ、−ノし 詰軌５己ηス几−、文−ル ；テも　　乙　　　固 カ　７　！ 箒　８　図

Claims (1)

【特許請求の範囲】
1. ＬＳＩチップを絶縁物を介して複数個積層した３次元実
   装の半導体集積回路において、所定の論理機能を果たす
   各層における論理部と、該論理部と外部回路とを接続す
   る入出力部と、積層されたチップの論理部同志を接続す
   るチップ間論理用スルーホールと、チップ間論理用スル
   ーホールとは別に診断用としてチップ間に設けた診断用
   スルーホールと、前記チップ間論理用スルーホール及び
   チップ間診断用スルーホールを回路的に接続、切断する
   手段とからなり、該手段は集積回路の通常動作時には前
   記チップ間論理用スルーホールを接続状態、前記チップ
   間診断用スルーホールを切断状態とし、診断時にはチッ
   プ間論理用スルーホールを切断状態、前記チップ間診断
   用スルーホールを接続状態とするよう制御し、積層され
   た複数個のチップのうち、少なくとも１つを選択して診
   断できるようにしたことを特徴とする半導体集積回路。