TWI676265B - 具有高介電常數阻擋區域之非揮發性電荷擷取記憶體裝置 - Google Patents

Abstract

說明一種非揮發性電荷擷取記憶體裝置的實施例。在一個實施例中，所述裝置包括：一通道，其包括覆蓋在一基板上的一表面的矽且電連接所述記憶體裝置的一第一擴散區域和一第二擴散區域；以及一閘極堆疊，其覆蓋所述通道的至少一部分，所述閘極堆疊包括鄰接所述通道的一隧道氧化物、鄰接所述隧道氧化物的一分裂電荷擷取區域以及鄰接所述分裂電荷擷取區域的一多層阻擋介電質。所述分裂電荷擷取區域包含：一第一電荷擷取層，其含有覆蓋所述隧道氧化物的氮化物；以及一第二電荷擷取層，其含有覆蓋所述第一電荷擷取層的氮化物。所述多層阻擋介電質至少包括一高K介電質層。

Description

具有高介電常數阻擋區域之非揮發性電荷擷取記憶體裝置

本發明是在半導體裝置的領域中。

相關申請案交互參照

本申請案是2011年5月24日提申的共同未決的美國申請案序號第13/114,889號的部分接續案，這是2008年2月13日提申的美國專利申請案第12/030,644號的分案申請案，其主張2007年12月12日提申的美國臨時專利申請案第61/007,566號的利益，並將其中的全部內容藉由於此文參考而併入本文。

在過去的幾十年裡，積體電路的縮放特色一直是在不斷增長半導體產業背後的驅動力。縮放成越來越小的特色使得在半導體晶片上有限的地產的功能性單元的密度增加。例如，縮小電晶體的尺寸以允許納入在晶片上的記憶體裝置的數量增加，提供具有增加能力的產品之製造。然而，針對比以往更多的能力的驅動不是沒有問題的。每個裝置的性能優化的必要性變得越來越顯著。

非揮發性半導體記憶體通常使用堆疊的浮動閘極型(floating gate type)場效電晶體。在這種電晶體中，藉由對控制閘極施加偏壓和將記 憶體單元所形成之處的基板的主體區域接地，電子被注入到記憶體單元的浮動的閘極進行編程。氧化物-氮化物-氧化物(ONO)堆疊被使用作為電荷存儲層，如在半導體-氧化物-氮化物-氧化物-半導體(SONOS)電晶體中，或者作為浮動閘極和控制閘極之間的隔離層，如在分裂閘極快閃電晶體中。圖1說明了傳統的非揮發性電荷擷取記憶體裝置的橫截面視圖。

參考圖1，半導體裝置100包括含有形成在矽基板102上的傳統的ONO部分106的SONOS閘極堆疊104。半導體裝置100進一步包括在SONOS閘極堆疊104的任一側壁上的源極和汲極區域110，以定義通道區域112。SONOS閘極堆疊104包括多晶矽閘極層108，其形成在ONO部分106上並且與ONO部分106接觸。多晶矽閘極層108藉由ONO部分106而與矽基板102電隔離。ONO部分106典型地包括：隧道氧化物層106A、氮化物或氮氧化物電荷擷取層106B和覆蓋氮化物或氮氧化物層106B的頂部氧化物層106C。

傳統的SONOS電晶體的一個問題是以傳統的阻擋層106C可完成的有限的編程和擦除窗口(erase window)，抑制半導體裝置100的優化。例如，圖2是臨限電壓(伏特)的曲線圖200，其為傳統的非揮發性電荷擷取記憶體裝置的擦除模式中的脈衝寬度的函數。參照圖2，線202是下降的臨限電壓(伏特)的測量，其為響應施加至傳統的SONOS電晶體中的閘極電極的擦除模式的電壓之時間(秒)的函數。如藉由線202的區域204所指，降低閘極電極的臨限電壓的擦除模式的能力隨時間飽和，將擦除事件限制於閘極電極的相對淺的擦除。淺的擦除限制了SONGS電晶體的擦除和編程模式之間的差別，從而限制了這種裝置的性能。

本文揭示一種非揮發性電荷擷取記憶體裝置。該裝置可以包括：基板，其具有通道區域和一對源極與汲極區域。閘極堆疊可以形成在通道區域之上的基板之上且在一對源極和汲極區域之間。在一實施例中，閘極堆疊包括高介電常數阻擋區域。在一個實施例中，高介電常數阻擋區域是雙層阻擋介電質，其具有設置在電荷擷取層正上方的第一介電質層和設置在第一介電質層正上方且在閘極層正下方的第二介電質層。第一介電質層的介電常數比第二介電質層的介電常數低。在另一個實施例中，高介電常數阻擋區域是漸變阻擋介電質層，其設置在電荷擷取層正上方且在閘極層正下方。漸變阻擋介電質層的介電常數在從電荷擷取層至閘極極層的方向中具有從低到高的漸變。

100‧‧‧半導體裝置

102‧‧‧矽基板

104‧‧‧SONOS閘極堆疊

106‧‧‧ONO部分

106A‧‧‧隧道氧化物層

106B‧‧‧氮化物或氮氧化物電荷擷取層

106C‧‧‧頂部氧化物層/阻擋層

108‧‧‧多晶矽層

110‧‧‧源極和汲極區域

112‧‧‧通道區域

200‧‧‧曲線圖

202‧‧‧線

204‧‧‧區域

300‧‧‧曲線圖

302‧‧‧線

304‧‧‧區域

400‧‧‧曲線圖

402、404、406、408‧‧‧線

500‧‧‧半導體裝置

502‧‧‧基板

504‧‧‧閘極堆疊

504A‧‧‧隧道介電質層

504B‧‧‧電荷擷取層

504C‧‧‧多層阻擋介電質區域

504D‧‧‧閘極層

506‧‧‧第一介電質層

508‧‧‧第二介電質層

510‧‧‧源極和汲極區域

512‧‧‧通道區域

514‧‧‧介電質間隔物

600‧‧‧半導體裝置

602‧‧‧基板

604‧‧‧閘極堆疊

604A‧‧‧隧道介電質層

604B‧‧‧電荷擷取層

604C‧‧‧漸變阻擋介電質層

604D‧‧‧閘極層

610‧‧‧源極和汲極區域

612‧‧‧通道區域

614‧‧‧介電質間隔物

702‧‧‧基板

704‧‧‧經圖案化的閘極堆疊

704A‧‧‧經圖案化的隧道介電質層

704B‧‧‧經圖案化的電荷擷取層

704C‧‧‧經圖案化的漸變阻擋介電質層

704D‧‧‧經圖案化的閘極層

710‧‧‧源極和汲極區域

712‧‧‧通道區域

714‧‧‧介電質間隔物

720‧‧‧隧道介電質層

722‧‧‧電荷擷取層

724‧‧‧多層阻擋介電質區域

726‧‧‧第一介電質層

728‧‧‧第二介電質層

730‧‧‧閘極層

732‧‧‧閘極堆疊

740‧‧‧摻雜劑雜質原子

750‧‧‧源極和汲極前端延伸區域

760‧‧‧摻雜劑雜質原子

802‧‧‧基板

804‧‧‧經圖案化的閘極堆疊

804A‧‧‧經圖案化的隧道介電質層

804B‧‧‧經圖案化的電荷擷取層

804C‧‧‧經圖案化的漸變阻擋介電質層

804D‧‧‧經圖案化的閘極層

810‧‧‧源極和汲極區域

812‧‧‧通道區域

820‧‧‧隧道介質層

822‧‧‧電荷擷取層

824‧‧‧漸變阻擋介電質層

900‧‧‧非平面多閘極記憶體裝置

902‧‧‧通道

904‧‧‧表面

906‧‧‧基板

908‧‧‧源極

910‧‧‧汲極

912‧‧‧閘極

914‧‧‧分裂的電荷擷取區域

916‧‧‧隧道氧化物

918‧‧‧多層阻擋介電質

918a‧‧‧第一介電質層

918b‧‧‧第二介電質層

920‧‧‧金屬閘極層

922‧‧‧絕緣或介電質層

924‧‧‧第一電荷擷取層

926‧‧‧第二電荷擷取層

928‧‧‧抗穿隧層

930‧‧‧漸變阻擋介電質層

1002-1012‧‧‧模塊

1100‧‧‧記憶體裝置

1102‧‧‧水平奈米線通道

1106‧‧‧基板

1108‧‧‧源極

1110‧‧‧汲極

1112‧‧‧閘極

1114‧‧‧隧道氧化物

1116a、1116b‧‧‧多層阻擋介電質

1118‧‧‧閘極層

1120‧‧‧內部電荷擷取層

1122‧‧‧外部電荷擷取層

1124‧‧‧中間或抗穿隧層

1126‧‧‧位元可變成本或BiCS架構

1200‧‧‧記憶體裝置

1202‧‧‧通道

1204‧‧‧源極

1206‧‧‧汲極

1208‧‧‧隧道氧化物

1210‧‧‧電荷擷取區域

1212‧‧‧阻擋介電質

1212a‧‧‧內部或第一介電質層

1212b‧‧‧外部或第二介電質層

1214‧‧‧閘極層

1216‧‧‧第一或內部電荷擷取層

1218‧‧‧第二或外部電荷擷取層

1220‧‧‧中間氧化物與抗穿隧層

1302‧‧‧第一介電質層

1304‧‧‧擴散區域

1306‧‧‧基板

1308‧‧‧閘極層

1310‧‧‧第二或上部介電質層

1312‧‧‧第一開口

1314‧‧‧阻擋介電質

1314a‧‧‧第一介電質層

1314b‧‧‧第二介電質層

1316‧‧‧電荷擷取區域

1316a‧‧‧第一電荷擷取層

1316b‧‧‧第二電荷擷取層

1316c‧‧‧抗穿隧層

1318‧‧‧穿隧氧化物

1320‧‧‧第二或通道開口

1322‧‧‧半導體材料

1324‧‧‧垂直通道

1326‧‧‧介電質填充物材料

1328‧‧‧半導體材料

1330‧‧‧擴散區域

1402‧‧‧介電質層

1404‧‧‧犧牲層

1406‧‧‧基板

1408‧‧‧垂直通道

1410‧‧‧半導體材料

1412‧‧‧第二開口

1414‧‧‧穿隧氧化物

1416a‧‧‧第一或內部電荷擷取層

1416b‧‧‧第二或外部電荷擷取層

1416c‧‧‧的中間氧化物或抗穿隧層

1418a‧‧‧第一介電質層

1418b‧‧‧第二介電質層

1422‧‧‧閘極層

1424‧‧‧開口

1426‧‧‧記憶體裝置

本發明的實施例在附圖的圖式中藉由範例的方式而說明，但不是限制，其中：圖1(先前技術)說明了傳統的非揮發性電荷擷取記憶體裝置的橫截面視圖。

圖2(先前技術)是臨限電壓(伏特)的曲線圖，其為傳統的非揮發性電荷擷取記憶體裝置的擦除模式中的脈衝寬度的函數。

圖3是臨限電壓(伏特)的曲線圖，其為根據本發明的一實施例中具有高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的擦除模式中的脈衝寬度的函數。

圖4是充電電流(A/cm²)的曲線圖，其為根據本發明的一實施例的四個不同的非揮發性電荷擷取記憶體裝置的閘極電壓(伏特)的函數。

圖5說明了根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置之橫截面視圖。

圖6說明了根據本發明的一實施例的具有漸變高介電常數阻擋層的非揮發性電荷擷取記憶體裝置的橫截面視圖。

圖7A說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖7B說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖7C說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖7D說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖7E說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖7F說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖7G說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖7H說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖7I說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖8A說明了呈現在根據本發明的一實施例的具有漸變高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖8B說明了呈現在根據本發明的一實施例的具有漸變高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖8C說明了呈現在根據本發明的一實施例的具有漸變高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

圖9A說明了含有漸變或多層高介電常數阻擋區域的非平面的多閘極裝置。

圖9B說明了圖9A的含有多層高介電常數阻擋區域的非平面的多閘極裝置的橫截面視圖。

圖9C說明了圖9A的含有漸變高介電常數阻擋區域的非平面的多閘極裝置的橫截面視圖。

圖10說明一流程圖，描述使用在製造含有漸變或多層高介電常數阻擋區域的非平面多閘極裝置中的特定模塊的序列。

圖11A和11B說明了含有多層高介電常數阻擋區域和水平的奈米線的非平面多閘極裝置。

圖11C說明了圖11A的非平面多閘極裝置的垂直串線的橫截面視圖。

圖12A和12B說明了含有多層高介電常數阻擋區域和垂直的奈米線的非平面多閘極裝置。

圖13A至13G說明了用於製造圖12A的非平面多閘極裝置的閘極第一 方案。

圖14A至14F說明了用於製造圖12A的非平面多閘極裝置的閘極最後方案。

一種非揮發性電荷擷取記憶體裝置和一種形成其之方法被描述於本文中。在下面的描述中，闡述了許多具體細節，如特定的尺寸，以便提供對本發明的透徹理解。沒有這些具體細節也可以實施本發明對該領域中的技術人士將是顯而易見的。在其他情況下，沒有詳細描述諸如圖案化的步驟或濕式化學清洗之公知的處理步驟，以避免不必要地混淆本發明。此外，還應當理解的是，圖中所示的各種實施例是說明性的表示，並且不一定按比例繪製。

一種含有高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置可以表現出相對大的編程和擦除窗口，其能夠提升這種裝置的性能。例如，在根據本發明的一實施例，圖3是是臨限電壓(伏特)的曲線圖300，其為具有高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的擦除模式中的脈衝寬度的函數。參照圖3，線302是下降的臨限電壓(伏特)的測量，其為響應施加至非揮發性電荷擷取記憶體電晶體中的閘極電極的擦除模式的電壓之時間(秒)的函數。如藉由線302的區域304所指，降低閘極電極的臨限電壓的擦除模式的能力不會隨時間實質上地飽和，允許閘極電極的相對較深的擦除。在一個實施例中，深的擦除可使非揮發性電荷擷取記憶體電晶體的擦除和編程模式之間更大的差別。

在含有高介電常數阻擋區域的非揮發性電荷擷取記憶體裝 置中完成深的擦除的能力可以由於減輕電子回流的高介電常數的阻擋區域的能力所導致。否則這種回流進入受制於擦除模式電壓應用的電荷擷取層。例如，根據本發明的一實施例，圖4是充電電流(A/cm²)的曲線圖400，其為四個不同的非揮發性電荷擷取記憶體裝置的閘極電壓(伏特)的函數。參照圖4，線402、404、406和408是增加的充電電流(以安培/平方公分為單位的“回流”)的量測，其為響應於分別施加到一系列的四個非揮發性電荷擷取記憶體電晶體中的閘極電極的擦除模式電壓之閘極電壓(以伏特為單位)的函數。線402、404、406和408表示從具有逐步物理地較厚的阻擋介電質層的非揮發性電荷擷取記憶體電晶體所獲得的數據，但都具有大致相同的等效氧化物厚度(equivalent oxide thickness，EOT)，即相同的電性厚度。在一個實施例中，隨著增加阻擋介電質層的物理的厚度，產生顯著的回流事件的所需閘極電壓的量增加，如在圖4中說明的。因此，在一特定的實施例中，以給定的電壓和給定的電性厚度觀察到較高的阻擋介電質層的介電常數而較少的回流。在與傳統的記憶體裝置比較，在回流中的減少可以賦予更多的編程和擦除窗口，改善了以給定的電性厚度的非揮發性電荷擷取記憶體裝置的性能。然而，同樣的效果可以被利用以縮減非揮發性電荷擷取記憶體裝置的電性參數。例如，在根據本發明的另一實施例中，高介電常數阻擋區域具有比傳統的記憶體裝置的阻擋層還小的EOT。在一特定的替代實施例中，高介電常數阻擋區域具有比傳統的記憶體裝置的阻擋層還小的EOT，並且合併高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置是在比用於傳統的記憶體裝置的閘極電壓還低的閘極電壓處操作。

非揮發性電荷擷取記憶體裝置可以包括多層阻擋介電質區 域。圖5說明了根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置之橫截面視圖。

參照圖5，半導體裝置500包括在基板502上形成閘極堆疊504。半導體裝置500進一步包括在閘極堆疊504的任一側壁上的基板502中的源極和汲極區域510，其定義閘極堆疊504下方的基板502中的通道區域512。閘極堆疊504包括隧道介電質層504A、電荷擷取層504B、多層阻擋介電質區域504C與閘極層504D。因此，閘極層504D是與基板502電性隔離。多層阻擋介電質區域504C包括設置在電荷擷取層504B上方的第一介電質層506和設置在第一介電質層506上方和閘極層504D下方的第二介電質層508。一對介電質間隔物514隔絕閘極堆疊504的側壁。

半導體裝置500可以是任何非揮發性電荷擷取記憶體裝置。在一個實施例中，半導體裝置500是快閃型裝置，其中電荷擷取層是導體層或半導體層。根據本發明的另一實施例，半導體裝置500是SONOS型裝置，其中電荷擷取層是絕緣層。按照慣例，SONOS代表“半導體-氧化物-氮化物-氧化物-半導體，其中第一個“半導體”是指通道區域材料，第一個“氧化物”是指隧道介電質層，“氮化物”是指電荷擷取介質質層，第二個“氧化物”是指阻擋介電質層且第二個“半導體”是指閘極層。但是，SONOS型裝置並不限於這些特定的材料，如下所述。

因此，基板502和通道區域512可以是由適合用於半導體裝置製造的任何材料所組成。在一個實施例中，基板502是大塊基板(bulk substrate)，其由單晶的材料所組成，其可以包括但不限於矽、鍺、矽-鍺或III-V族化合物半導體材料。在另一個實施例中，基板502包括具有頂部磊 晶層的大塊層。在一具體實施例中，大塊層是由單晶的材料所組成，其可包括但不限於矽、鍺、矽-鍺、III-V族化合物半導體材料和石英，同時最佳的磊晶層是由單晶層所組成，其可以包括但不限於矽、鍺、矽-鍺和III-V族化合物半導體材料。在另一個實施例中，基板502包括在中間絕緣體層上的頂部磊晶層，其是在較低的大塊層之上。頂部磊晶層是由單晶層所組成，其可以包括但並不限於矽(即，形成絕緣體上覆矽(SOI)的半導體基板)、鍺、矽-鍺和III-V族化合物半導體材料。絕緣體層是由可以包括但不限於二氧化矽、氮化矽和氮氧化矽的材料所組成。較低的大塊層是由單晶所組成，其可以包括但不限於矽、鍺、矽-鍺、III-V族化合物半導體材料和石英。因此，基板502和通道區域512可以包括摻雜劑雜質原子。在一具體的實施例中，通道區域512摻雜P型，並在一替代實施例中，通道區域512摻雜N型。

在基板502中的源極和汲極區域510可以是具有與通道區域512相反的導電性的任何區域。例如，根據本發明的一實施例中，源極和汲極區域510是N型摻雜區域，而通道區域512的P型摻雜區域。因此，在一個實施例中，基板502和通道區域512是由摻雜硼的單晶矽所組成，其中硼濃度在1×10¹⁵到1×10¹⁹原子/平方公分的範圍。源極和汲極區域510是由摻雜磷或砷的區域所組成，其具有以在5×10¹⁶到5×10¹⁹原子/平方公分的範圍的N型摻雜劑的濃度。在一具體的實施例中，源極和汲極區域510具有在80至200奈米的範圍的基板502中的深度。根據本發明的另一實施例中，源極和汲極區域510是P型摻雜區域，而通道區域512是N型摻雜區域。

隧道介電質層504A可以是合適在施加閘極偏壓之下允許電 荷載子穿隧到電荷擷取層中的任何材料且具有任何厚度，同時當裝置未受到偏壓時保持洩漏的合適阻障。在一個實施例中，隧道介電質層504A藉由熱氧化製程所形成，並且是由二氧化矽或氮氧化矽或它們的組合所組成。在另一個實施例中，隧道介電質層504A藉由化學氣相沉積或原子層沉積所形成，並且是由介電質層所組成，其可以包括但並不限於氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鋯鉿和氧化鑭。在另一個實施例中，隧道介電質層504A是雙層的介電質區域，其含有諸如但不限於二氧化矽或氮氧化矽的材料的底部層以及諸如可以是但並不限於氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鋯鉿和氧化鑭的材料的頂部層。因此，在一個實施例中，隧道介電質層504A包括高K介電質部分。在一具體實施例中，隧道介電質層504A具有1-10奈米的範圍的厚度。

電荷擷取層可以是適合存儲電荷的任何材料且具有任何厚度，因此提高閘極堆疊504的臨限電壓。在根據本發明的一實施例中，電荷擷取層504B是藉由化學氣相沉積製程所形成組成，且由介電質材料所組成，其可以包括但不限於化學計量的氮化矽、富矽的氮化物和氮氧化矽。在一個實施例中，電荷擷取層504B是由雙層的氮氧化矽區域所組成。例如，在一具體實施例中，電荷擷取層504B包括富氧的部分和富矽的部分，並且藉由氣體的第一成分而沉積富氧的氮氧化物薄膜且隨後藉由氣體的第二成分而沉積富矽的氮氧化物薄膜所形成。在一特定實施例中，電荷擷取層504B藉由調整氨(NH₃)氣體的流率，並引入一氧化二氮(N₂O)和二氯矽烷(SiH₂Cb)，以提供所需的氣體的比率，而首先產出富氧的氮氧化物薄膜， 而然後產出富矽的氧氮化物薄膜。在一個實施例中，電荷擷取層504B具有在5-10奈米的範圍的厚度。在根據本發明的另一實施例中，電荷擷取層504B具有漸變成分。

多層阻擋介電質區域504C是由適合維持電荷洩漏的阻障，而不會顯著地降低閘極堆疊504的電容的任何材料且具有任何厚度所組成。在根據本發明的一實施例中，多層阻擋介電質區域504C是雙層阻擋介電質區域，其具有設置在電荷擷取層504B正上方的第一介電質層506和設置在第一介電質層506正上方且在閘極層504D正下方的第二介電質層508。在一實施例中，第一介電質層506具有大的阻障高度，同時第二介電質層508具有高的介電常數。在一個實施例中，第一介電質層506的阻障高度為至少約2電子伏特(eV)的。在一具體實施例中，第一介電質層506的阻障高度為至少約3電子伏特。在一實施例中，第一介電質層506的介電常數低於第二介電質層508的介電常數。在一個實施例中，雙層阻擋介電質區域504C的第一介電質層506是由二氧化矽所組成，並且第二介電質層508是由氮化矽所組成。在另一個實施例中，雙層阻擋介電質區域504C的第一介電質層506是由二氧化矽所組成，並且第二介電質層508是由諸如但並不限於氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鋯鉿或氧化鑭的材料所組成。在一具體實施例中，雙層阻擋介電質區域504C的第一介電質層506是由具有介電常數約3.5至4.5的範圍的材料所組成，並且第二介電質層508是由具有介電常數高於約7的材料所組成。在根據本發明的一實施例中，多層阻擋介電質區域504C是藉由化學氣相沉積製程部分地形成。在一個實施例中，多層阻擋介電質區域504C是由至少兩種不同 的材料所形成。在一具體實施例中，由至少兩種不同的材料形成多層阻擋介電質區域504C包括氧化電荷擷取層504B的頂部部分，隨後沉積介電質層在電荷擷取層504B的經氧化的部分之上。在另一個具體實施例中，由至少兩個不同的材料形成漸變阻擋介電質層504C包括沉積具有第一介電常數的第一介電質層，並隨後沉積具有第二介電常數的第二介電質層，其中第二介電常數大於第一介電常數。在一特定實施例中，第一介電質層具有約0.5至3奈米的範圍的厚度，第二介電質層具有約2至5奈米的範圍的厚度，並且第一和第二介電質層並不會互為混合。因此，在根據本發明的一實施例中，多層阻擋介電質區域504C在第一介電質層506和第二介電質層508之間具有突然的界面，如在圖5中說明。

閘極層504D可以由適合在SONOS型電晶體的操作期間容納偏壓的任何導體或半導體材料。在根據本發明的一實施例中，閘極層504D是藉由化學氣相沉積製程所形成，且由經摻雜的多晶矽所組成。在另一個實施例中，閘極層504D是藉由物理氣相沉積所形成，且由含有金屬的材料所組成，其可以包括但不限於金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷和鎳。在一個實施例中，閘極層504D是高功函數閘極層。

在本發明的另一個態樣中，非揮發性電荷擷取記憶體裝置可以包括漸變阻擋介電質層。圖6說明根據本發明的一實施例的具有漸變高介電常數阻擋層的非揮發性電荷擷取記憶體裝置的橫截面視圖。

參照圖6，半導體裝置600包括形成在基板602上的閘極堆疊604。半導體裝置600進一步包括在閘極堆疊604的任一側壁上的基板602 中的源極和汲極區域610，其定義在閘極堆疊604下面的基板602中的通道區域612。閘極堆疊604包括隧道介電質層604A、電荷擷取層604B、漸變阻擋介電質層604C與閘極層604D。因此，閘極層604D是與基板602電性隔離。一對介電質間隔物614隔絕閘極堆疊604的側壁。

半導體裝置600可以是在與自圖5的半導體裝置500相關聯的描述的任何半導體裝置。基板602、源極和汲極區域610和通道區域612可以是由在與分別從圖5的基板502、源極和汲極區域510和通道區域512相關聯的描述的任何材料和摻雜劑雜質原子。隧道介電質層604A、電荷擷取層604B和閘極層604D也可以由在與分別從圖5的隧道介電質層504A、電荷擷取層504B和閘極層504D相關聯的描述的任何材料。

然而，與半導體裝置500對照，半導體裝置600包括漸變阻擋介電質層604C，如圖6所示。根據本發明的一實施例，漸變阻擋介電質層604C係配置在電荷擷取層604B正上方且在閘極層604D正下方。在一實施例中，直接相鄰於電荷擷取層604B的漸變阻擋介電質層604C的部分具有大的阻障高度，同時直接相鄰於閘極層604D的漸變阻擋介電質層604C的部分具有高的介電常數。在一個實施例中，直接相鄰於電荷擷取層604B的漸變阻擋介電質層604C的部分的阻障高度為至少約2電子伏特。在一具體實施例中，直接相鄰於電荷擷取層604B的漸變阻擋介電質層604C的部分的阻障高度為至少約3電子伏特。在一實施例中，漸變阻擋介電質層604C的介電常數具有在從電荷擷取層604B至閘極層604D的方向中由低到高漸變。在一個實施例中，直接相鄰於電荷擷取層604B的漸變阻擋介電質層604C的部分基本上由二氧化矽所組成，並且直接相鄰於閘極層604D的漸變 阻擋介電質層604C的部分基本上是由氮化矽所組成。在另一個實施例中，直接相鄰於電荷擷取層604B的漸變阻擋介電質層604C的部分基本上由二氧化矽所組成，並且直接相鄰於閘極層604D的漸變阻擋介電質層604C的部分基本上是由包括但不限於氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鋯鉿或氧化鑭的材料所組成。在一具體實施例中，直接相鄰於電荷擷取層604B的漸變阻擋介電質層604C的部分基本上是由具有介電常數約在3.5至4.5的範圍的材料所組成，並且直接相鄰於閘極層604D的漸變阻擋介電質層604C的部分基本上是由具有介電常數高於約7的材料所組成。在根據本發明的一實施例中，漸變阻擋介電質層604C是藉由化學氣相沉積製程部分地形成。在一個實施例中，漸變阻擋介電質層604C是由至少兩種不同的材料所形成。在一具體實施例中，由至少兩種不同的材料形成漸變阻擋介電質層604C包括氧化電荷擷取層604B的頂部部分，隨後沉積介電質層在電荷擷取層604B的經氧化的部分之上。在另一個具體實施例中，由至少兩個不同的材料形成漸變阻擋介電質層604C包括沉積具有第一介電常數的第一介電質層，並隨後沉積具有第二介電常數的第二介電質層，其中第二介電常數大於第一介電常數。在一特定實施例中，第一介電質層具有約0.5至3奈米的範圍的厚度，第二介電質層具有約2至5奈米的範圍的厚度，並且然後第一和第二介電質層互相混合。在一個實施例中，在第二介電質層沉積在第一介電質層上之後立即將第一和第二介電質層相互混合。在另一個實施例中，在形成第一和第二介電質層之後的退火製程中第一和第二介電質層相互混合。因此，在根據本發明的一實施例中，在漸變阻擋介電質層604C內沒有清晰的界面，如在圖6中說明。

非揮發性電荷擷取記憶體裝置可被製造以包括多層阻擋介電質區域域。圖7A-7I說明了呈現在根據本發明的一實施例的具有多層高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

參考圖7A，提供了基板702。基板702可以是在與自圖5的基板502相關聯的描述的任何材料和具有任何的特性。參照圖7B，隧道介電質層720形成在基板702的頂部表面上。隧道介電質層720可以由任何材料、藉任何製程來形成，並具有與自圖5的隧道介電質層504A相關聯的描述的任何厚度。參照圖7C，電荷擷取層722形成在隧道介電質層720的頂部表面上。電荷擷取層722可以由任何材料、藉任何製程來形成，並具有與自圖5的電荷擷取層504B相關聯的描述的任何厚度。

參照圖7D，多層阻擋介電質區域724形成在電荷擷取層722的頂部表面上。多層阻擋介電質區域724包括設置在電荷擷取層722上方的第一介電質層726和設置在第一介電質層726上方的第二介電質層728。根據本發明的一實施例中，多層阻擋介電質區域724是雙層阻擋介電質區域，並包括第一介電質層726和第二介電質層728，如圖7D所描述。第一介電質層726和第二介電質層728可以藉由任何技術所形成，並且有與分別從圖5的第一介電質層506和第二介電質層508相關聯的描述的任何材料所組成且具有任何厚度。根據本發明的一實施例中，多層阻擋介電質區域724在第一介電質層726和第二介電質層728之間具有突然的界面，如圖7D所示。在一個實施例中，多層阻障介電質區域724由至少兩種不同的材料所形成。在一具體的實施例中，由至少兩種不同的材料形成多層阻擋介電質區域724 包括氧化電荷擷取層722的頂部部分，隨後沉積介電質層在電荷擷取層724的經氧化部分的上方。在另一個具體實施例中，由至少兩種不同的材料形成多層阻擋介電質區域724包括具有沉積第一介電常數的第一介電質層，並隨後沉積具有第二介電常數的第二介電質層，其中，第二介電常數大於第一介電常數。

參考圖7E，閘極層730形成在多層阻擋介電質區域724的頂部表面上。閘極層730可以由從圖5的閘極層504D相關聯的描述的任何材料和任何製程所形成。因此，閘極堆疊732可以形成在基板702之上。

參考圖7F，閘極疊層732被圖案化以形成經圖案化的閘極堆疊704在基板702上。經圖案化的閘極堆疊704包括經圖案化的隧道介電質層704A、經圖案化的電荷擷取層704B、經圖案化的多層阻擋介電質區域704C和經圖案化的電極層704D。經圖案化的多層阻擋介電質區域704C包括經圖案化的第一介電質層706和經圖案化的第二介電質層708。閘極堆疊732可以藉由具有對基板702的高選擇性的適合提供用於閘極堆疊704的基本上垂直的側壁的任何方法而圖案化，以形成經圖案化的閘極堆疊704。根據本發明的一實施例中，閘極疊層732藉由微影和蝕刻製程而圖案化以形成經圖案化的閘極堆疊704。在一具體的實施例中，蝕刻製程是利用氣體的各向異性的蝕刻製程，例如但不限於四氟化碳(CF₄)、O₂、溴化氫(HBr)和氯氣(Cl₂)。

參照圖7G，可能可期望去植入摻雜劑雜質原子740到基板704的暴露部分，以形成源極和汲極前端延伸區域750。源極和汲極前端延伸區域750最終將成為隨後形成的源極和汲極區域的部分，如下所述。因 此，藉形成由經圖案化的閘極堆疊704的位置所定義的源極和汲極前端延伸區域750，通道區域712可被定義，如圖7G所示。在一個實施例中，用於形成源極和汲極尖端延伸區域750的傳導性類型和摻雜劑雜質原子的濃度基本上相同於用於形成源極和汲極區域的那些，如下所述。

參照圖7H，可能可期望去形成一對介電質間隔物714在經圖案化的閘極堆疊704的側壁上，如在本領域中為眾所周知的。最後，參照圖7I，源極和汲極區域710是藉由植入摻雜劑雜質原子760到基板704的暴露部分所形成。源極和汲極區域710可以具有與由圖5的源極和汲極區域510相關聯的描述的那些的任何特性。根據本發明的一實施例中，源極和汲極區域710的輪廓是由介電質間隔物714、經圖案化閘極堆疊704和源極和汲極前端延伸區域750所示所定義，如在圖7I所示。

在另一個實施例中，非揮發性電荷擷取記憶體裝置被製造成包括漸變阻擋介電質層。圖8A-8C說明了呈現在根據本發明的一實施例的具有漸變高介電常數阻擋區域的非揮發性電荷擷取記憶體裝置的形成中的操作之橫截面視圖。

參照圖8A，提供了在基板802的頂部表面上形成的電荷擷取層822和隧道介電質層820。基板802可以由與從圖6的基板602相關聯的描述的任何材料和任何特性。電荷擷取層822和隧道介電質層820可以由與分別從圖6的電荷擷取層604B和隧道介電質層604A相關聯的描述的任何材料、藉任何製程所形成並具有任何厚度。

參照圖8B，漸變阻擋介電質層824形成在電荷擷取層822的頂部表面上。根據本發明的一實施例中，漸變阻擋介電質層824形成在 電荷擷取層822正上方，如圖8B所示。在一個實施例中，漸變阻擋介電質層824在自電荷擷取層822至漸變阻擋介電質層824的頂部表面的方向上具有低到高的漸變。漸變阻擋介電質層824可藉任何技術所形成，並且由與從圖6的漸變阻擋介電質層604C相關聯的描述的任何材料所組成且具有任何厚度。根據本發明的一實施例中，沒有明顯的界面在漸變阻擋介電質層824之內，如圖8B中所示。在一個實施例中，漸變阻擋介電質層824是由至少兩種不同的材料所形成。在一具體實施例中，由至少兩種不同的材料形成漸變阻擋介電質層824包括氧化電荷擷取層822的頂部部分，並隨後沉積介電質層在電荷擷取層824的經氧化部分上方。在另一個具體實施例中，由至少兩種不同的材料形成漸變阻擋介電質層824包括：沉積具有第一介電常數的第一介電質層，並隨後沉積具有第二介電常數的第二介電質層，其中，第二介電質常數大於第一介電常數。

參照圖8C，與圖7E-7I相關聯的描述的那些相似的製程步驟被執行以形成具有漸變阻擋介電質層的非揮發性電荷擷取記憶體裝置。因此，經圖案化的閘極堆疊804形成在基板802上。源極和汲極區域810形成在經圖案化的閘極堆疊804的任一側壁上，其定義了通道區域812。經圖案化的閘極堆疊804包括經圖案化的隧道介電質層804A、經圖案化的電荷擷取層804B、經圖案化的漸變阻擋介電質層804C和經圖案化的閘極層804D。

『實現和替代品』

在另一態樣中，本公開指向含有覆蓋形成在基板的表面上或上方的通道的兩個以上側壁的電荷擷取區域之多閘極或多閘極表面記憶體 裝置和製造其的方法。多閘極裝置皆包括平面和非平面裝置。平面的多閘極裝置(未顯示)一般包括雙閘極平面裝置，其中一些第一層係沉積以形成第一閘極在隨後形成的通道之下，並且一些第二層係沉積在其之上方以形成第二閘極。非平面的多閘極裝置一般包括形成在基板的表面上或上方且藉由閘極而在三個以上的側壁被包圍的水平或垂直的通道。

圖9A說明了含有形成在基板的第一區域上方的分裂的電荷擷取區域和漸變或多層高阻擋介電質的非平面的多閘極記憶體裝置900。參照圖9A，記憶體裝置900，通常稱為鰭式場效電晶體(finFET)，包括自覆蓋基板906的表面904的薄膜或半導體材料層形成且連接記憶體裝置的源極908和汲極910的升高的通道902。通道902藉由形成裝置的閘極912之鰭而在三側壁被包圍。閘極912的厚度(在從源極到汲極的方向上測得)決定了裝置的有效通道長度。

圖9B是圖9A的非平面的記憶體裝置的部分的橫截面視圖，包含說明分裂的電荷擷取區域914和漸變或多層阻擋介電質918的部分基板906、通道902和閘極912。根據本公開，閘極912可以包括分裂的電荷擷取區域914和漸變或多層阻擋介電質918。閘極912進一步包括覆蓋通道902的隧道氧化物916和覆蓋阻擋介電質的金屬閘極層920以形成記憶體裝置900的控制閘極。在一些實施例中，經摻雜的多晶矽可以沉積而代替金屬以提供多晶矽閘極層。合適的摻雜劑包括，例如諸如硼的p-型摻雜劑，以提供P+多晶矽閘極。通道902和閘極912可以直接形成在基板906上或者在形成在該基板906上或上方的諸如經掩埋的氧化物的絕緣或介電質層922上，如於圖9B所示。

再參照圖9B，分裂的電荷擷取區域914包括至少一個含有更靠近於隧道氧化物916的氮化物的底部或第一電荷擷取層924，和覆蓋第一電荷捕獲層的頂部或第二電荷擷取層926。一般情況下，第二電荷擷取層926包括富矽、貧氧的氮化物層且包括分佈在多個電荷擷取層中的大部分電荷擷取，同時第一電荷擷取層924包括富氧的氮化物或氮氧化矽，其相對於第二電荷擷取層是富氧的以減少其中的電荷擷取的數目。關於富氧，它是指其中在第一電荷擷取層924中的氧濃度是從約11至約40%，然而第二電荷擷取層926中的氧濃度小於約5%。

在一些實施例中，諸如圖9B所示，分裂的電荷擷取區域914進一步包括含有諸如氧化物的介電質的至少一個薄的、中間的或抗穿隧層928，以將第二電荷擷取層926與第一電荷擷取層924分離。抗穿隧層928基本上減少了在從穿隧進入底部氮化物層924的編程期間累積在上部氮化物層926的邊界處的電子電荷的概率，導致比傳統的結構上還低的漏電流。

第一電荷擷取層924和第二電荷擷取層926的一者或兩者可以包括氮化矽或氮氧化矽，並且可以例如藉由含有定制的N₂O/NH₃和DCS/NH₃的氣體混合物的比例和流速之CVD製程所形成，以提供富矽和富氧的氮氧化物層。然後，多層電荷存儲結構的第二氮化物層形成在中間氧化物層上。第二電荷擷取層926具有與第一電荷擷取層924不同的氧、氮及/或矽的化學計量成分，並且也可以藉由使用含有定制的DCS/NH₃和N₂O/NH₃的氣體混合物的比例和流速的製程氣體之CVD製程所形成或沉積，以提供富矽、貧氧的頂部氮化物層。

在包括含有氧化物的中間或抗穿隧層928的這些實施例 中，抗穿隧層可以藉由底部氮氧化物層的氧化所形成，以使用自由基氧化成所選擇的深度。自由基氧化可以執行在例如使用單一晶圓工具的1100-1100℃的溫度下，或者使用分批反應器的工具的800-900℃下。H₂和O₂氣體的混合物可以針對分批製程採用在300-500托(Tor)的壓力，或者針對使用單一氣相工具採用在11-15托的壓力，用於使用單一晶圓工具為1-2分鐘的時間，使用分批製程為30分鐘至1小時的時間。

第一電荷擷取層924的合適厚度可以從約30Å至約80Å(允許一些差異，例如±10 Å)，其中約5-20Å可能藉由自由基氧化而消耗，以形成抗穿隧層928。第二電荷擷取層926的合適厚度可以為至少30Å。在某些實施例中，第二電荷擷取層926可形成高達90Å厚，其中30-70Å可能藉由自由基氧化而消耗，以形成阻擋介電質918。在一些實施例中，在第一電荷擷取層924和第二電荷擷取層926之間的厚度的比例是約1：1，儘管其它比例也是可行的。在其它實施例中，第二電荷擷取層926可以包括高K介電質。合適的高K介電質包括諸如HfSiON、HfSiO或HfO的鉿基材料、諸如ZrSiON、ZrSiO或ZrO的鋯基材料以及諸如Y₂O₃的釔基材料。

再參照圖9B，阻擋介電質區域可以包括設置在分裂的電荷擷取區域的上方的多層阻擋介電質區域。在所示的實施例中，多層阻擋介電質918是雙層阻擋介電質，且包括形成在第二電荷擷取層926上的第一介電質層918a和形成在第一介電質層上方的第二介電質層918b。第一介電質層918a和第二介電質層918b可以與分別從圖5的第一介電質層506和第二介電質層508相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。一般情況下，多層阻擋介質918是由至少兩個不同的材料所形成，且 在第一介電質層918a和第二介電質層918b之間具有如圖9B中所示的突然的界面。

多層阻擋介電質918可以藉由氧化第二電荷擷取層926的頂部部分所形成，以形成具有第一介電常數的第一介電質層918a，隨後在第一介電質層上方沉積具有第二介電常數的材料，以形成第二介電質層918b，其中，第二介電常數大於第一介電常數。將理解的是，因為第二電荷擷取層的一些將被有效地消耗或氧化在熱成長第一介電質層918a的製程期間，第二電荷擷取層926的厚度可以被調整或增加。在一個實施例中，形成第一介電質層918a是使用如原處蒸汽產生(In-Situ Steam Generation，ISSG)的自由基氧化製程來完成。ISSG可以藉由在沉積或處理腔室中放置基板906、把基板從約700℃加熱到約850℃的溫度，並且將其暴露在濕蒸汽一段基於完成的第一介電質層918a的所需厚度所選擇的預定的時間內。示範性製程時間是從約5至約20分鐘。氧化可以在大氣壓或低壓下進行。

在其它實施例中，形成多層阻擋介電質918包括沉積至少兩種不同的材料，其包括沉積具有第一介電常數的第一材料，以形成第一介電質層918a，隨後沉積具有第二介電常數的材料，以形成第二介電質層918b。在某些實施例中，第一介電質層918a是沉積在高溫氧化物(high-temperature oxide，HTO)製程中的高溫氧化物。一般情況下，HTO製程涉及在化學氣相沉積(CVD)腔室中將帶有分裂的電荷擷取區域914形成於其上的基板906曝露至諸如矽烷、氯矽烷或二氯甲矽烷的矽源和諸如氧氣或N₂O的含氧氣體，而在從約50mT至約1000mT的壓力，經歷從約10分鐘至約120分鐘的時間，同時保持基板在從約650℃至約850℃的溫度。

另外，第一介電質層918a和第二介電質層918b中的一個或兩個可以包括高K介電質，其由與分別從圖5的第一介電質層506和第二介電質層508相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。合適的高K介電質材料包括諸如HfSiON、HfSiO或HfO的鉿基材料、諸如ZrSiON、ZrSiO或ZrO的鋯基材料以及諸如Y₂O₃的釔基材料。

在其它實施例中，諸如圖9C所示，阻擋介電質918被製造成或包括漸變阻擋介電質層930。參照圖9C，漸變阻擋介電質層930形成在第二電荷擷取層926的頂部正上方或之上。

在一個實施例中，漸變阻擋介電質層930在從第二電荷擷取層926至漸變阻擋介電質層的頂部表面的方向中具有從低到高的漸變。漸變阻擋介電質層930可以由與分別從圖6和8的漸變阻擋介電質層604C和804C相關聯的描述的任何技術、任何材料所組成，且具有任何厚度。根據本發明的一實施例中，在漸變阻擋介電質層930內不存在清晰的界面，如圖9C中所示。一般來說，漸變阻擋介電質層930由至少兩種不同的材料所形成。在一特定的實施例中，由至少兩種不同的材料所形成的漸變阻擋介電質層930包括氧化第二電荷擷取層926的頂部部分，並隨後在第二電荷擷取層的經氧化部分上方沉積介電質層。

在另一個具體實施例中，由至少兩種不同的材料所形成的漸變阻擋介電質層930包括：沉積具有第一介電常數的第一介電質層，並隨後沉積具有第二介電常數的第二介電質層，其中，第二介電常數大於第一介電常數，並且將漸變阻擋介電質層930退火以引起第一和第二介電質層的材料在它們的邊界處擴散。或者，漸變阻擋介電質可以藉由改變製程氣 體、比例或流速而在單一的CVD處理的步驟中形成，以形成具有橫越整個層的厚度的不同的化學計量成分的漸變阻擋介電質層。

如上述的多層的實施例，第一、第二介電質層的材料的一個或兩個可以包括藉由任何合適的技術所形成的高K介電質，並具有任何厚度。合適的高K介電質材料包括諸如HfSiON、HfSiO或HfO的鉿基材料、諸如ZrSiON、ZrSiO或ZrO的鋯基材料以及諸如Y₂O₃的釔基材料。

圖10說明一流程圖，其描述使用在製造含有漸變或多層高介電常數阻擋區域的非平面或多閘極非揮發性記憶體裝置中的特定模塊的序列。參照圖10，該方法以形成覆蓋電性連接記憶體裝置的第一擴散區域和第二擴散區域的基板上的表面之半導體的通道或包含半導體材料的通道來開始(模塊1002)。該通道可藉由使用任何已知的光微影技術在基板的表面上沉積一層半導體材料並圖案化該層來形成。半導體材料由單晶的材料所組成，其可包括但不限於藉由諸如但不限於在LPCVD腔室中磊晶沉積的任何傳統技術來沉積的矽、鍺、矽-鍺或III-V族化合物半導體材料。隧道介電質或氧化物係形成而覆蓋或鄰接通道(模塊1004)。隧道介電質可包括具有各種化學計量成分的氧、氮及/或矽的氧化矽、氮化矽或氮氧化矽，並且可以藉由任何傳統的技術來沉積或成長，包括但不限於熱成長氧化物、藉由自由基氧化和HTO CVD製程所形成的氧化物，如上面所述。

分裂的電荷擷取區域係鄰近隧道氧化物而形成(模塊1006)。一般情況下，分裂的電荷擷取區域包括含有接近隧道氧化物的氮化物的第一電荷擷取層，和含有覆蓋第一電荷擷取層的氮化物的第二電荷擷取層。分裂的電荷擷取區域的各個層可以包括具有各種化學計量成分的 氧、氮及/或矽的氧化矽、氮氧化矽和氮化矽，並可能藉由諸如但不限於熱成長氧化物、自由基氧化和CVD製程的任何傳統技術來沉積或生長，如上面所述。在一些實施例中，分裂的電荷擷取區域進一步可以包括將第二電荷擷取層與第一電荷擷取層分離的薄的抗穿隧氧化物層。

接下來，至少包括具有第一介電常數的第一材料和具有大於第一介電常數的第二介電常數的第二材料之多層或漸變阻擋介電質係鄰接分裂的電荷擷取區域而形成。在一些實施例中，阻擋介電質包括至少含有鄰接分裂的電荷擷取區域而形成的第一介電質層和形成在第一介電質層上方的第二介電質層之多層阻擋介電質(模塊1008)。在其它實施例中，阻擋介電質包括在第一和第二材料之間沒有清晰的界面的漸變阻擋介電質(模塊1010)。如與從圖9C的漸變阻擋介電質層930相關聯的上述描述，漸變阻擋介電質可以藉由使用含有定制的DCS/NH₃和N₂O/NH₃的氣體混合物的比例和流速的製程氣體之CVD製程而沉積第一和第二介電質層並接著退火而形成，以提供富矽、貧氧的頂部氮化物層930，引起第一和第二介電質層的材料在它們的邊界擴散。或者，漸變阻擋介電質可以藉由改變製程氣體、比例或流速而在單一的CVD處理步驟中形成，以形成具有橫越層的厚度的不同的化學計量成分的漸變阻擋介電質。

最後，閘極層係形成而覆蓋阻擋介電質以形成記憶體裝置的控制閘極(模塊1012)。在一些實施例中，閘極層是高功函數的閘極層，且可包括含有藉由物理氣相沉積所形成的金屬的材料，並且可包括但並不限於金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷和鎳。在其它實施例中，經摻雜的多晶矽可以沉積而代替金屬以提 供多晶矽閘極層。合適的摻雜劑包括例如諸如硼的p-型摻雜劑，以提供P+多晶矽閘極。

在另一個實施例中，在圖11A和11B中所示，記憶體裝置可包括從覆蓋基板上的表面的半導體材料的薄膜所形成且連接記憶體裝置的源極和汲極的奈米線通道。關於奈米線通道，它是指形成在晶體矽材料的薄帶中的一種傳導溝道，具有約11奈米(nm)或更小的最大橫截面尺度，更優選的是小於約6奈米。隨意地，通道可以被形成以具有相對於通道的長軸的<100>表面的結晶方向。

參照圖11A，記憶體裝置1100包括由從在基板1106上的表面上或覆蓋基板1106上的表面的半導體材料的薄膜或層而形成且連接記憶體裝置的源極1108和汲極1110的水平的奈米線通道1102。在所示實施例中，裝置具有環繞式閘極(gate all-around，GAA)架構，其中奈米線通道1102藉由裝置的閘極1112而在所有的側壁上包圍。閘極1112的厚度(從源極到汲極的方向測量)確定裝置的有效通道長度。

根據本文，圖11A的非平面的多閘極記憶體裝置1100可以包括多層阻擋介電質。圖11B是說明多層阻擋介電質1116a和1116b的圖11A的非平面的記憶體裝置的一部分的橫截面視圖。參照圖11B，閘極1112包括覆蓋奈米線通道1102的隧道氧化物1114、含有層1120-1124的分裂的電荷擷取區域、含有層1116a和1116b的阻擋介電質以及覆蓋阻擋介電質的閘極層1118。

分裂的電荷擷取區域包括包含更靠近隧道氧化物1114的氮化物的至少一個內部電荷擷取層1120，和覆蓋內部電荷擷取層的外部電荷 擷取層1122。一般來說，外部電荷擷取層1122包括富矽、貧氧的氮化物層，且包括分佈在多個電荷擷取層中的大部分電荷擷取，同時內部電荷擷取層1120包括富氧的氮化物或氮氧化矽且相對於外部電荷擷取層為富氧的，以減少其中的電荷擷取的數目。

在一些實施例中，如所示那些，分裂的電荷擷取區域進一步包括含有諸如氧化物的介電質的至少一個薄的、中間的或抗穿隧層1124，而將外部電荷擷取層1122和內部電荷擷取層1120分離。抗穿隧層1124基本上減少了在從穿隧進入內部電荷擷取層1120的編程期間累積在外部電荷擷取層1122的邊界處的電子電荷的概率，導致較低的漏電流。

如上所述的實施例，內部電荷擷取層1120和外部電荷擷取層1122的一者或兩者可以包括氮化矽或氮氧化矽，可以例如藉由含有定制的N₂O/NH₃和DCS/NH₃的氣體混合物的比例和流速之CVD製程所形成，以提供富矽和富氧的氮氧化物層。然後，多層電荷存儲結構的第二氮化物層形成在中間氧化物層上。外部電荷擷取層1122具有與內部電荷擷取層1120不同的氧、氮及/或矽的化學計量成分，並且也可以藉由使用含有定制的DCS/NH₃和N₂O/NH₃的氣體混合物的比例和流速的製程氣體之CVD製程所形成或沉積，以提供富矽、貧氧的頂部氮化物層。

在包括含有氧化物的中間或抗穿隧層1124的這些實施例中，抗穿隧層可藉由氧化內部電荷擷取層1120所形成，以使用自由基氧化成所選擇的深度。自由基氧化可以執行在例如使用單一晶圓工具的1000-1100℃的溫度下，或者使用分批反應器的工具的800-900℃下。H₂和O₂氣體的混合物可以針對分批製程採用在300-500托(Tor)的壓力，或者針對 使用單一氣相工具採用在11-15托的壓力，用於使用單一晶圓工具為1-2分鐘的時間，使用分批製程為30分鐘至1小時的時間。

內部電荷擷取層1120的合適厚度可以從約30Å至約80Å(允許一些差異，例如±10 Å)，其中約5-20Å可能藉由自由基氧化而消耗，以形成抗穿隧層1124。外部電荷擷取層1122的合適厚度可以為至少30Å。在某些實施例中，外部電荷擷取層1122可形成高達90Å厚，其中30-70Å可能藉由自由基氧化而消耗，以形成阻擋介電質。在一些實施例中，在內部電荷擷取層1120和外部電荷擷取層1122之間的厚度的比例是約1：1，儘管其它比例也是可行的。

在其它實施例中，外部電荷擷取層1122和阻擋介電質1116a、1116b的一者或兩者可以包括高K介電質。合適的高K介電質包括諸如HfSiON、HfSiO或HfO的鉿基材料、諸如ZrSiON、ZrSiO或ZrO的鋯基材料以及諸如Y₂O₃的釔基材料。

再次參照圖11B，阻擋介電質可以包括鄰接外部電荷擷取層1122的多層阻擋介電質區域。在所示實施例中，多層阻擋介電質是雙層阻擋介電質，並包括形成在外部電荷擷取層1122上的內部或第一介電質層1116a和形成在第一介電質層1116b上的外部或第二介電質層。第一介電質層1116a和第二介電質層1116b可以分別與第一介電質層918a和第二介電質層918b相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。一般情況下，多層阻擋介電質1116a、1116b是由至少兩種不同的材料所形成，並在第一介電質層1116a和第二介電質層1116b之間具有突然的界面，如在圖11B中說明。

多層阻擋介電質1116a、1116b可以藉由氧化外部電荷擷取層1122的頂部部分所形成，以形成具有第一介電常數的第一介電質層1116a，隨後在第一介電質層上方沉積具有第二介電常數的材料，以形成第二介電質層1116b，其中，第二介電常數大於第一介電常數。將理解的是，因為外部電荷擷取層1122的一些將被有效地消耗或氧化在熱成長第一介電質層1116a的製程期間，外部電荷擷取層1122的厚度可以被調整或增加。在一個實施例中，形成第一介電質層1116a是使用如原處蒸汽產生(In-Situ Steam Generation，ISSG)的自由基氧化製程來完成。ISSG可以藉由在沉積或處理腔室中放置基板1106、把基板從約700℃加熱到約850℃的溫度，並且將其暴露在濕蒸汽一段基於完成的第一介電質層1116a的所需厚度所選擇的預定的時間內。示範性製程時間是從約5至約20分鐘。氧化可以在大氣壓或低壓下進行。

在其它實施例中，形成多層阻擋介電質1116a、1116b包括沉積至少兩種不同的材料，其包括沉積具有第一介電常數的第一材料，以形成第一介電質層1116a，隨後沉積具有第二介電常數的材料，以形成第二介電質層1116b。在某些實施例中，第一介電質層1116a是沉積在高溫氧化物(high-temperature oxide，HTO)製程中的高溫氧化物。一般情況下，HTO製程涉及在化學氣相沉積(CVD)腔室中將帶有分裂的電荷擷取區域形成於其上的基板906曝露至諸如矽烷、氯矽烷或二氯甲矽烷的矽源和諸如氧O₂或N₂O的含氧氣體，而在從約50mT至約1000mT的壓力，經歷從約10分鐘至約120分鐘的時間，同時保持基板在從約650℃至約850℃的溫度。

另外，第一介電質層1116a和第二介電質層1116b的一者或 兩者可以包括高K介電質，其由與分別從圖5的第一介電質層506和第二介電質層508相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。合適的高K介電質材料包括諸如HfSiON、HfSiO或HfO的鉿基材料、諸如ZrSiON、ZrSiO或ZrO的鋯基材料以及諸如Y₂O₃的釔基材料。

在其它實施例中(未顯示)，阻擋介電質被製造成或包括漸變阻擋介電質層，諸如圖9C所示的漸變阻擋介電質層930。如上所述的實施例，漸變阻擋介電質形成在外部電荷擷取層1122的頂部正上方或之上。

在一個實施例中，漸變阻擋介電質層具有從外部電荷擷取層1122至阻擋介電質1116的頂部表面的方向中具有從低到高的漸變。漸變阻擋介電質層可以由與分別從圖6和8的漸變阻擋介電質層604C和804C相關聯的描述的任何技術、任何材料所組成，且具有任何厚度。

如上所述的多層的實施例中，第一、第二介電質層的材料中的一者或兩者可包括高K介電質，其藉由任何合適的技術所形成，並具有任何厚度。合適的高K介電質材料包括諸如HfSiON、HfSiO或HfO的鉿基材料、諸如ZrSiON、ZrSiO或ZrO的鋯基材料以及諸如Y₂O₃的釔基材料。

圖11C說明了以位元可變成本或BiCS架構1126排列的圖11A的非平面的多閘極裝置1100的垂直串線的橫截面視圖。架構1126由非平面的多閘極裝置1100的垂直串線或堆疊所組成，其中每個裝置或單元包括覆蓋基板1106且連接記憶體裝置的源極和汲極(在該圖中未顯示)的通道1102，並且具有環繞式閘極(gateall-around，GAA)結構，其中奈米線通道1102藉由閘極1112而在所有側壁上包圍。BiCS架構與簡單的層堆積相比降低了關鍵的微影步驟的數目，從而引發降低每個記憶體位元的成本。

在另一個實施例中，記憶體裝置是非平面的裝置或包含非平面的裝置，其含有從在基板上的傳導的、半導體層的一些或其上方突出之在半導體材料上或從半導體材料所形成的垂直的奈米線通道。在本實施例的一個方案中，在圖12A的切割圖所示，記憶體裝置1200包括形成在連接裝置的源極1204和汲極1206的半導體材料的圓柱中之垂直的奈米線通道1202。通道1202藉由隧道氧化物1208、電荷擷取區域1210、阻擋介電質1212和覆蓋阻擋介電質的閘極層1214所包圍，以形成記憶體裝置1200的控制閘極。通道1202可以包括在基本上實心的圓柱的半導體材料的外層中的環形區域，或者可包括形成在介電質填充物材料的圓柱上的環形層。如上述的水平的奈米線，通道1202可以包括多晶矽或再結晶的多晶矽，以形成單晶通道。隨意地，通道1202包括結晶矽時，通道可被形成以相對於通道的長軸具有<100>表面的結晶方向。

在一些實施例中，諸如圖12B所示，電荷擷取區域1210可以是分裂的電荷擷取區域，且阻擋介電質1212可以是多層阻擋介電質。

參考圖12B，分裂的電荷擷取區域1210至少包括最接近隧道氧化物1208的第一或內部電荷擷取層1216和第二或外部電荷擷取層1218。隨意地，第一和第二電荷擷取層可以藉由中間氧化物與抗穿隧層1220而分離。

如上所述的實施例，第一電荷擷取層1216和第二電荷擷取層1218中的一者或兩者可以包括氮化矽或氮氧化矽，並且可以例如藉由含有定制的N₂O/NH₃和DCS/NH₃的氣體混合物的比例和流速之CVD製程所形成，以提供富矽和富氧的氮氧化物層。

最後，第二電荷擷取層1218和阻擋介電質1212中的一者或兩者可以包括高K介電質，諸如HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO或Y₂O₃。

再參照圖12B，阻擋介電質1212可以包括鄰接外部電荷擷取層1218的多層阻擋介電質區域。在所示實施例中，多層阻擋介電質是雙層阻擋介電質，且包括形成在外部電荷擷取層1218上的內部或第一介電質層1212a以及形成在第一介電質層上的外部或第二介電質層1212b。第一介電質層1212a和第二介電質層1212b可以分別與第一介電質層918a和第二介電質層918b相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。一般情況下，多層阻擋介質1212是由至少兩個不同的材料所形成，且在第一介電質層1212a和第二介電質層1212b之間具有如圖12B中所示的突然的界面。

多層阻擋介電1212可以藉由氧化外部電荷擷取層1218的頂部部分所形成，以形成具有第一介電常數的第一介電質層1212a，隨後在第一介電質層上沉積具有第二介電常數的材料，以形成第二介電質層1212b，其中第二介電常數大於第一介電常數。將理解的是，因為外部電荷擷取層的一些將被有效地消耗或氧化在熱成長第一介電質層1212a的製程期間，外部電荷擷取層1218的厚度可以被調整或增加。在一個實施例中，形成第一介電質層1212a是使用如原處蒸汽產生(In-Situ Steam Generation，ISSG)的自由基氧化製程來完成。ISSG可以藉由在沉積或處理腔室中放置基板1106、把基板從約700℃加熱到約850℃的溫度，並且將其暴露在濕蒸汽一段基於完成的第一介電質層1212a的所需厚度所選擇的預定的時間內。示範 性製程時間是從約5至約20分鐘。氧化可以在大氣壓或低壓下進行。

在其它實施例中，形成多層阻擋介電質1212a、1212b包括沉積至少兩種不同的材料，其包含沉積具有第一介電常數的第一材料，以形成第一介電質層1212a，隨後沉積具有第二介電常數的材料，以形成第二介電質層1212b。在某些實施例中，第一介電質層1212a是沉積在高溫氧化物(high-temperature oxide，HTO)製程中的高溫氧化物。一般情況下，HTO製程涉及在化學氣相沉積(CVD)腔室中將帶有分裂的電荷擷取區域形成於其上的基板1106曝露至諸如矽烷、氯矽烷或二氯甲矽烷的矽源和諸如氧O₂或N₂O的含氧氣體，而在從約50mT至約1000mT的壓力，經歷從約10分鐘至約120分鐘的時間，同時保持基板在從約650℃至約850℃的溫度。

另外，第一介電質層1212a和第二介電質層1212b中的一者或兩者可以包括高K介電質，其由與分別從圖5的第一介電質層506和第二介電質層508相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。合適的高K介電質材料包括諸如HfSiON、HfSiO或HfO的鉿基材料、諸如ZrSiON、ZrSiO或ZrO的鋯基材料以及諸如Y₂O₃的釔基材料。

在其它實施例中(未顯示)，阻擋介電質被製造成或包括漸變阻擋介電質層，諸如圖9C所示的漸變阻擋介電質層930。如上所述的實施例，漸變阻擋介電質形成在外部電荷擷取層1218的頂部正上方或之上。

在一個實施例中，漸變阻擋介電質在從外部電荷擷取層1218至阻擋介電質1212的頂部表面的方向中具有從低到高的漸變。漸變阻擋介電質層可以由與分別從圖6和8的漸變阻擋介電質層604C和804C相關聯的描述的任何技術、任何材料所組成，且具有任何厚度。

如上所述的多層的實施例，第一、第二介電質層的材料中的一者或兩者可包括高K介電質，其藉由任何合適的技術所形成，並具有任何厚度。合適的高K介電質材料包括諸如HfSiON、HfSiO或HfO的鉿基材料、諸如ZrSiON、ZrSiO或ZrO的鋯基材料以及諸如Y₂O₃的釔基材料。

圖12A的記憶體裝置1200可使用閘極第一或閘極最後方案來製成。圖13A-G說明了用於製造圖12A的非平面多閘極裝置的閘極第一方案。圖14A-F說明了用於製造圖12A的非平面多閘極裝置的閘極最後方案。

參考圖13A，閘極第一方案中的介電質層1302被形成在基板1306中諸如源極或汲極的第一經摻雜的擴散區域1304之上。閘極層1308被沉積在第一介電質層1302之上以形成裝置的控制閘極，以及第二或上部介電質層1310形成在其之上。如上所述的實施例，第一和第二介電質層1302、1310可以藉由CVD、自由基氧化而沉積，或者可以藉由下面的層或基板的一部分的氧化而形成。閘極層1308可以包括沉積的金屬或藉由CVD沉積的經摻雜的多晶矽。閘極層1308的厚度一般是從約40-50埃，而第一和第二介電質層1302、1310是從約2-80埃。

參考圖13B，第一開口1312係蝕刻而通過覆蓋的閘極層1308以及第一和第二介電質層1302、1310至基板1306中的擴散區域1304。接著，依次沉積阻擋介電質1314、電荷擷取區域1316以及穿隧氧化物1318之層再開口中，以及上部介電質層1310的表面平坦化以得到如圖13C所示的中間結構。

參考圖13D，阻擋介電質1314可以包括鄰接外部電荷擷取 層1318的多層阻擋介電質區域。在所示實施例中，多層阻擋介電質是雙層阻擋介電質包括形成在開口1312的側壁上的第一介電質層1314a和形成在第一介電質層上方的第二介電質層1314b。第一介電質層1314a和第二介電質層1314b可以分別與第一介電質層918a和第二介電質層918b相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。一般情況下，多層阻擋介電質1314係由至少兩個不同的材料所形成，並且在第一介電質層1314a和第二介電質層1314b之間具有突然的界面，如圖13D所示。

如上所述，第一介電質層1314a和第二介電質層1314b中的一者或兩者可以包括氧化物、氮化物、氮氧化物或高K介電質，其由與分另從圖5的第一介電質層506和第二介電質層508相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。

在其它實施例中(未顯示)，阻擋介電質被製造成或包括漸變阻擋介電質層，諸如圖9C所示的漸變阻擋介電質層。如上所述的實施例，漸變阻擋介電質層形成在開口1312的側壁正上方。漸變阻擋介電質層在從外部電荷擷取區域1316至阻擋介電質1316的外表面的方向中可以具有低到高的漸變。漸變阻擋介電質層可由與分別從圖6和8的漸變阻擋介電質層604C和804C相關聯的描述的任何技術、任何材料所組成，且具有任何厚度。如上所述的多層的實施例中，第一、第二介電質層的材料中的一者或兩者可包括高K介電質，其藉由任何合適的技術所形成，並具有任何厚度。

在一些實施例中，例如圖13D所示，電荷擷取區域1316可以是分裂的電荷擷取區域。電荷擷取區域1316可以至少包括更靠近隧道氧化物1318的第一電荷擷取層1316a，和覆蓋第一電荷擷取層的第二電荷擷 取層1316b。一般情況下，第二電荷擷取層包括富矽、貧氧的氮化物層，並且包括了分佈在多個電荷擷取層中的大部分電荷擷取，同時第一電荷擷取層包括富氧的氮化物或氮氧化矽，並且相對於第二電荷擷取層為富氧的，以減少其中的電荷擷取的數目。在一些實施例中，分裂的電荷擷取區域1316進一步至少包括含有諸如氧化物的介電質之薄的、中間的或抗穿隧層1316c，以將第一電荷擷取層1316a與第二電荷擷取層1316b分離。

接著，第二或通道開口1320係各向異性地蝕刻而穿過隧道氧化物1318、電荷擷取區域1316和阻擋介電質1314，如圖13E。參照圖13F，半導體材料1322被沉積在通道開口中以於其中形成垂直通道1324。垂直通道1324可以在基本上實心的圓柱的半導體材料的外層中的環形區域，或者，如在圖13F所示，可以包括包圍介電質填充物材料1326的圓柱之分離的、半導體材料1322之層。

參見圖13G，上部介電質層1310的表面被平坦化並且半導體材料層1328包括形成於其中的諸如源極或汲極的第二、經摻雜的擴散區域1330，其沉積在上部介電質層上方以形成所示的裝置。

參考圖14A，在閘極最後方案中，諸如氧化物的介電質層1402係形成在基板1406的表面上的犧牲層1404之上，開口係蝕刻而穿過介電質和犧牲層，並且垂直通道1408形成在其中。如上述的實施例，垂直通道1408可以包括在基本上實心的圓柱的諸如多晶或單晶矽的半導體材料1410的外層中的環形區域，或者可以包括包圍介電質填充物材料(未顯示)的圓柱之分離的、半導體材料1410之層。介電質層1402可以包括諸如氧化矽的任何合適的介電質材料，其能夠電杏隔離隨後形成的記憶體裝置1200 的閘極層與覆蓋電性主動層或另一個記憶體裝置。犧牲層1404可以包括任何合適的材料，其可相對於介電質層1402、基板1406和垂直通道1408的材料具有高選擇性的蝕刻或移除。

參考圖14B，第二開口1412係蝕刻穿過經蝕刻穿過的介電質層和犧牲層1402、1404而至基板1206，並且犧牲層1404係蝕刻或移除。犧牲層1404可以包括可相對於介電質層1402、基板1406和垂直通道1408的材料具有高選擇性的蝕刻或移除的任何合適的材料。在一個實施例中，犧牲層1404包括二氧化矽，其可以藉由緩衝氧化物蝕刻(buffered oxide etch，BOE)所移除。

參考圖14C和14D，隧道氧化物1414、電荷擷取區域和阻擋介電質係依次沉積在開口中，並且介電質層1402的表面被平坦化以得到圖14C中所示的中間結構。在一些實施例中，例如圖14D所示，電荷擷取區域可以是分裂的電荷擷取區域，其至少包括最靠近隧道氧化物1414的第一或內部電荷擷取層1416a，和第二或外部電荷擷取層1416b。隨意地，第一和第二電荷擷取層可以藉由中間氧化物或抗穿隧層1416c所分離。

阻擋介電質可以包括鄰接外部電荷擷取層1416b的多層阻擋介電質區域。在所示實施例中，多層阻擋介電質是雙層阻擋介電質，並且包括形成在開口1312的側壁上的第一介電質層1418a和形成在第一介電質層上方的第二介電質層1418b。第一介電質層1418a和第二介電質層1418b可以分別與第一介電質層918a和第二介電質層918b相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。一般情況下，多層阻擋介電質是由至少兩個不同的材料所形成，並且在第一介電質層1418a和第二介電質層 1418b之間具有突然的介面，如在圖14D所示。

如上所述，第一介電質層1418a和第二介電質層1418b中一者或兩者可以包括氧化物、氮化物、氮氧化物或高K介電質，其由與分別從圖5的第一介電質層506和第二介電質層508相關聯的上述的任何技術、任何材料所組成，且具有任何厚度。

在其它實施例中(未顯示)，阻擋介電質被製造成或包括漸變阻擋介電質層，諸如圖9C所示的漸變阻擋介電質層930。如上所述的實施例，漸變阻擋介電質層在從外部電荷擷取區域1316b至阻擋介電質的內表面的方向上可以具有低到高的漸變。漸變阻擋介電質層可可以由與分別從圖6和8的漸變阻擋介電質層604C和804C相關聯的描述的任何技術、任何材料所組成，且具有任何厚度。如上所述的多層的實施例中，第一、第二介電質層的材料中的一者或兩者可包括高K介電質，其藉由任何合適的技術所形成，並具有任何厚度。

接著，在閘極層1422係沉積到第二開口1412中，並且上部介電質層1402的表面被平坦化以得到圖14E中所示的中間結構。如上述的實施例，閘極層1422可以包括沉積的金屬或經摻雜的多晶矽。最後，開口1424係蝕刻穿過閘極層1422以形成分離的記憶體裝置1426的控制閘極。

因此，非揮發性電荷擷取記憶體裝置已被揭露。每個裝置包括具有通道區域和一對源極和汲極區域的基板。閘極堆疊係在通道區域上方的基板之上並且在一對源極和汲極區域之間。在根據本發明的一實施例中，閘極堆疊包括高介電常數阻擋區域。在一個實施例中，高介電常數阻擋區域是雙層阻擋介電質區域。在另一個實施例中，高介電常數阻擋區 域是漸變阻擋介電質層。

Claims (20)

1. 一種記憶體裝置，包括：一通道，其包括覆蓋在一基板上的一表面的矽且電連接所述記憶體裝置的一第一擴散區域和一第二擴散區域；以及一閘極堆疊，其覆蓋所述通道的至少一部分，所述閘極堆疊包括鄰接所述通道的一隧道氧化物、鄰接所述隧道氧化物的一分裂電荷擷取區域以及鄰接所述分裂電荷擷取區域的一多層阻擋介電質，其中，所述分裂電荷擷取區域包含：一第一電荷擷取層，其含有覆蓋所述隧道氧化物的氮化物；以及一第二電荷擷取層，其含有覆蓋所述第一電荷擷取層的貧氧的氮化物，所述第一電荷擷取層包括約11至約40%的氧濃度，並且所述第二電荷擷取層包括選擇成少於約5%的氧濃度，以使分佈在所述分裂電荷擷取區域中的多數電荷擷取是在所述第二電荷擷取層中，並且其中所述多層阻擋介電質至少包括一高K介電質層。
2. 根據申請專利範圍第1項的記憶體裝置，其中，所述通道包括多晶矽，並且其中所述分裂電荷擷取區域進一步包括一薄的氧化物層，其將所述第一電荷擷取層與所述第二電荷擷取層分離。
3. 根據申請專利範圍第1項的記憶體裝置，其中，所述通道包括多晶矽。
4. 根據申請專利範圍第1項的記憶體裝置，其中，所述通道包括再結晶的多晶矽，並且其中所述閘極堆疊進一步包括相對於所述通道的長軸的<100>表面的結晶方向。
5. 根據申請專利範圍第1項的記憶體裝置，其中，所述通道包括一矽奈米線。
6. 根據申請專利範圍第5項的記憶體裝置，進一步包括一環繞式閘極(gate all-around，GAA)架構，其中所述隧道氧化物和所述分裂電荷擷取區域包圍所述奈米線。
7. 一種記憶體裝置，包括：垂直串線的非平面多閘極電晶體，每個非平面多閘極電晶體包括：一通道，其包括矽；以及一閘極堆疊，其覆蓋所述通道的至少一部分，所述閘極堆疊包括鄰接所述通道的一隧道氧化物、鄰接所述隧道氧化物的一分裂電荷擷取區域以及鄰接所述分裂電荷擷取區域的一漸變阻擋介電質，其中，所述分裂電荷擷取區域包含：一第一電荷擷取層，其含有覆蓋所述隧道氧化物的氮化物；以及一第二電荷擷取層，其含有覆蓋所述第一電荷擷取層的貧氧的氮化物，所述第二電荷擷取層包括少於約5%的氧濃度且包含分佈在所述分裂電荷擷取區域中的多數電荷擷取，並且其中所述漸變阻擋介電質至少包括一高K介電質層。
8. 根據申請專利範圍第7項的記憶體裝置，其中，所述通道包括多晶矽，並且其中所述分裂電荷擷取區域進一步包括一薄的氧化物層，其將所述第一電荷擷取層與所述第二電荷擷取層分離。
9. 根據申請專利範圍第8項的記憶體裝置，其中，所述通道包括多晶矽。
10. 根據申請專利範圍第7項的記憶體裝置，其中，所述通道包括多晶矽。
11. 根據申請專利範圍第7項的記憶體裝置，其中，所述通道包括再結晶的多晶矽，並且其中所述閘極堆疊進一步包括以一p型摻雜劑摻雜的一多晶矽閘極層，其覆蓋所述漸變阻擋介電質。
12. 根據申請專利範圍第7項的記憶體裝置，其中，所述通道包括一矽奈米線。
13. 根據申請專利範圍第12項的記憶體裝置，進一步包括一環繞式閘極(gate al-around，GAA)架構，其中所述隧道氧化物和所述分裂電荷擷取區域包圍所述奈米線。
14. 一種記憶體裝置，包括：一垂直的通道，其包括從形成在一基板上的一表面上的一第一擴散區域延伸至形成在所述基板的所述表面上方的一第二擴散區域的矽，所述垂直的通道將所述第一擴散區域電連接到所述第二擴散區域；一隧道氧化物，其鄰接所述垂直的通道的至少一部分；一分裂電荷擷取區域，其鄰接所述隧道氧化物，所述分裂電荷擷取區域包含：一第一電荷擷取層，其含有覆蓋所述隧道氧化物的氮化物；以及一第二電荷擷取層，其含有覆蓋所述第一電荷擷取層的貧氧的氮化物，所述第一電荷擷取層包括約11至約40%的氧濃度，並且所述第二電荷擷取層包括選擇成少於5%的氧濃度，以使分佈在所述分裂電荷擷取區域中的多數電荷擷取是在所述第二電荷擷取層中；以及一多層阻擋介電質，其鄰接所述分裂電荷擷取區域，所述多層阻擋介電質至少包括一高K介電質層。
15. 根據申請專利範圍第14項的記憶體裝置，其中，所述分裂電荷擷取區域進一步包括一薄的氧化物層，其將所述第一電荷擷取層與所述第二電荷擷取層分離。
16. 根據申請專利範圍第15項的記憶體裝置，其中，所述通道包括多晶矽。
17. 根據申請專利範圍第14項的記憶體裝置，其中，所述通道包括多晶矽。
18. 根據申請專利範圍第14項的記憶體裝置，其中所述通道包括再結晶的多晶矽，並且進一步包括相對於所述通道的長軸的<100>表面的結晶方向。
19. 根據申請專利範圍第14項的記憶體裝置，其中，所述通道包括矽奈米線。
20. 根據申請專利範圍第19項的記憶體裝置，進一步包括一環繞式閘極(gate all-around，GAA)架構，其中所述隧道氧化物、所述分裂電荷擷取區域和所述多層阻擋介電質包圍所述奈米線。