KR102085388B1 - 복수의 산질화물 층들을 구비한 산화물-질화물-산화물 스택 - Google Patents

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프레데릭 젠느
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Abstract

다층 전하 저장 층을 포함하는 반도체 메모리 디바이스 및 이를 형성하는 방법에 대한 일 실시예가 기술된다. 일반적으로, 상기 디바이스는 상기 메모리 디바이스의 소스와 드레인을 연결시키는 기판의 표면 위에 놓인 반도체 재료로부터 형성되는 채널; 상기 채널 위에 놓인 터널 산화물 층; 및 상기 터널 산화물 층 상의 산소-부화(rich), 제 1 산질화물 층으로서, 상기 제 1 산질화물 층의 화학양론적 조성은 실질적으로 트랩(trap)이 없게 만드는 상기 제 1 산질화물 층과, 상기 제 1 산질화물 층 상의 산소-희박, 제 2 산질화물 층으로서, 상기 제 2 산질화물 층의 화학양론적 조성은 트랩이 조밀하게 만드는 상기 제 2 산질화물 층을 포함하는 다층 전하 저장 층(multi-layer charge storing layer)을 포함한다. 일 실시예에서, 상기 디바이스는 상기 채널에 인접해 있는 복수의 표면들을 가진 게이트를 포함하는 비평면 트랜지스터를 포함하고, 상기 게이트는 상기 터널 산화물 층 및 상기 다층 전하 저장 층을 포함한다.

Description

복수의 산질화물 층들을 구비한 산화물-질화물-산화물 스택{OXIDE-NITRIDE-OXIDE STACK HAVING MULTIPLE OXYNITRIDE LAYERS}
관련 출원들에 대한 상호 참조
본 출원은 2007년 6월 13일자로 출원된 공동계류 중인 미국특허출원 일련번호 제11/811,958호의 일부 계속 출원이고, 상기 일부 계속 출원은 2007년 5월 25일자로 출원된 미국가특허출원 일련번호 제60/931,947호에 대해 35 U.S.C 119(e) 하에 우선권을 주장하며, 본원에서는 상기 두 출원 모두를 참조로 통합한다.
기술 분야
본 발명은 반도체 프로세싱에 관한 것이며, 보다 구체적으로는 개선된 산화물-질화물 층 또는 산질화물 층을 구비한 ONO(oxide-nitride-oxide) 스택 및 이를 형성하는 방법에 관한 것이다.
비-휘발성 반도체 메모리, 예컨대, 스플릿 게이트 플래쉬 메모리(split gate flash memory)는 통상적으로 제어 게이트(control gate)를 바이어싱(biasing)하고 메모리 셀이 형성되는 기판의 바디 영역을 접지함으로써 프로그래밍 되도록 전자가 메모리 셀의 부동 게이트로 유도되는 적층된 프로팅 게이트형 전계 효과 트랜지스터(floating gate type field effect transistor)들을 사용한다.
ONO(oxide-nitride-oxide) 스택은 SONOS(silicon-oxide-nitride-oxide-silicon) 트랜지스터에서와 같이 전하 저장 층으로서, 또는 스플릿 게이트 플래시 메모리에서와 같이 플로팅 게이트와 제어 게이트 간의 분리층으로서 사용된다.
도 1은 종래의 방법에 따라 실리콘 기판(108)의 표면(106) 위에 형성된 종래의 ONO 스택(104)을 포함하는 SONOS 게이트 스택 또는 구조(102)를 가진 메모리 디바이스와 같은 반도체 디바이스(100)에 대한 중간 구조체의 부분 단면도이다. 또한, 통상적으로 디바이스(100)는 게이트 스택에 정렬되고 채널 영역(112)에 의해 분리되는 하나 이상의 확산 영역들(110), 예를 들어 소스 및 드레인 영역들을 더 포함한다. 간략하게, SONOS 구조(102)는 ONO 스택(104)과 접촉하여 형성되는 폴리-실리콘(폴리) 게이트 층(114)을 포함한다. 폴리 게이트 층(114)은 ONO 스택(104)에 의해 기판(108)으로부터 분리되거나 전기적으로 절연된다. 일반적으로, ONO 스택(104)은 하부 산화물 층(116), 디바이스(100)에 대한 전하 저장 또는 메모리 층의 역할을 하는 질화물 또는 산질화물 층(118), 및 그 질화물 또는 산질화물 층 위에 놓인 상부, 고온 산화물(high-temperature oxide; HTO) 층(120)을 포함한다.
종래의 SONOS 구조들(102) 및 이를 형성하는 방법의 한가지 문제점은 층을 통과하는 누설 전류로 인하여, 몇몇 응용들에서 디바이스(100) 수명 및/또는 그것의 사용을 제한하게 되는, 질화물 또는 산질화물 층(118)의 불량한 데이터 보유이다.
종래의 SONOS 구조들(102) 및 이를 형성하는 방법들의 또 다른 문제점은 산질화물 층(118)의 화학양론(stoichiometry)이 그 층의 두께에 걸쳐 균일하지도 최적화되지도 않는다는 점이다. 특히, 종래에 산질화물 층(118)은, 상대적으로 두꺼운 층의 두께에 걸쳐 높은 질소 및 높은 산소 농도를 갖는 균일한 층을 제공하려는 시도에서, 단일 공정 가스 혼합물 및 고정되거나 일정한 공정 조건들을 이용하여 단일 단계에서 형성 또는 증착되었다. 그러나, 상부 및 하부 효과(top and bottom effect)들로 인하여, 이것은 질소, 산소 및 실리콘 농도가 종래의 산질화물 층(118) 전체에 걸쳐 변할 수 있게 한다. 상부 효과는 증착 후에 공정 가스들이 정지되는 순서에 의해 야기된다. 특히, 실란(silane)과 같은 실리콘 함유 공정 가스는 통상적으로 먼저 정지되어, 산질화물 층(118)의 상부에 산소 및/또는 질소의 농도를 높게 하고, 실리콘의 농도를 적게 한다. 마찬가지로, 하부 효과는 공정 가스들이 도입되어 증착을 개시시키는 순서에 의해 야기된다. 특히, 통상적으로 산질화물 층(118)의 증착은 어닐링(annealing) 단계를 따르고, 이는 증착 공정의 개시에서 피크 또는 비교적 고농도의 암모니아(NH3)를 유발하여, 산질화물 층의 하부에 산소 및 실리콘의 농도를 낮게 하고 질소의 농도를 높게 한다. 또한, 하부 효과는, 초기 공정 가스 혼합물에서 이용가능한 산소 및 실리콘이 기판의 표면에서 실리콘과 우선적으로 반응하고, 산질화물 층의 형성에 기여하지 않는 표면 핵형성 현상에 기인한 것이다. 그 결과, 전하 저장 특성, 특히 ONO 스택(104)으로 이루어진 메모리 디바이스(100)의 프로그래밍과 소거 속도, 및 데이터 보유가 악영향을 받는다.
따라서, 개선된 프로그래밍과 소거 속도, 및 데이터 보유를 나타내는 메모리 층으로서 산질화물 층으로 되어 있는 ONO 스택을 갖는 메모리 디바이스가 필요하다. 또한, 개선된 산질화물 화학양론을 나타내는 산질화물 층을 갖는 ONO 스택을 형성하는 방법 또는 공정이 필요하다.
다층 전하 저장 층을 포함하는 반도체 메모리 디바이스 및 이를 형성하는 방법들이 제공된다. 상기 디바이스는 상기 메모리 디바이스의 소스와 드레인을 연결시키는 기판의 표면 위에 놓인 반도체 재료로부터 형성되는 채널; 상기 채널 위에 놓인 터널 산화물 층; 및 상기 터널 산화물 층 상의 산소-부화(rich), 제 1 산질화물 층으로서, 상기 제 1 산질화물 층의 화학양론적 조성은 실질적으로 트랩(trap)이 없게 만드는 상기 제 1 산질화물 층과, 상기 제 1 산질화물 층 상의 산소-희박(lean), 제 2 산질화물 층으로서, 상기 제 2 산질화물 층의 화학양론적 조성은 트랩이 조밀하게 만드는 상기 제 2 산질화물 층을 포함하는 다층 전하 저장 층(multi-layer charge storing layer)을 포함한다. 일 실시예에서, 상기 디바이스는 상기 채널에 인접해 있는 복수의 표면들을 가진 게이트를 포함하는 비평면 트랜지스터를 포함하고, 상기 게이트는 상기 터널 산화물 층 및 상기 다층 전하 저장 층을 포함한다. 또한 다른 실시예들도 개시된다.
본 발명의 구조체 및 방법의 이러한 그리고 다양한 다른 특징들은 하기 제공된 첨부된 도면 및 기재된 특허청구범위와 함께 하기 상세한 설명을 읽음으로써 명백해 질 것이다.
도 1(종래 기술)은 종래의 방법에 따라 형성된 산화물-질화물-산화물(oxide-nitride-oxide; ONO) 스택을 갖는 메모리 디바이스에 대한 중간 구조체의 측단면도를 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 다층 전하 저장 층을 포함하는 실리콘-산화물-산질화물-산화물-실리콘 구조체를 갖는 반도체 디바이스의 일부의 측단면도를 도시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 다층 전하 저장 층을 포함하는 산화물- 산질화물-산화물 구조체를 형성하기 위한 방법의 순서도이다.
도 4는 종래의 메모리 층을 사용하는 메모리 디바이스와 비교한, 본 발명에 따라 형성된 메모리 층을 사용하는 메모리 디바이스에 대한 데이터 보유의 개선을 나타내는 그래프이다.
도 5는 본 발명의 또 다른 실시예에 따른 다층 전하 저장 층을 포함하는 산화물-산질화물-산화물 구조체를 형성하기 위한 방법의 순서도이다.
도 6은 ONO 구조체를 갖는 프로그래밍된 종래의 메모리 디바이스의 에너지 밴드 다이어그램이다.
도 7a 및 7b는 프로그래밍 전 후의 본 발명의 일 실시예에 따른 다층 전하 저장 층을 포함하는 메모리 디바이스의 에너지 밴드 다이어그램들이다.
도 8a는 스플릿 전하-트랩핑 영역을 포함하는 비평면 멀티 게이트 디바이스를 도시한다.
도 8b는 도 8a의 비평면 멀티 게이트 디바이스의 단면도를 도시한다.
도 9a 및 9b는 스플릿 전하-트랩핑 영역 및 수평 나노 와이어 채널을 포함하는 비평면 멀티 게이트 디바이스를 도시한다.
도 10a 및 10b는 스플릿 전하-트랩핑 영역 및 수직 나노 와이어 채널을 포함하는 비평면 멀티 게이트 디바이스를 도시한다.
도 11a 및 11b는 도 10a의 비평면 멀티 게이트 디바이스를 제조하기 위한 게이트 제 1 방식을 도시한다.
도 12a 및 12b는 도 10a의 비평면 멀티 게이트 디바이스를 제조하기 위한 게이트 최종 방식을 도시한다.
본 발명은 일반적으로 다층 전하 저장 층을 포함하는 실리콘-산화물-산질화물-산화물-실리콘 게이트 구조체를 포함하는 디바이스 및 이의 제조 방법에 관한 것이다. 게이트 구조체 및 방법은 메모리 트랜지스터와 같은 메모리 디바이스에서 메모리 층을 형성시키는데 특히 유용하다.
하기 명세서에서, 설명의 용도로, 많은 특정 상세한 설명이 본 발명의 전반적인 이해를 제공하기 위해 기술된다. 그러나, 당업자에게 본 발명의 구조체 및 방법은 이러한 특정 상세한 설명 없이 실행될 수 있음이 입증될 것이다. 다른 예에서, 널리 공지된 구조, 및 기술은 본 명세서의 이해를 불필요하게 모호하게 함을 방지하도록 상세하게 나타나 있지 않거나 블록도 형태로 나타나 있다.
본 명세서에서 "일 실시예(one embodiment)" 또는 "한 실시예(an embodiment)"의 언급은 그 실시예와 관련되어 설명된 특정 특징, 구조, 또는 특성이 하나 이상의 실시예에 포함됨을 의미한다. 본 명세서의 여러 곳에서 나타나는 표현 "일 실시예"는 반드시 모두 동일한 실시예를 나타내지 않는다. 본 명세서에서 사용되는 용어 "커플링(couple)"은 직접적으로 연결되는 것, 및 하나 이상의 중간 컴포넌트들을 통해 간접적으로 연결되는 것 양쪽 모두를 포함할 수 있다.
요약하면, 본 방법은 상이한 농도의 산소, 질소 및/또는 실리콘을 갖는 복수의 산질화물 층들, 예를 들어 실리콘 산질화물(silicon oxynitride; Si2N2O) 층들을 포함하는 다층 전하 저장 층을 형성하는 것을 포함한다. 산질화물 층들은 종래의 ONO 구조체들의 질화물 또는 산질화물 층보다 높은 온도에서 형성되며, 각각의 층들은 상이한 공정 가스 혼합물들을 사용하고/하거나 상이한 플로우 레이트(flow rates)에서 형성된다. 일반적으로, 산질화물 층들은 적어도 상부 산질화물 층 및 하부 산질화물 층을 포함한다. 특정 실시예들에서, 층들의 화학양론적 조성은 하단 또는 하부 산질화물이 높은 산소 및 실리콘 함유량을 갖도록 조정되거나 선택되고, 상부 산질화물 층은 저농도의 산소와 고농도의 실리콘 및 고농도의 질소를 가져 산소-희박, 실리콘-부화 질화물 또는 산질화물을 생성시키도록 조정되거나 선택된다. 실리콘-부화 및 산소-부화 하부 산질화물 층은 디바이스 속도를 저하시키지 않으면서, 저장된 전하 소실 또는 프로그램과 소거 전압들 간의 개시(수명의 시작) 차이를 감소시킨다. 실리콘-부화, 산소-희박 상부 산질화물 층은 메모리 디바이스들의 프로그래밍 전압과 소거 전압들 간의 차이를 증가시키고, 이로 인해 디바이스 속도를 향상시키고, 데이터 보유가 증가하며, 디바이스의 작동 수명이 연장된다. 몇몇 실시예들에서, 실리콘-부화, 산소-희박 상부 산질화물 층은 그 내부에 트랩들의 수를 증가시키도록 선택된 소정 농도의 탄소를 더 포함할 수 있다.
선택적으로, 상부 산질화물 층과 하부 산질화물 층 간의 두께 비율은 건식 또는 습식 산화를 이용하여 제 1 산화물 층을 형성시킨 후, 실리콘-산화물-산질화물-산화물-실리콘 게이트 구조체의 터널링 또는 제 1 산화물 층 위에 산질화물 층들의 형성을 용이하게 하도록 선택될 수 있다.
이제, 본 발명의 다양한 실시예들에 따른 실리콘-산화물-산질화물-산화물-실리콘 구조체 및 이를 제조하기 위한 방법들에 대하여, 도 2 내지 도 4를 참조하여 보다 상세히 설명하도록 한다.
도 2는 일 실시예에 따른 다층 전하 저장 층을 포함하는 실리콘-산화물-산질화물-산화물-실리콘 게이트 구조체를 갖는 반도체 메모리 디바이스(200)의 일부의 측단면도를 도시한 블록도이다. 도 2를 참조하면, 메모리 디바이스(200)는 기판 또는 실리콘 기판(208) 상의 실리콘 층의 표면(206) 위에 형성된 다층 전하 저장 층(204)을 포함하는 실리콘-산화물-산질화물-산화물-실리콘 게이트 구조체 또는 게이트 스택(202)을 포함한다. 또한, 디바이스(200)는 게이트 스택(202)에 맞춰 정렬되고 채널 영역(212)에 의해 분리되는 하나 이상의 확산 영역(210), 예를 들어 소스 및 드레인 영역들 또는 구조체들을 더 포함한다. 일반적으로, 실리콘-산화물-산질화물-산화물-실리콘 게이트 구조체는 다층 전하 저장 층(204) 상에 형성되고 접촉된 폴리-실리콘 또는 폴리 게이트 층(214)과 같은 실리콘 함유 게이트 층, 및 실리콘 층 또는 기판(208)의 일부를 포함한다. 폴리 게이트 층(214)은 다층 전하 저장 층(204)에 의해 기판(208)로부터 분리되거나 전기적으로 절연된다. 실리콘-산화물-산질화물-산화물-실리콘 구조체는 채널 영역(212)으로부터 게이트 스택(202)을 분리하거나 전기적으로 절연하는 얇은, 하단 산화물 층 또는 터널링 산화물 층(216), 상부 또는 차단 산화물 층(218), 및 다층 전하 저장 층(204)을 포함한다. 전술하고 도 2에 나타낸 바와 같이, 다층 전하 저장 층(204)은 상부 산질화물 층(220A) 및 하부 산질화물 층(220B)을 포함하는, 적어도 2개의 산질화물 층을 포함한다.
기판(208)은 실리콘, 실리콘-게르마늄, 실리콘-온-절연체, 또는 실리콘-온-사파이어 기판을 포함하는 임의의 알려진 실리콘-기재 반도체 재료를 포함할 수 있다. 다르게는, 기판(208)은 갈륨-비소, 게르마늄, 질화 갈륨, 또는 알루미늄-포스파이드와 같은 비-실리콘 기재 반도체 재료 상에 형성되는 실리콘 층을 포함할 수 있다. 특정 실시예들에서, 기판(208)은 도핑되거나 도핑되지 않은 실리콘 기판이다.
실리콘-산화물-산질화물-산화물-실리콘 구조체의 하단 산화물 층 또는 터널링 산화물 층(216)은 약 15 옹스트롬(Å)에서 약 22Å까지, 몇몇 실시예들에서는 약 18Å의 비교적 얇은 실리콘 이산화물(SiO2) 층을 일반적으로 포함한다. 터널링 산화물 층(216)은 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD)을 이용하여 열적 성장되거나 증착되는 것을 포함하는 임의의 적절한 수단에 의해 형성되거나 증착될 수 있다. 일반적으로, 터널 산화물 층은 산소 분위기에서 열 산화를 이용하여 형성되거나 성장된다. 일 실시예에서, 공정은 기판(208)이 약 700℃ 내지 약 850℃의 온도로 가열되는 증착 또는 가공 챔버 내에 위치되고, 완료된 터널링 산화물 층(216)의 원하는 두께에 기초하여 선택된 소정의 기간 동안 산소에 노출되는 건식 산화법을 포함한다. 또 다른 실시예에서, 터널 산화물 층은 1000℃ 이상의 온도에서 기판 상에 산소(O2)와 (H2) 간의 반응을 이용하여 라디칼(radical) 산화로 ISSG(In-Situ Steam Generation; 동일 반응계 증기 발생) 챔버 내에서 성장된다. 예시적인 공정 시간은 약 10분 내지 약 100분이다. 산화는 대기압 또는 저압에서 수행될 수 있다.
전술한 바와 같이, 다층 전하 저장 층은 일반적으로 상이한 조성의 실리콘, 산소 및 질소를 갖는 적어도 2개의 산질화물 층들을 포함하며, 약 70Å 내지 약 150Å, 특정 실시예들에서는 약 100Å의 총 두께를 가질 수 있다. 일 실시예에서, 산질화물 층들은 실리콘 소스(예를 들어, 실란(SiH4), 클로로 실란(SiH3Cl), 디클로로 실란 또는 DCS(SiH2Cl2), 테트라클로로 실란(SiCl4) 또는 비스-3차부틸아미노 실란(Bis-TertiaryButylAmino Silane; BTBAS)), 질소 소스(예를 들어, 질소(N2), 암모니아(NH3), 삼산화질소(NO3) 또는 아산화질소 (N2O)), 및 산소-함유 가스(예를 들어 산소(O2) 또는 N2O)를 사용하는 저압 CVD 공정으로 형성되거나 증착된다. 다르게는, 예를 들어, NH3에 대한 중수소화 암모니아(ND3)의 대체을 포함하여 수소가 중수소로 치환된 가스가 사용될 수 있다. 유리하게는, 수소에 대한 중수소의 치환은 실리콘-산화물 계면에서 Si 단글링 결합(dangling bond)을 부동태화(passivate)시키고, 이로 인해 디바이스들의 NBTI(Negative Bias Temperature Instability; 부바이어스 온도 불안정성) 수명이 증가된다.
예를 들어, 하단 또는 하부 산질화물 층(220B)은 기판(208)을 증착 챔버에 위치시키고, N2O, NH3, 및 DCS를 포함하는 공정 가스를 주입시키고, 약 2.5분 내지 약 20분의 기간 동안, 챔버를 약 5 밀리토르(mT) 내지 약 500 mT의 압력으로 유지시키면서, 기판을 약 700℃ 내지 약 850℃, 특정 실시예에서는 약 760℃ 이상의 온도에서 유지시킴으로써 터널링 산화물 층(216) 상에 증착될 수 있다. 특히, 공정 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N2O 및 NH3의 제 1 가스 혼합물, 및 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 200 표준 분당 입방 센티미터(standard cubic centimeters per minute; sccm)의 플로우 레이트로 주입될 수 있다. 이러한 조건 하에 생성되고 증착되는 산질화물 층은 실리콘-부화, 산소-부화의 하부 산질화물 층(220B)을 생성하고, 프로그래밍 후에, 그리고 소거 후에 전하 소실 속도를 감소시키고, 이것은 보유 모드에서 작은 전압 변환에서 나타나는 것으로 밝혀졌다.
상부 산질화물 층(220A)은 N2O, NH3, 및 DCS를 포함하는 공정 가스를 사용하는 CVD 공정에서 약 2.5분 내지 약 20분의 기간 동안, 약 5 mT 내지 약 500 mT의 챔버 압력에서, 그리고 약 700℃ 내지 약 850℃, 특정 실시예에서는 약 760℃ 이상의 기판 온도에서 하부 산질화물 층(220B) 상에 증착될 수 있다. 특히, 공정 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N2O 및 NH3의 제 1 가스 혼합물, 및 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 20 sccm의 플로우 레이트로 주입될 수 있다. 이러한 조건 하에 생성되고 증착되는 산질화물 층은 실리콘-부화, 질소-부화, 산소-희박의 상부 산질화물 층(220A)을 생성하고, 이러한 층은 속도를 향상시키고, 실리콘-산화물-산질화물-산화물-실리콘 구조체의 일 실시예를 사용하여 제조되는 메모리 디바이스의 전하 소실 속도를 저하시키지 않으면서, 프로그램 전압과 소거 전압 사이의 개시 차이를 증가시키고, 이로 인해 디바이스의 작동 수명이 연장되는 것으로 밝혀졌다.
몇몇 실시예에서, 실리콘-부화, 질소-부화, 산소-희박의 상부 산질화물 층(220A)은 약 7:1 내지 약 1:7의 비율로 혼합된 BTBAS 및 암모니아(NH3)를 포함하는 공정 가스를 사용하는 CVD 공정에서 하부 산질화물 층(220B) 상에 증착되어 내부의 트랩의 수를 증가시키도록 선택되는 농도의 탄소를 추가로 포함할 수 있다. 제 2 산질화물 층에서 선택되는 탄소의 농도는 약 5% 내지 약 15%의 탄소 농도를 포함할 수 있다.
특정 실시예들에서, 상부 산질화물 층(220A)은 증착 챔버 상에 진공을 실질적으로 파괴하지 않으면서, 하부 산질화물 층(220B)을 형성시키는데 사용되는 동일한 도구로 순차적으로 증착될 수 있다. 특정 실시예들에서, 상부 산질화물 층(220A)은 기판(208)이 하부 산질화물 층(220B)의 증착 동안 가열되었던 온도를 실질적으로 변경하지 않으면서 증착된다. 일 실시예에서, 상부 산질화물 층(220A)은 원하는 비율의 가스 혼합물을 제공하도록 DCS/NH3 가스 혼합물에 대한 N2O/NH3 가스 혼합물의 플로우 레이트를 감소시킴으로써 하부 산질화물 층(220B)의 증착 후에 순차적으로 그리고 즉시 증착되어 실리콘-부화, 질소-부화, 및 산소-희박의 상부 산질화물 층(220A)을 생성한다.
특정 실시예들에서, 또 다른 산화물 또는 산화물 층(본 도면에서 미도시)은 게이트 스택(202)의 형성 후에 기판(208) 상의 상이한 부위에서 또는 증기 산화를 이용하는 디바이스에서 형성된다. 이러한 실시예에서, 실리콘-산화물-산질화물-산화물-실리콘 구조체의 상부 산질화물 층(220A) 및 상부 또는 차단 산화물 층(218)은 증기 산화 공정 동안 이롭게 증기 어닐링된다. 특히, 증기 어닐링은 차단 산화물 층의 상부 표면 근처 및 밑에 있는 상부 산질화물 층(220A)의 상부 표면 근처에서 형성되는 트랩의 수를 감소시켜 상부 또는 차단 산화물 층(218)의 품질을 향상시키고, 이로써 차단 산화물 층에 걸쳐 달리 형성될 수 있는 전기장을 감소시키거나 실질적으로 제거시킬 수 있고, 차단 산화물 층은 이를 통하여 전하 캐리어를 역유입시키고, 전하 저장 층에서 데이터 또는 전하 보유에 악영향을 미칠 수 있다.
하부 산질화물 층(220B)의 적합한 두께는 약 10Å 내지 약 80Å인 것으로 밝혀졌고, 하부 층과 상부 산질화물 층 사이의 두께 비율은 약 1:6 내지 약 6:1, 특정 실시예에서는 약 1:4 이상인 것으로 밝혀졌다.
실리콘-산화물-산질화물-산화물-실리콘 구조체의 상부 또는 차단 산화물 층(218)은 약 30Å 내지 약 70Å, 특정 실시예에서는 약 45Å의 비교적 두꺼운 SiO2층을 포함한다. 상부 또는 차단 산화물 층(218)은 예를 들어, CVD를 이용하여 열적 성장되거나 증착되는 것을 포함하는 어떠한 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서, 상부 또는 차단 산화물 층(218)은 CVD 공정을 이용하여 증착되는 고온 산화물(high-temperature-oxide; HTO)이다. 일반적으로, 증착 공정은 기판을 약 10분 내지 약 120분의 기간 동안,약 650℃ 내지 약 850℃의 온도에서 유지시키면서, 약 50mT 내지 약 1000mT의 압력의 증착 챔버에서 실리콘 공급원, 예컨대, 실란, 클로로실란, 또는 디클로로실란, 및 산소-함유 가스, 예컨대, O2 또는 N2O에 기판(208)을 노출시키는 것을 포함한다.
특정 실시예들에서, 상부 또는 차단 산화물 층(218)은 산질화물 층(220A, 220B)을 형성시키는데 사용되는 동일한 도구로 순차적으로 증착된다. 특정 실시예들에서, 산질화물 층(220A, 220B), 및 상부 또는 차단 산화물 층(218)은 터널링 산화물 층(216)을 성장시키는데 사용되는 동일한 도구로 형성되거나 증착된다. 적합한 도구는, 예를 들어, 캘리포니아 스코츠 밸리 소재의 AVIZA 테크놀로지로부터 상업적으로 입수 가능한 ONO AVP를 포함한다.
이제, 일 실시예에 따라 실리콘-산화물-산질화물-산화물-실리콘 적층체를 형성 또는 제조하는 방법에 대하여, 도 3의 순서도를 참조하여 설명하도록 한다.
도 3을 참조하면, 방법은 기판(208) 표면 상의 실리콘 함유 층 위에 실리콘-산화물-산질화물-산화물-실리콘 게이트 스택(202)의 터널링 산화물 층(216)과 같은 제 1 산화물 층을 형성시키는 것(300)으로 시작된다. 그런 다음, 산질화물을 포함하는 다층 전하 저장 층(204)의 제 1 또는 하부 산질화물 층(220B)이 제 1 산화물 층의 표면 상에 형성된다(302). 상기 언급된 바와 같이, 제 1 또는 하부 산질화물 층(220B)은 실리콘-부화 및 산소-부화의 산질화물 층을 제공하도록 조정된 비율 및 플로우 레이트로 N2O/NH3 및 DCS/NH3 가스 혼합물을 포함하는 공정 가스를 사용하는 CVD 공정에 의해 형성되거나 증착될 수 있다. 이후, 다층 전하 저장 층(204)의 제 2 또는 상부 산질화물 층(220A)은 제 1 또는 하부 산질화물 층(220B)의 표면 상에 형성된다(304). 제 2 또는 상부 산질화물 층(220A)은 제 1 또는 하부 산질화물 층(220B)과 상이한 화학양론적 조성의 산소, 질소 및/또는 실리콘을 갖는다. 특히, 상기 언급된 바와 같이, 제 2 또는 상부 산질화물 층(220A)은 실리콘-부화, 산소-희박의 상부 산질화물 층을 제공하도록 조정된 비율 및 플로우 레이트로 DCS/NH3및 N2O/NH3가스 혼합물을 포함하는 공정 가스를 사용하는 CVD 공정에 의해 형성되거나 증착될 수 있다. 마지막으로, 실리콘-산화물-산질화물-산화물-실리콘 구조체의 상부 또는 차단 산화물 층(218)은 다층 전하 저장 층(306)의 제 2 층 표면 상에 형성된다(306). 상기 언급된 바와 같이, 이러한 상부 또는 차단 산화물 층(218)은 어떠한 적합합 수단에 의해 형성되거나 증착되지만, 몇몇 실시예에서는 CVD 공정으로 증착될 수 있다. 일 실시예에서, 상부 또는 차단 산화물 층(218)은 HTO CVD 공정으로 증착되는 고온 산화물이다. 다르게는, 상부 또는 차단 산화물 층(218)은 열적 성장될 수 있지만, 본 실시예에서, 상부 산질화물(220A)의 두께는 상부 산질화물의 일부가 상부 또는 차단 산화물 층(218)을 열적 성장시키는 공정 동안 효과적으로 소비되거나 산화될 만큼 조절되거나 증가될 수 있음을 인식할 것이다.
선택적으로, 방법은 상부 또는 차단 산화물 층(218)의 표면 상에 실리콘 함유 층을 형성시키거나 증착시켜 실리콘-산화물-산질화물-산화물-실리콘 스택 또는 구조체를 형성시키는 것(308)을 더 포함할 수 있다. 실리콘 함유 층은 트랜지스터 또는 디바이스(200)의 제어 또는 폴리 게이트 층(214)을 형성시키기 위한 예를 들어, CVD 공정에 의해 증착되는 폴리실리콘 층일 수 있다.
종래의 메모리 층을 사용한 메모리 디바이스와 비교한 본 발명의 실시예에 따라 형성된 메모리 층을 사용한 메모리 디바이스에 대한 데이터 보유 비교가 이제 도 4를 참조로 이루어질 것이다. 특히, 도 4는 종래의 ONO 구조체 및 다층 산질화물 층을 갖는 실리콘-산화물-산질화물-산화물-실리콘 구조체를 사용하여 제조된 EEPROM에 대한 소거(VTE) 동안 프로그래밍(VTP) 동안 전기적으로 소거가능하고 프로그램가능한 판독 가능 메모리(EEPROM)에서 디바이스의 문턱 전압(threshold voltage)의 디바이스 수명에 따른 변화를 도시하고 있다. 이러한 도면에 대한 데이터를 얻음에 있어서, 두 디바이스 모두는 85℃의 주위 온도에서 100K 사이클 동안 사전-사이클시켰다.
도 4를 참조하면, 그래프 또는 라인(402)은 초기 쓰기-프로그램 또는 소거 후 메모리를 재생시킴 없이 단일-산질화물 층을 갖는 종래의 ONO 구조체를 사용하여 제조된 EEPROM에 대한 VTP의 시간에 따른 변화를 도시하고 있다. 라인(402)의 실제 데이터 값은 비어있는 원으로 나타나고 있으며, 라인의 나머지는 EEPROM의 특정 수명 말기(end-of-life; EOL)에 대한 VTP의 추정을 보여주고 있다. 그래프 또는 라인(404)은 종래의 ONO 구조체를 사용하여 제조된 EEPROM의 VTE의 시간에 따른 변화를 나타낸다. 라인(404)에 대한 실제 데이터 값은 채워진 원으로 나타나고 있으며, 라인의 나머지는 EEPROM의 EOL에 대한 VTE의 추정을 보여주고 있다. 일반적으로, EOL에서 EEPROM의 VTE와 VTP 사이의 특정 차이는 프로그램 상태와 소거 상태 사이의 차이를 식별하거나 지각할 수 있는 0.5V 이상이다. 본 도면에 나타난 바와 같이, 종래의 ONO 구조체를 사용하여 제조된 EEPROM은 20년의 특정 EOL에서 VTE와 VTP간에 약 0.35V의 차이가 있다. 따라서, 종래의 ONO 구조체를 사용하여 제조되고, 상기 기재된 조건 하에 작동되는 EEPROM은 약 17년 이상까지 특정 작동 수명을 충족시키는데 실패할 것이다.
대조적으로, 각각 라인(406 및 408)으로 나타낸 다층 산질화물 층을 갖는 실리콘-산화물-산질화물-산화물 실리콘 구조체를 사용하여 제조된 EEPROM에 대한 VTP 및 VTE의 시간에 따른 변화는 특정 EOL에서 VTE와 VTP 사이의 차이가 약 1.96V 이상으로 나타나고 있다. 따라서, 본 발명의 실시예에 따른 실리콘-산화물-산질화물-산화물-실리콘 구조체를 사용하여 제조된 EEPROM은 20년의 특정 작동 수명을 충족시키고 초과할 것이다. 특히, 그래프 또는 라인(406)은 본 발명의 실시예에 따른 실리콘-산화물-산질화물-산화물-실리콘 구조체를 사용하여 EEPROM에 대한 VTP의 시간에 따른 변화를 도시하고 있다. 라인(406)에 대한 실제 데이터 점은 비어있는 정사각형으로 나타나고 있으며, 라인의 나머지는 특정 EOL에 대한 VTP의 추정을 보여주고 있다. 그래프 또는 라인(408)은 EEPROM에 대한 VTE의 시간에 따른 변화를 도시하고 있고, 라인(408)에 대한 실제 데이터 점은 채워진 정사각형으로 나타나고 있으며, 라인의 나머지는 EOL에 대한 VTE의 추정을 보여주고 있다.
이제, 또 다른 실시예에 따른 반도체 디바이스를 형성시키거나 제조하는 방법에 대하여, 도 5의 순서도를 참조하여 설명하도록 한다.
도 5를 참조하면, 방법은 기판 상에 터널링 산화물 층(216)을 형성시키는 것(500)으로 시작한다. 그런 다음, 산소-부화의 다층 전하 저장 층(204)의 제 1 또는 하부 산질화물 층(220B)이 터널링 산화물 층(216)의 표면 상에 형성된다(502). 상기 언급된 바와 같이, 이러한 산소-부화의 제 1 또는 하부 산질화물 층(220B)은 실질적으로 트랩이 없는 실리콘-부화 및 산소-부화의 산질화물 층을 제공하도록 조정된 플로우 레이트 및 약 5:1 내지 15:1 범위의 비율의 디클로로실란(SiH2Cl2)/암모니아(NH3) 혼합물; 및 약 2:1 내지 4:1 범위의 비율의 아산화질소(N2O)/NH3 혼합물을 포함하는 공정 가스를 사용하는 CVD 공정에 의해 형성되거나 증착될 수 있다. 즉, 제 1 또는 하부 산질화물 층(220B)의 화학양론적 조성이 제 2 또는 상부 산질화물 층(220A)에 트랩된 전하와 기판(208) 사이의 배리어(barrier)로서 작용함으로써 다층 전하 저장 층의 보유 성능을 증가시키도록 선택되는 고농도의 산소를 포함한다. 제 1 또는 하부 산질화물 층(220B)에서 선택되는 산소 농도는 약 15% 내지 약 40%, 특정 실시예에서는 약 35%의 산소 농도를 포함할 수 있다.
이후, 산소-희박의, 제 2 또는 상부 산질화물 층(220A)은 제 1 또는 하부 산질화물 층(220B)의 표면 상에 형성된다(504). 제 2 또는 상부 산질화물 층(220A)은 제 1 층과 상이한 화학양론적 조성의 산소, 질소 및/또는 실리콘을 갖는다. 특히, 상기 언급된 바와 같이, 제 2 또는 상부 산질화물 층(220A)은 약 5% 또는 그 미만의 산소 농도를 갖는 고밀도 트랩의 산질화물 층을 제공하도록 약 1:6 내지 1:8 범위의 비율의 N2O/NH3 혼합물 및 약 1.5:1 내지 3:1의 범위의 비율의 SiH2Cl2/NH3혼합물을 포함하는 공정 가스를 이용하는 CVD 공정에 의해 형성되거나 증착될 수 있다. 따라서, 제 2 또는 상부 산질화물 층(220A)은 제 1 또는 하부 산질화물 층(220B)보다 약 1000배 이상의 전하 트랩 밀도를 포함한다.
마지막으로, 상부 또는 차단 산화물 층(218)은 다층 전하 저장 층(204)의 제 2 또는 상부 산질화물 층(220A) 위에 형성된다(506). 상기 언급된 바와 같이, 이러한 상부 또는 차단 산화물 층(218)은 어떠한 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서, 제 2 또는 차단 산화물 층(218)은 제 2 산질화물 층 일부의 산화를 통해 제 2 또는 상부 산질화물 층(220A)을 소정의 두께로 얇게 하는 방식으로 형성된다. 마지막으로, 도 4와 관련하여 상기 언급된 바와 같이, 다층 전하 저장 층(204)의 증가된 보유 성능은 프로그램 전하(VTP)와 소거 전압(VTE) 사이의 특정 차이에서 반도체 디바이스에 대한 수명 말기(EOL)를 약 20년 이상으로 증가시킬 것이다.
다른 양태에서, 본 발명의 다층 전하 저장 층은 프로그램된 상태에서 전하 저장 층의 전하 저장으로 인해 발생되는 전기장을 반대편에 생성시키도록 조작되는 밴드갭(bandgap) 에너지를 갖고, 이로 인해 프로그래밍 전압 및/또는 디바이스 속도에 영향을 미치지 않으면서 데이터 보유가 증가된다. 실리콘 기판(602) 내의 채널, 터널링 산화물 층(604), 균일한 질화물 또는 산질화물 전하 저장 층(606), 산화물 차단 층(608) 및 폴리실리콘 제어 게이트(610)를 포함하는 프로그램된 종래 장치의 에너지 밴드 도표가 도 6에 도시되어 있다. 도 6을 참조하면, 전하 저장 층(606)의 중심부 근처에 위치된 다수의 트랩된 전하가 트랩된 전하쪽의 터널링 산화물 층(604)으로부터 떨어진 많은 전기장의 발생을 유발하고, 이는 저장된 전하의 소실을 초래하거나 유발할 수 있음이 주지된다.
대조적으로, 밴드갭 에너지를 조작하는 본 발명의 다층 전하 저장 층을 포함하는 메모리 디바이스에서, 다층 전하 저장 층은 저장된 전하로 인해 전하 보유를 증가시키는 전기장의 발생에 반대되는 내부로 향하는(터널 산화물 쪽의 전하 저장 층으로부터) 전기장의 발생을 유발한다. 다층 전하 저장 층(706)을 포함하는 비프로그램된 메모리 디바이스는 도 7a에 나타나 있다. 디바이스는 실리콘 기판(702) 내의 채널, 터널 산화물 층(704), 산소-희박의 산질화물 층(706A), 산소-부화의 하부 산질화물 층(706B), 산화물 차단 층(708) 및 폴리실리콘 제어 게이트(710)를 포함한다. 도 7a를 참조하면, 산소-희박의 상부 산질화물 층(706A)의 트랩 위치는 프로그램된 디바이스에서 트랩된 전하에 의해 생성되는 전기장에 반대될 전기장을 생성한다. 프로그램된 상태에서 다층 전하 저장 층(706)을 포함하는 디바이스의 형성된 밴드갭 도표는 도 7a에 나타나 있다.
구현들 및 대안들
다른 양태에서, 본 발명은 기판의 표면 상에 또는 위에 형성된 채널의 2개 이상의 측면(side)에 놓인 전하-트랩핑 영역들을 포함하는 멀티 게이트 또는 멀티 게이트-표면의 메모리 디바이스들 및 이를 제조하는 방법들에 관한 것이다. 멀티 게이트 디바이스들은 평면 및 비평면 디바이스들 모두 포함한다. 평면 멀티 게이트 디바이스(미도시)는, 다수의 제 1 층들이 연속적으로 형성된 채널 아래에 제 1 게이트를 형성하도록 증착되고 다수의 제 2 층들이 제 2 게이트를 형성하도록 그 위에 증착되는, 이중-게이트 평면 디바이스를 일반적으로 포함한다. 비평면 멀티 게이트 디바이스는, 기판의 표면 상에 또는 위에 형성되고 게이트에 의하여 3개 이상의 측면들 상에 둘러싸인, 수평 또는 수직 채널을 일반적으로 포함한다.
도 8a는 전하-트랩핑 영역을 포함하는 비평면 멀티 게이트 메모리 디바이스의 일 실시예를 도시한다. 도 8a를 참조하면, 일반적으로 finFET으로 지칭되는 메모리 디바이스(800)는 메모리 디바이스의 소스(808) 및 드레인(810)을 연결하는 기판(806) 상의 표면(804) 위에 놓인 반도체 재료의 박막 또는 층으로부터 형성된 채널(802)을 포함한다. 채널(802)은 디바이스의 게이트(812)를 형성하는 핀(fin)에 의하여 3개의 측면이 둘러싸여 있다. (소스로부터 드레인 방향으로 측정된) 게이트(812)의 두께는 디바이스의 유효 채널 길이를 결정한다.
본 발명에 따라, 도 8a의 비-평형 멀티 게이트 메모리 디바이스(800)는 스플릿 전하-트랩핑 영역을 포함할 수 있다. 도 8b는 기판(806)의 일부, 채널(802) 및 다층 전하 저장 층(814)을 나타내는 게이트(812)를 포함하는 도 8a의 비평면 메모리 디바이스의 일부분의 단면도이다. 게이트(812)는 상승 채널(802)위에 놓인 터널 산화물 층(816), 차단 유전체(818), 및 메모리 디바이스(800)의 제어 게이트를 형성하기 위해 차단 층 위에 놓인 금속 게이트 층(820)을 더 포함한다. 몇몇 실시예들에서는, 도핑된 폴리실리콘이 금속 대신에 증착되어 폴리실리콘 게이트 층을 제공할 수도 있다. 채널(802) 및 게이트(812)는 기판(806) 상에, 또는 기판 위에 형성된 매립 산화물 층과 같은 절연 또는 유전체 층(822) 상에 직접 형성될 수 있다.
도 8b를 참조하면, 다층 전하 저장 층(814)은 터널 산화물 층(816)에 근접해 있는 질화물을 포함하는 적어도 하나의 하단 또는 하부의 전하-트랩핑 층(824) 및 그 하부 전하-트랩핑 층 위에 놓인 상단 또는 상부 전하-트랩핑 층(826)을 포함한다. 일반적으로, 상부 전하-트랩핑 층(826)은 실리콘-부화, 산소-희박 질화물 층을 포함하고, 또한 복수의 전하-트랩핑 층들에 분포된 다수의 전하 트랩들을 포함하는 반면, 하부 전하-트랩핑 층(824)은 산소-부화 질화물 또는 실리콘 산질화물을 포함하며, 상부 전하-트랩핑 층과는 상대적으로 산소-부화 상태이어서 그 내부의 전하 트랩들의 수를 감소시키게 된다. 산소-부화는 하부 전하-트랩핑 층(824)에서의 산소의 농도가 약 15 % 내지 약 40%라는 것을 의미하며, 반면에 상부 전하-트랩핑 층(826)에서의 산소의 농도는 약 5% 미만이 된다.
일 실시예에서, 차단 유전체(818)는 ONNO 구조체를 제공하는 산화물, 예를 들어 HTO를 또한 포함한다. 채널(802) 및 그 위에 놓이는 ONNO 구조체가 실리콘 기판(806) 상에 직접 형성되며, 도핑된 폴리실리콘 게이트 층(820)이 오버레잉됨으로써 SONNOS 구조를 제공할 수 있다.
몇몇 실시예들에서, 도 8b에 나타낸 바와 같이, 다층 전하 저장 층(814)은 하부 전하-트랩핑 층(824)으로부터 상부 전하-트랩핑 층(826)을 분리시키는 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은, 중간 또는 터널링-방지 층(828)을 더 포함한다. 터널링-방지 층(828)은 프로그래밍 동안 하부 질화물 층(824) 내로의 터널링으로부터, 상부 질화물 층(826)의 경계에서 축적하는 전자 전하의 확률을 실질적으로 줄이며, 이에 따라 도 1 및 도 6에 예시된 구조체보다 낮은 누설 전류를 발생시킨다.
전술한 실시예들과 같이, 하부 전하-트랩핑 층(824) 및 상부 전하-트랩핑 층(826) 중 하나 또는 모두는 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어 실리콘-부화 및 산소-부화 산질화물 층을 제공하도록 조정된 비율 및 플로우 레이트에서의 N2O/NH3 및 DCS/NH3 가스 혼합들을 포함하는 CVD 공정에 의해 형성될 수 있다. 이어서, 다층 전하 저장 구조체의 제 2 질화물 층이 중간 산화물 층 상에 형성된다. 상부 전하-트랩핑 층(826)은 하부 전하-트랩핑 층(824)과 상이한 산소, 질소 및/또는 실리콘의 화학양론적 조성을 가지며, 또한 실리콘-부화, 산소-희박 상부 질화물 층을 제공하도록 조정된 비율 및 플로우 레이트에서의 DCS/NH3 및 N2O/NH3 가스 혼합들을 포함하는 공정 가스를 사용하는 CVD 공정에 의해 형성되거나 증착될 수 있다.
산화물을 포함하는 중간 또는 터널링-방지 층(828)을 포함하는 이러한 실시예들에서, 터널링-방지 층은 라디칼 산화를 이용하여 선택된 깊이까지, 하부 산질화물 층의 산화에 의해 형성될 수 있다. 예를 들어, 라디칼 산화는 단일 웨이퍼 툴(single wafer tool)을 사용하여 1000℃-1100℃에서 또는 배치 반응기 툴(batch reactor tool)을 사용하여 800℃-900℃의 온도에서 형성될 수 있다. H2 및 O2 가스의 혼합물은 배치(batch) 공정 동안 300 내지 500 토르의 압력, 즉 단일 증기 툴을 이용하여 10 내지 15 토르의 압력, 단일 웨이퍼 툴을 이용하여 1 내지 2분의 시간 동안, 즉 배치 공정을 이용하여 30분 내지 1시간 동안 사용될 수 있다.
마지막으로, 산화물을 포함하는 차단 유전체(818)를 포함하는 이러한 실시예들에서, 산화물은 임의의 적절한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서, 차단 유전체(818)의 산화물은 HTO CVD 공정에서 증착된 고온의 산화물이다. 다르게는, 차단 유전체(818) 또는 차단 산화물 층은 열적 성장될 수 있다. 그러나, 상부 질화물의 일부가 차단 산화물 층을 열적 성장시키는 공정 동안 효과적으로 소모되거나 산화되는 바와 같이, 이 실시예에서 상부 질화물 두께는 조정되거나 증가될 수 있다는 것이 인식될 것이다. 제 3 옵션은 라디칼 산화를 이용하여 선택된 깊이까지 상부 질화물 층을 산화하는 것이다.
하부 전하-트랩핑 층(824)에 대한 적절한 두께는 약 30Å 내지 약 80Å으로 형성될 수 있으며(약간의 편차 허용, 예를 들어 ±10Å), 약 5Å-20Å가 터널링-방지 층(828)을 형성하는 라디칼 산화에 의해 소모될 수 있다. 상부 전하-트랩핑 층(826)에 대한 적절한 두께는 적어도 30Å 일 수 있다. 특정 실시예들에서, 상부 전하-트랩핑 층(826)은 130Å 두께까지 형성될 수 있으며, 30Å-70Å가 차단 유전체(818)를 형성하는 라디칼 산화에 의해 소모될 수 있다. 다른 비율도 가능하지만, 하부 전하-트랩핑 층(824)과 상부 전하-트랩핑 층(826) 간의 두께의 비율은 몇몇 실시예들에서 대략 1:1 이다.
다른 실시예들에서, 상부 전하-트랩핑 층(826) 및 차단 유전체 (818) 중 하나 또는 모두는 높은 K 유전체를 포함할 수 있다. 적절한 높은 K 유전체들은 HfSiON, HfSiO 또는 HfO과 같은 하프늄 기반 재료들, ZrSiON, ZrSiO 또는 ZrO과 같은 Zirconium 기반 재료, 및 Y2O3 과 같은 Yttrium 기반 재료를 포함한다.
다른 실시예에서, 도 9a 및 도 9b에 나타낸, 메모리 디바이스는 메모리 디바이스의 소스 및 드레인을 연결하는 기판의 표면 위에 놓인 반도체 재료의 얇은 막으로부터 형성된 나노와이어 채널을 포함할 수 있다. 나노와이어 채널은, 약 10 나노미터(nm) 이하, 및 더욱 바람직하게는 약 6nm 미만의 최대 단면 치수를 갖는 결정질 실리콘 재료의 얇은 스트립에 형성된 전도성 채널을 의미한다. 선택적으로, 채널은 채널의 장축에 상대적인 <100> 표면 결정 배향을 갖도록 형성될 수 있다.
도 9a를 참조하면, 메모리 디바이스(900)는 기판(906)의 표면 위에 놓이고 메모리 디바이스의 소스(908) 및 드레인(910)을 연결하는 반도체 재료의 얇은 막 또는 층으로부터 형성된 수평 나노와이어 채널(902)을 포함한다. 나타낸 실시예에서, 디바이스는 나노와이어 채널(902)이 디바이스의 게이트(912)에 의해 모든 측면들이 둘러싸여 있는 GAA(gate-all-around) 구조를 갖는다. (소스로부터 드레인 방향으로 측정된) 게이트(912)의 두께는 디바이스의 유효 채널 길이를 결정한다.
본 발명에 따라, 도 9a의 비평면 멀티 게이트 메모리 디바이스(900)는 스플릿 전하-트랩핑 영역을 포함할 수 있다. 도 9b는 기판(906)의 일부분, 나노와이어 채널(902) 및 스플릿 전하-트랩핑 영역을 도시하는 게이트(912)를 포함하는 도 9a의 비평면 메모리 디바이스의 일부분의 단면도이다. 도 9b를 참조하면, 게이트(912)는 나노와이어 채널(902) 위에 놓인 터널 산화물 층(914), 스플릿 전하-트랩핑 영역, 차단 유전체(916) 및 메모리 디바이스(900)의 제어 게이트를 형성하는 차단 층 위에 놓인 게이트 층(918)을 포함한다. 게이트 층(918)은 금속 또는 도핑된 폴리실리콘을 포함할 수 있다. 다층 전하 저장 층은 터널 산화물 층(914)에 근접해 있는 질화물을 포함하는 적어도 하나의 내부 전하-트랩핑 층(920), 및 내부 전하-트랩핑 층 위에 놓인 외부 전하-트랩핑 층(922)을 포함한다. 일반적으로, 외부 전하-트랩핑 층(922)은 실리콘-부화, 산소-희박 질화물 층을 포함하고, 복수의 전하-트랩핑 층들에 분포된 다수의 전하 트랩들을 포함하는 반면, 내부 전하-트랩핑 층(920)은 산소-부화 산화물 또는 실리콘 산질화물을 포함하며, 내부의 전하 트랩들의 수를 감소시키는 외부 전하-트랩핑 층에 상대적인 산소-부화이다.
몇몇 실시예에서, 나타낸 것과 같이, 다층 전하 저장 층은 산화물과 같은 유전체를 포함하고, 내부 전하-트랩핑 층(920)으로부터 외부 전하-트랩핑 층(922)을 분리하는, 적어도 하나의 얇은, 중간 또는 터널링-방지 층(924)를 더 포함한다. 터널링-방지 층(924)은 터널링으로부터 내부 전하-트랩핑 층(920) 내로 프로그래밍 동안 외부 전하-트랩핑 층(922)의 경계에서 축적하는 전기 전하의 확률을 실질적으로 줄이며, 이에 따라 낮은 누설 전류를 초래한다.
전술한 실시예와 같이, 내부 전하-트랩핑 층(920) 및 외부 전하-트랩핑 층(922) 중 하나 또는 모두는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어 실리콘-부화 및 산소-부화 산질화물 층을 제공하도록 조정된 비율 및 플로우 레이트로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 공정에 의해 형성될 수 있다. 다층 전하 저장 구조체의 제 2 질화물 층이 그때 중간 산화물 층상에 형성된다. 외부 전하-트랩핑 층(922)은 내부 전하-트랩핑 층(920)과 상이한 산소, 질소 및/또는 실리콘의 화학양론적 조성을 가지며, 또한 실리콘-부화, 산소-희박 상부 질화물 층을 제공하도록 조정된 비율 및 플로우 레이트로 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 공정 가스를 사용하여 CVD 공정에 의해 형성되거나 증착될 수 있다.
산화물을 포함하는 중간 또는 터널링-방지 층(924)을 포함하는 이러한 실시예들에서, 터널링-방지 층은 라디칼 산화를 이용하여 선택된 깊이까지의 내부 전하-트랩핑 층(920)의 산화에 의해 형성될 수 있다. 예를 들어, 라디칼 산화는 단일 웨이퍼 툴을 사용하여 1000-1100℃, 또는 배치 반응기 툴을 사용하여 800-900℃의 온도에서 형성될 수 있다. H2 및 O2 가스의 혼합물은 배치 공정 동안 300 내지 500 토르의 압력, 즉 단일 증기 툴을 이용하여 10 내지 15 토르의 압력, 단일 웨이퍼 툴을 이용하여 1 내지 2분의 시간 동안, 즉 배치 공정을 이용하여 30분 내지 1시간 동안 사용될 수 있다.
마지막으로, 차단 유전체(916)이 산화물을 포함하는 이러한 실시예들에서, 산화물은 임의의 적절한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서,차단 유전체(916)의 산화물은 HTO CVD 공정에서 증착된 고온도 산화물이다. 다르게는, 차단 유전체(916) 또는 차단 산화물 층은 열적 성장될 수 있다. 그러나, 상부 질화물의 일부가 열적으로 차단 산화물 층을 성장시키는 공정 동안 효과적으로 소모되거나 산화되는 바와 같이, 이 실시예에서는 외부 전하-트랩핑 층(922)의 두께가 조정되거나 증가될 수 있음이 인식될 것이다.
내부 전하-트랩핑 층(920)에 대한 적절한 두께는 약 30Å 내지 약 80Å로 형성될 수 있으며(약간의 편차 허용, 예를 들어 ±10Å) , 약 5-20Å은 터널링-방지 층(924)을 형성하는 라디컬 산화에 의해 소모될 수 있다. 외부 전하-트랩핑 층(922)에 적절한 두께는 적어도 30Å일 수 있다. 특정 실시예들에서, 외부 전하-트랩핑 층(922)은 120Å 두께까지 형성될 수 있으며, 30-70Å가 차단 유전체(916)를 형성하는 라디칼 산화에 의해 소모될 수 있다. 다른 비율이 또한 가능하지만, 내부 전하-트랩핑 층(920)과 외부 전하-트랩핑 층(922) 간의 두께의 비율은 몇몇 실시예들에서 대략 1:1이다.
다른 실시예들에서, 외부 전하-트랩핑 층(922) 및 차단 유전체(916) 중 하나 또는 모두는 높은 K 유전체를 포함할 수 있다. 적절한 높은 K 유전체는 HfSiON, HfSiO 또는 HfO과 같은 하프늄 계열 재료들, ZrSiON, ZrSiO 또는 ZrO 과 같은 지르코늄 계열 재료, Y2O3과 같은 이트륨 계열 재료를 포함한다.
또 다른 실시예에서, 메모리 디바이스는 기판 상에 있는 다수의 전도성 반도체 층들 위에 또는 그로부터 프로젝팅하는(projecting) 반도체 재료에 또는 그로부터 형성된 수직 나노와이어 채널을 포함하는 비평면 디바이스이거나 이를 포함한다. 도 10a에서 절단하여 나타낸 이 실시예의 일 버전에서, 메모리 디바이스(1000)는 디바이스의 소스(1004)와 드레인(1006)을 연결하는 반도체 재료의 실린더에 형성된 수직 나노와이어 채널(1002)을 포함한다. 채널(1002)은 터널 산화물 층(1008), 다층 전하 저장 층(1110), 차단 층(1012) 및 메모리 디바이스(1000)의 제어 게이트를 형성하는 차단 층 위에 놓인 게이트 층(1014)에 의해 둘러싸여 있다. 채널(1002)은 반도체 재료의 실질적 일체 실린더의 외부 층에 있는 환형의 영역을 포함할 수 있으며, 또는 유전체 충전재의 실린더 위에 형성된 환형 층을 포함할 수도 있다. 전술한 수평 나노와이어들과 같이, 채널(1002)은 폴리실리콘 또는 재결정화된 폴리실리콘을 포함할 수 있으며 이에 따라 단결정 채널을 형성할 수 있다. 선택적으로, 채널(1002)이 결정질 실리콘을 포함하는 경우, 채널은 채널의 장축을 기준으로 <100> 표면 결정 배향을 갖도록 형성될 수 있다.
몇몇 실시예들에서, 도 10b에 나타낸 바와 같이, 다층 전하 저장 층(1010)은 터널 산화물 층(1008)에 가장 근접해 있는 제 1 또는 내부 전하 트랩핑 층(1016), 및 제 2 또는 외부 전하 트랩핑 층(1018)을 적어도 포함하는 다층 전하 저장 층일 수 있다. 선택적으로, 제 1 및 제 2 전하 트랩핑 층들은 중간 산화물 또는 터널링-방지 층(1020)에 의해 분리될 수 있다.
전술한 실시예들과 같이, 제 1 전하 트랩핑 층(1016) 및 제 2 전하 트랩핑 층(1018) 중 하나 또는 모두는 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어 실리콘-부화 및 산소-부화 산질화물 층을 제공하도록 조정된 비율 및 플로우 레이트에서 N2O/NH3 및 DCS/NH3 가스 혼합들을 포함하는 CVD 공정에 의해 형성될 수 있다.
마지막으로, 제 2 전하 트랩핑 층(1018) 및 차단 층(1012) 중 하나 또는 모두는 높은 K 유전체, 예를 들어 HfSiON, HfSiO, HfO, ZrSiON, ZrSiO, ZrO, 또는 Y2O3를 포함할 수 있다.
제 1 전하 트랩핑 층(1016)에 대한 적절한 두께는 약 30Å 내지 약 80 Å으로 형성될 수 있으며(약간의 편차 허용, 예를 들어 ± 10Å), 약 5-20Å가 터널링-방지 층(1020)을 형성하는 라디칼 산화에 의해 소모될 수 있다. 제 2 전하 트랩핑 층(1018)에 대한 적절한 두께는 적어도 30Å일 수 있으며, 차단 유전체(1012)에 대한 적절한 두께는 약 30-70Å으로 형성될 수 있다.
도 10a의 메모리 디바이스(1000)는 게이트 제 1 방식 또는 게이트 마지막 방식 중 하나를 사용하여 제조될 수 있다. 도 11a-11f는 도 10a의 비평면 멀티 게이트 디바이스를 제조하기 위한 게이트 제 1 방식을 예시한 것이다. 도 12a-12f는 도 10a의 비평면 멀티 게이트 디바이스를 제조하기 위한 게이트 마지막 방식을 예시한 것이다.
도 11a를 참조하면, 게이트 제 1 방식에서 제 1 또는 하부 유전체 층(1102), 예를 들어 차단 산화물은 기판(1106)에서, 제 1 도핑된 확산 영역(1104), 예를 들어 소스 또는 드레인 위에 형성된다. 게이트 층(1108)은 디바이스의 제어 게이트를 형성하는 제 1 유전체 층(1102), 및 그 위에 형성된 제 2 또는 상부 유전체 층(1110) 위에 증착된다. 전술한 실시예들과 같이, 제 1 및 제 2 유전체 층(1102, 1110)은 CVD, 라디칼 산화에 의해 증착되거나 하부 층 또는 기판의 일부의 산화에 의해 형성될 수 있다. 게이트 층(1108)은 CVD에 의해 증착된 금속 또는 도핑 폴리실리콘을 포함할 수 있다. 일반적으로 게이트 층(1108)의 두께는 약 40-50Å이며, 제 1 및 제 2 유전체 층(1102, 1110)은 약 20-80Å이다.
도 11b를 참조하면, 제 1 개구(1112)는 기판(1106) 내의 확산 영역(1104) 위에 놓인 게이트 층(1108), 및 제 1 및 제 2 유전체 층(1102, 1110)을 통해 에칭된다. 이어서, 터널 산화물 층(1114), 다층 전하 저장 층(1116), 및 차단 유전체(1118)를 포함하는 층들이 개구에 순차적으로 증착되며, 상부 유전체 층 (1110)의 표면이 평탄화됨으로써 도 11c에 나타낸 중간 구조체를 수득한다.
도시하지 않았지만, 전술한 실시예들에서와 같이, 다층 전하 저장 층(1116)은 터널 산화물 층(1114)에 근접해 있는 적어도 하나의 하단 또는 하부 전하-트랩핑 층, 및 그 하부 전하-트랩핑 층 위에 놓인 상단 또는 상부 전하-트랩핑 층을 포함하는 다층 전하 저장 층을 포함할 수 있다는 것이 이해될 것이다. 일반적으로, 상부 전하-트랩핑 층은 실리콘-부화, 산소-희박 질화물을 포함하고, 또한 복수의 전하-트랩핑 층들에 분포된 다수의 전하 트랩들을 포함하는 반면, 하부 전하-트랩핑 층은 산소-부화 질화물 또는 실리콘 산질화물을 포함하고, 그 내부의 전하 트랩들의 수를 감소시키는 상부 전하-트랩핑 층에 상대적인 산소-부화이다. 몇몇 실시예들에서, 다층 전하 저장 층(1116)은 산화물과 같은 유전체를 포함하고, 하부 전하-트랩핑 층으로부터 상부 전하-트랩핑 층을 분리하는, 적어도 하나의 얇은, 중간 또는 터널링-방지 층을 더 포함한다.
이어서, 도 11d에서는, 제 2 또는 채널 개구(1120)가 터널 산화물 층(1114), 다층 전하 저장 층(1116), 및 차단 유전체(1118)를 통해 이방성 에칭된다. 도 11e를 참조하면, 반도체 재료(1122)가 채널 개구에 증착됨으로써 내부에 수직 채널(1124)을 형성한다. 수직 채널(1124)은 반도체 재료의 실질적 일체 실린더(solid cylinder)의 외부 층에 환형 영역(annular region)을 포함할 수 있으며, 또는 도 11e에 나타낸 바와 같이, 유전체 충전재(1126)의 실린더를 둘러싸는 별도의 반도체 재료(1122)의 층을 포함할 수 있다.
도 11f를 참조하면, 상부 유전체 층(1110)의 표면이 평탄화되고, 소스 또는 드레인과 같은 제 2 도핑된 확산 영역(1130)을 포함하는 반도체 재료(1128)의 층이 그 상부 유전체 층의 위에 증착되어 형성됨으로써 도시되어 있는 디바이스를 형성한다.
도 12를 참조하면, 게이트 마지막 방식에서, 산화물과 같은 유전체 층(1202)이 기판(1206)의 표면상의 희생층(1204) 위에 형성되며, 그 유전체와 희생 층들을 관통하여 에칭되는 개구, 및 그 내부에 형성되는 수직 채널(1208)이 형성된다. 전술한 실시예들과 같이, 수직 채널(1208)은 다결정 또는 단결정 실리콘과 같은 반도체 재료(1210)의 실질적 일체 실린더의 외부 층에 환형 영역을 포함할 수 있으며, 또는 유전체 충전재의 실린더(미도시)를 둘러싸는 별도의 반도체 재료의 층을 포함할 수 있다. 유전체 층(1202)은 상부 전기적 활성층 또는 또 다른 메모리 디바이스로부터, 메모리 디바이스(1000)의 후속 형성된 게이트 층을 전기적으로 절연할 수 있는, 실리콘 산화물과 같은 임의의 적절한 유전체 재료를 포함할 수 있다. 희생 층(1204)은 유전체 층(1202), 기판(1206) 및 수직 채널(1208)의 재료에 대한 고 선택비(high selectivity)로 에칭되거나 제거될 수 있는 임의의 적절한 재료를 포함할 수 있다.
도 12b를 참조하면, 제 2 개구(1212)가 유전체 및 희생 층들(1202, 1204)을 관통하여 기판(1206)까지 에칭되며, 희생 층(1204)은 에칭되거나 제거된다. 희생 층(1204)은 유전체 층(1202), 기판(1206) 및 수직 채널(1208)의 재료에 대한 고 선택비로 에칭되거나 제거될 수 있는 임의의 적절한 재료를 포함할 수 있다. 일 실시예에서, 희생 층(1204)은 BOE(buffered oxide etch) 에칭에 의해 제거될 수 있는 실리콘 이산화물을 포함한다.
도 12c 및 12d를 참조하면, 터널 산화물 층(1214), 다층 전하 저장 층(1216), 및 차단 유전체(1218)의 층들이 개구에 순차적으로 증착되며, 유전체 층(1202)의 표면은 도 12c 및 12d에 나타낸 중간 구조체를 수득하기 위해 평탄화한다. 몇몇 실시예들에서는, 도 12d에 나타낸 바와 같이, 다층 전하 저장 층(1216)이 터널 산화물 층(1214) 및 제 2 또는 외부 전하 트랩핑 층(1216b)에 가장 근접해 있는 적어도 제 1 또는 내부 전하 트랩핑 층(1216a)을 포함하는 다층 전하 저장 층일 수 있다. 선택적으로, 제 1 및 제 2 전하 트랩핑 층은 중간 산화물 또는 터널링-방지 층(1220)에 의해 분리될 수 있다.
이어서, 게이트 층(1222)이 제 2 개구(1212) 내에 증착되며, 상부 유전체 층(1202)의 표면이 평탄화됨으로써 도 12e에 도시된 중간 구조체를 수득하게 된다. 전술한 실시예들과 같이, 게이트 층(1222)은 증착된 금속 또는 도핑된 폴리실리콘을 포함할 수 있다. 마지막으로, 개구(1224)가 게이트 층(1222)을 관통하여 에칭됨으로써 개별 메모리 디바이스들(1226)의 제어 게이트를 형성하게 된다.
본 명세서에 기술된 전하 보유 디바이스들의 실시예들은 머신-메모리로서 기능하는 논리 회로들에서 이용될 수 있다. 당업자는 기술된 구조체들을 구현할 수 있는 다양한 논리 구현들이 존재하며, 선호하는 수단은 프로세스가 전개되는 상황에 따라 달라지게 된다는 것을 인식할 것이다. 예를 들어, 구현자가 속도 및 정확도가 중요하다고 결정하는 경우, 그 구현자는 하드웨어 및/또는 펌웨어 수단을 선택할 수 있다. 다르게는, 유연성이 중요한 경우, 구현자는 전적으로 소프트웨어 구현을 선택할 수도 있다. 또는, 다시 한번 다르게는, 구현자는 하드웨어, 소프트웨어, 및/또는 펌웨어의 몇몇 조합을 선택할 수 있다. 따라서, 본 명세서에 기술된 디바이스들을 이용할 수 있는 다수의 수단들이 존재하며, 이용 대상인 임의의 수단은 그 수단이 전개될 상황 및 구현자의 특정 관심사(예컨대, 속도, 유연성, 또는 예측성)에 따라 결정되는 선택이라는 점에서, 그것들 중의 어떤 것도 다른 것에 비해 본질적으로 우수한 것이 아니며, 이들 중의 임의의 것들은 달라질 수 있다. 구현들의 광학 양태들이 광학-지향 하드웨어, 소프트웨어, 및/또는 펌웨어를 포함할 수 있음을 당업자는 인식 할 것이다.
단지 2개의 산질화물 층, 즉, 상부 층 및 하부 층을 갖는 것으로 상기에 도시되고 기재되었지만, 본 발명은 이에 제한되지 않고, 다층 전하 저장 층은 어떠한 개수, n의 산질화물 층을 포함할 수 있고, 층의 일부 또는 전부는 상이한 화학양론적 조성의 산소, 질소 및/또는 실리콘을 가질 수 있다. 특히, 각각 상이한 화학양론적 조성을 갖는 5개 이하의 산질화물 층을 갖는 다층 전하 저장 층이 생성되거나 시험된다. 그러나, 당업자는 일반적으로 디바이스를 제조하는데 필요한 공정 단계를 감소시키고, 이로 인해 훨씬 간단하고, 더욱 견고한 제조 공정이 제공되는 바람직한 결과를 달성할 수 있도록 가능한 적은 개수의 층을 이용하는 것이 바람직함을 인식하게 될 것이다. 게다가, 가능한 적은 개수의 층을 이용하는 것은 또한 보다 적은 개수의 층의 화학양론적 조성 및 크기를 제어하는 것이 더 간단하므로 더 높은 수율을 유발할 수 있다.
메모리 디바이스에서 실리콘-산화물-산질화물-산화물-실리콘 스택의 일부가 도시되고 기재되었지만, 본 발명의 구조체 및 방법은 이로 제한되지 않고, 실리콘-산화물-산질화물-산화물-실리콘 구조는 본 발명의 범위로부터 벗어남 없이, 예를 들어, 스플릿 게이트 플래시 메모리, TaNOS 스택에서, 1T (트랜지스터) SONOS형 전지, 2T SONOS형 전지, 3T SONOS형 전지, 국부적 2-비트 전지, 멀티레벨 프로그래밍 또는 전지, 및/또는 9T 또는 12T 비휘발성 반도체 메모리(NVSM) 전지를 포함하는 전하 저장 또는 유전체 층 또는 스택을 필요로 하는 임의의 디바이스에서 또는 임의의 반도체 기술에서 또는 임의의 반도체 기술로 사용될 수 있음을 추가로 인식하게 될 것이다.
전술한 상세한 설명은 블록도들, 흐름도들, 및/또는 예들의 사용을 통해 디바이스들 및/또는 공정들의 다양한 실시예들을 기재하였다. 이러한 블록도들, 흐름도들, 및/또는 예들이 하나 이상의 기능들 및/또는 동작들을 포함하는 한에 있어서는, 이러한 블록도들, 흐름도들, 또는 예들 내에서의 각 기능 및/또는 동작이 개별적으로 및/또는 집합적으로, 다양한 하드웨어, 소프트웨어, 펌웨어, 또는 사실상의 이들의 임의의 조합에 의해 구현될 수 있다는 것을 당업자는 이해할 것이다.
본원에 기술된 구조체들의 실시예들은 ASIC(Application Specific Integrated Circuit)들, FPGA(Field Programmable Gate Array)들, CPU(central processing unit)들, DSP(digital signal processor)들 또는 그 밖의 통합된 포맷에서 사용될 수 있다. 그러나, 본 명세서에 개시된 실시예들의 몇몇 양태들은 전체 또는 부분적으로, 하나 이상의 프로세서들을 실행시키는 하나 이상의 프로그램들(예컨대, 하나 이상의 마이크로프로세서들을 실행시키는 하나 이상의 프로그램들), 펌웨어, 또는 사실상의 이들의 임의의 조합과 같은, 하나 이상의 컴퓨터들을 실행시키는 프로그램들(예컨대, 하나 이상의 컴퓨터 시스템들에서 실행되는 하나 이상의 프로그램들) 및/또는 데이터를 위한 디지털 정보를 저장하기 위한, 전용 메모리 회로들에서 동등하게 구현될 수 있음을 당업자는 인식할 것이다.
일반적인 관점에서, 당업자는 본 명세서에 기술된 다양한 구조체들이 광범위한 전기 회로에 의해, 개별적으로 및/또는 집합적으로 구현될 수 있다는 것을 인식할 것이다. 본원에서 사용되는 "전기 회로"는 적어도 하나의 개별 전기 회로를 가진 전기 회로, 적어도 하나의 집적 회로를 가진 전기 회로, 적어도 하나의 ASIC(application specific integrated circuit)를 가진 전기 회로, 컴퓨터 프로그램에 의해 구성되는 범용 컴퓨팅 디바이스를 형성하는 전기 회로(예컨대, 본 명세서에서 기술된 프로세스 및/또는 디바이스들을 적어도 부분적으로 수행하는 컴퓨터 프로그램에 의해 구성되는 범용 컴퓨터, 또는 본 명세서에서 기술된 프로세스들 및/또는 디바이스들을 적어도 부분적으로 수행하는 컴퓨터 프로그램에 의해 구성되는 마이크로프로세서), 메모리 디바이스를 형성하는 전기 회로(예컨대, RAM(random access memory)의 형태), 및/또는 통신 디바이스를 형성하는 전기 회로(예컨대, 모뎀, 통신 스위치, 또는 광-전기 장치)를 포함하며, 이에 한정되지 않는다.
본 명세서에서 제시된 방식으로 디바이스들 및/또는 프로세스들을 기술한 후에, 이렇게 기술된 디바이스들 및/또는 프로세스들을 더 큰 시스템으로 통합하는 표준 공학 기법을 사용하는 것이 본 기술분야에서 일반적인 것임을 당업자는 인식할 것이다.

Claims (20)

  1. 메모리 디바이스로서,
    상기 메모리 디바이스의 소스와 드레인을 연결시키는 기판의 표면 위에 놓인 반도체 재료로부터 형성되는 채널;
    상기 채널 위에 놓인 터널 산화물 층; 및
    상기 터널 산화물 층 상의 산소-부화(rich), 제 1 산질화물 층 ― 상기 제 1 산질화물 층의 화학양론적 조성이 실질적으로 트랩(trap)이 없게 만듬 ―, 및 상기 제 1 산질화물 층 상의 산소-희박(lean), 제 2 산질화물 층 ― 상기 제 2 산질화물 층의 화학양론적 조성은 트랩이 조밀하게 만듬 ―을 포함하는 다층 전하 저장 층(multi-layer charge storing layer)
    을 포함하는,
    메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 채널은 폴리실리콘을 포함하는,
    메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 채널은 재결정화된 폴리실리콘(recrystallized polysilicon)을 포함하는,
    메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 채널은 실리콘 나노와이어를 포함하는,
    메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 메모리 디바이스는 상기 채널에 인접해 있는 복수의 표면들을 가진 게이트를 포함하는 비평면 트랜지스터를 포함하고, 상기 게이트는 상기 터널 산화물 층 및 상기 다층 전하 저장 층을 포함하는,
    메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 게이트는 상기 다층 전하 저장 층 위에 놓인 차단 유전체 및 상기 차단 유전체 층 위에 놓인 금속 게이트 층을 더 포함하는,
    메모리 디바이스.
  7. 제 6 항에 있어서,
    상기 차단 유전체는 높은 K 유전체를 포함하는,
    메모리 디바이스.
  8. 제 1 항에 있어서,
    상기 제 2 산질화물 층은 내부의 트랩들의 수를 증가시키도록 선택되는 탄소 농도를 더 포함하는,
    메모리 디바이스.
  9. 메모리 디바이스로서,
    상기 메모리 디바이스의 소스와 드레인을 연결시키는 기판의 표면 위에 놓인 반도체 재료로부터 형성되는 전도성 채널; 및
    상기 채널에 인접해 있는 복수의 표면들을 가진 게이트
    를 포함하고,
    상기 게이트는,
    상기 채널 위에 놓인 터널 산화물 층; 및
    상기 터널 산화물 층에 근접해 있는 제 1 산질화물 층 및 제 2 산질화물 층을 포함하는 다층 전하 저장 층
    을 포함하고, 상기 제 1 산질화물 층은 산화물을 포함하는 터널링-방지 층에 의해 상기 제 2 산질화물 층으로부터 분리되는,
    메모리 디바이스.
  10. 제 9 항에 있어서,
    상기 채널은 실리콘 나노와이어를 포함하는,
    메모리 디바이스.
  11. 제 9 항에 있어서,
    상기 디바이스는 finFET을 포함하며,
    상기 게이트는 상기 다층 전하 저장 층 위에 놓인 차단 유전체 및 상기 차단 유전체 층 위에 놓인 금속 게이트 층을 더 포함하는,
    메모리 디바이스.
  12. 제 11 항에 있어서,
    상기 차단 유전체는 높은 K 유전체를 포함하는,
    메모리 디바이스.
  13. 제 9 항에 있어서,
    상기 터널링-방지 층은 라디컬 산화(radical oxidation)에 의해 산화된 제 1 산질화물 층의 일부를 포함하는,
    메모리 디바이스.
  14. 제 9 항에 있어서,
    상기 제 1 산질화물 층은 실질적으로 트랩이 없는, 산소-부화, 산질화물 층이며, 상기 제 2 산질화물 층은 그 내부의 트랩들의 수를 증가시키도록 선택된 탄소 농도를 더 포함하는 트랩이 조밀한, 산소-희박, 산질화물 층인,
    메모리 디바이스.
  15. 메모리 디바이스로서,
    기판의 표면 상에 형성된 제 1 확산 영역으로부터 상기 기판의 상기 표면 위에 형성된 제 2 확산 영역으로 연장되는 반도체 재료의 얇은 돌출부(thin projection)로부터 형성되는 수직 채널 ― 상기 수직 채널은 상기 제 1 확산 영역을 상기 제 2 확산 영역에 전기적으로 연결시킴 ―;
    상기 수직 채널에 인접해 있는 터널 산화물 층; 및
    상기 터널 산화물 층에 인접해 있는 다층 전하 저장 층 ― 상기 다층 전하 저장 층은 상기 터널 산화물 층에 근접해 있는 산소-부화 질화물을 포함하는 제 1 산질화물 층, 및 상기 제 1 산질화물 층의 위에 놓인 실리콘-부화, 산소-희박 질화물을 포함하는 제 2 산질화물 층을 포함함 ―
    을 포함하고,
    제 2 전하-트랩핑 층이 스플릿 전하-트랩핑 영역(split charge-trapping region)에 분포된 다수의 전하 트랩들을 포함하는,
    메모리 디바이스.
  16. 제 15 항에 있어서,
    상기 채널은 수직 실리콘 나노와이어를 포함하는,
    메모리 디바이스.
  17. 제 16 항에 있어서,
    상기 다층 전하 저장 층은 상기 제 2 산질화물 층으로부터 상기 제 1 산질화물 층을 분리시키는 산화물 터널링-방지 층을 더 포함하는,
    메모리 디바이스.
  18. 제 16 항에 있어서,
    상기 다층 전하 저장 층 위에 놓인 높은 K 차단 유전체를 더 포함하는,
    메모리 디바이스.
  19. 제 18 항에 있어서,
    상기 다층 전하 저장 층은 상기 제 2 산질화물 층으로부터 상기 제 1 산질화물 층을 분리시키는 산화물 터널링-방지 층을 더 포함하는,
    메모리 디바이스.
  20. 제 15 항에 있어서,
    상기 제 2 산질화물 층은 그 내부의 트랩들의 수를 증가시키도록 선택된 탄소 농도를 더 포함하는,
    메모리 디바이스.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
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US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
JP6422430B2 (ja) * 2012-03-27 2018-11-14 サイプレス セミコンダクター コーポレーション 非平面メモリデバイス及び半導体デバイスを製造する方法
JP6709051B2 (ja) * 2012-03-31 2020-06-10 ロンギチュード フラッシュ メモリー ソリューションズ リミテッド 多層酸窒化物層を有する酸化物−窒化物−酸化物積層体
JP6306233B1 (ja) * 2017-02-28 2018-04-04 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびその製造方法
BR112019028104B1 (pt) * 2017-08-01 2021-10-26 Illumina, Inc Sensores de efeito de campo
WO2023010564A1 (en) * 2021-08-06 2023-02-09 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing thereof
CN114038918A (zh) * 2021-11-08 2022-02-11 珠海创飞芯科技有限公司 一种存储单元、存储单元的制作方法以及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030100A1 (en) * 2001-07-31 2003-02-13 Samsung Electronics Co., Ltd. Non-volatile memory device and method for fabricating the same
US20050079659A1 (en) * 2002-09-30 2005-04-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
US20050275010A1 (en) * 2004-06-10 2005-12-15 Hung-Wei Chen Semiconductor nano-wire devices and methods of fabrication
US20060261401A1 (en) * 2005-05-17 2006-11-23 Micron Technology, Inc. Novel low power non-volatile memory and gate stack

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5348903A (en) * 1992-09-03 1994-09-20 Motorola Inc. Process for fabricating a semiconductor memory cell having thin-film driver transistors overlapping dual wordlines
JPH07153769A (ja) * 1993-11-30 1995-06-16 Hitachi Ltd 半導体集積回路装置の製造方法および製造装置
EP0801427A3 (en) * 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
JP4617574B2 (ja) * 2001-01-16 2011-01-26 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
US6709928B1 (en) * 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
KR100790859B1 (ko) * 2002-11-15 2008-01-03 삼성전자주식회사 수직 나노튜브를 이용한 비휘발성 메모리 소자
JP4489359B2 (ja) * 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
CN101432852B (zh) * 2006-04-26 2013-01-02 Nxp股份有限公司 非易失性存储器件
JP2008034456A (ja) * 2006-07-26 2008-02-14 Toshiba Corp 不揮発性半導体記憶装置
JP4282699B2 (ja) * 2006-09-01 2009-06-24 株式会社東芝 半導体装置
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
KR100890040B1 (ko) * 2006-10-23 2009-03-25 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
US8643124B2 (en) * 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) * 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8283261B2 (en) * 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8067284B1 (en) * 2007-05-25 2011-11-29 Cypress Semiconductor Corporation Oxynitride bilayer formed using a precursor inducing a high charge trap density in a top layer of the bilayer
US8063434B1 (en) * 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
JP2009027134A (ja) * 2007-06-21 2009-02-05 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置
WO2009072984A1 (en) * 2007-12-07 2009-06-11 Agency For Science, Technology And Research A silicon-germanium nanowire structure and a method of forming the same
JP2009252774A (ja) * 2008-04-01 2009-10-29 Toshiba Corp 半導体記憶装置およびその製造方法
JP2009272348A (ja) * 2008-04-30 2009-11-19 Toshiba Corp 半導体装置およびその製造方法
JP2009295694A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010016228A (ja) * 2008-07-04 2010-01-21 Toshiba Corp 不揮発性半導体記憶装置及びその形成方法
WO2010005380A1 (en) * 2008-07-09 2010-01-14 Qunano Ab Nanostructured memory device
JP5356005B2 (ja) * 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
WO2010106922A1 (ja) * 2009-03-19 2010-09-23 株式会社 東芝 半導体装置及びその製造方法
US8222688B1 (en) * 2009-04-24 2012-07-17 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
JP2011035228A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8169835B2 (en) * 2009-09-28 2012-05-01 Macronix International Co., Ltd. Charge trapping memory cell having bandgap engineered tunneling structure with oxynitride isolation layer
JP2011199194A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体装置の製造方法
JP5514004B2 (ja) * 2010-06-15 2014-06-04 株式会社東芝 半導体記憶装置及びその製造方法
WO2011162725A1 (en) * 2010-06-25 2011-12-29 Agency For Science, Technology And Research Nanowire transistor and method for manufacturing a nanowire transistor
US8890233B2 (en) * 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
TWI534897B (zh) * 2011-01-14 2016-05-21 賽普拉斯半導體公司 具有多重氮氧化物層之氧化物-氮化物-氧化物堆疊
KR20110093746A (ko) * 2011-07-01 2011-08-18 고려대학교 산학협력단 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법
JP6422430B2 (ja) * 2012-03-27 2018-11-14 サイプレス セミコンダクター コーポレーション 非平面メモリデバイス及び半導体デバイスを製造する方法
JP6709051B2 (ja) * 2012-03-31 2020-06-10 ロンギチュード フラッシュ メモリー ソリューションズ リミテッド 多層酸窒化物層を有する酸化物−窒化物−酸化物積層体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030100A1 (en) * 2001-07-31 2003-02-13 Samsung Electronics Co., Ltd. Non-volatile memory device and method for fabricating the same
US20050079659A1 (en) * 2002-09-30 2005-04-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
US20050275010A1 (en) * 2004-06-10 2005-12-15 Hung-Wei Chen Semiconductor nano-wire devices and methods of fabrication
US20060261401A1 (en) * 2005-05-17 2006-11-23 Micron Technology, Inc. Novel low power non-volatile memory and gate stack

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