CN104781916A - 用于制造非易失性电荷俘获存储器装置的自由基氧化工艺 - Google Patents

用于制造非易失性电荷俘获存储器装置的自由基氧化工艺 Download PDF

Info

Publication number
CN104781916A
CN104781916A CN201380031969.9A CN201380031969A CN104781916A CN 104781916 A CN104781916 A CN 104781916A CN 201380031969 A CN201380031969 A CN 201380031969A CN 104781916 A CN104781916 A CN 104781916A
Authority
CN
China
Prior art keywords
layer
substrate
dielectric layer
free
charge capture
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201380031969.9A
Other languages
English (en)
Inventor
克里希纳斯瓦米·库马尔
赛格·利维
边政树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Cypress Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/539,458 external-priority patent/US8940645B2/en
Application filed by Cypress Semiconductor Corp filed Critical Cypress Semiconductor Corp
Priority to CN201811474047.6A priority Critical patent/CN109755135A/zh
Publication of CN104781916A publication Critical patent/CN104781916A/zh
Pending legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/125—Quantum wire structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane

Abstract

描述一种用于制造非易失性电荷俘获存储器装置的方法。方法包括使衬底经受第一氧化工艺以形成覆盖多晶硅沟道的隧穿氧化物层，并且在隧穿氧化物层上形成多层电荷存储层，所述多层电荷存储层包括含有氮化物的富氧的第一层以及在第一层上的含有氮化物的贫氧的第二层。然后，使衬底经受第二氧化工艺以消耗一部分的第二层并且形成覆盖多层电荷存储层的高温氧化物(HTO)层。第一层的化学计量组成导致其大体上没有陷阱，并且第二层的化学计量组成导致其是陷阱密集的。第二氧化工艺可以包括使用原位水汽生成的等离子体氧化工艺或自由基氧化工艺。

Description

用于制造非易失性电荷俘获存储器装置的自由基氧化工艺
相关申请的交叉引用
本申请是2008年8月25日提交的共同未决的美国申请序列号第12/197,466号的部分继续申请，该美国申请序列号第12/197,466号是2008年5月21日提交的美国申请序列号第12/124,855号的继续申请，该美国申请序列号第12/124,855号在35U.S.C.119(e)下要求于2007年5月25日提交的美国临时专利申请序列号第60/940,139号和于2007年11月9日提交的美国临时申请第60/986,637号的优先权权益，所有的这些申请通过引用并入本文。
技术领域
本发明的实施方案属于半导体制造领域，并且特别地属于半导体装置制造领域。
背景
在过去的几十年中，对集成电路中的特征的缩放一直是支持日益增长的半导体工业的驱动力。缩放到越来越小的特征使得在半导体芯片的有限基板面上的增加的功能元件密度成为可能。例如，缩小的晶体管尺寸允许在芯片上包含增加数目的存储器装置，这赋予制造的产品增加的容量。然而，对越来越多的容量的驱动并非没有问题存在。优化每个装置的性能的必要性变得愈发重要。
非易失性半导体存储器通常使用堆叠式浮栅类型的场效应晶体管。在此类晶体管中，电子被注入到通过偏置控制栅并且使衬底的主体区接地而被编程的存储器单元的浮栅内，存储器单元形成在该衬底上。氧化物-氮化物-氧化物(ONO)堆叠被用作如在半导体-氧化物-氮化物-氧化物-半导体(SONOS)晶体管中的电荷存储层，或被用作如在分栅闪速晶体管中的浮栅和控制栅之间的隔离层。图1示出常规的非易失性电荷俘获存储器装置的横截面视图。
参考图1，半导体装置100包括SONOS栅极堆叠104，该SONOS栅极堆叠104包括在硅衬底102上形成的常规的ONO部分106。半导体装置100还包括在SONOS栅极堆叠104的任一侧上的源极区和漏极区110以界定沟道区112。SONOS栅极堆叠104包括在ONO部分106上形成并且与ONO部分106接触的多晶硅栅极层108。多晶硅栅极层108通过ONO部分106与硅衬底102电气隔离。ONO部分106通常包括隧穿氧化物层106A、氮化物或氮氧化物电荷俘获层106B以及上覆氮化物或氮氧化物层106B的顶部氧化物层106C。
伴随常规的SONOS晶体管的一个问题是由于经过该层的泄漏电流而在氮化物或氮氧化物层106B中的差的数据保留，其限制半导体装置100的寿命及其在若干应用中的用途。
附图的简要描述
本发明的实施方案在附图中的图示中通过实例的方式来说明并且不是限制性的，在附图中：
图1示出常规的非易失性电荷俘获存储器装置的横截面视图。
图2示出根据本发明的实施方案的分批加工工具的氧化室的横截面视图。
图3描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装置的方法中的一系列操作的流程图。
图4A示出根据本发明的实施方案的对应于来自图3的流程图的操作302的具有形成于其上的电荷俘获层的衬底的横截面视图。
图4B示出根据本发明的实施方案的对应于来自图3的流程图的操作304的具有使阻挡电介质层形成于其上的电荷俘获层的衬底的横截面视图。
图5描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装置的方法中的一系列操作的流程图。
图6A示出根据本发明的实施方案的对应于来自图5的流程图的操作502的衬底的横截面视图。
图6B示出根据本发明的实施方案的对应于来自图5的流程图的操作504的具有形成于其上的第一电介质层的衬底的横截面视图。
图6C示出根据本发明的实施方案的对应于来自图5的流程图的操作508的具有形成于其上的电荷俘获层的衬底的横截面视图。
图6D示出根据本发明的实施方案的对应于来自图5的流程图的操作510的具有使阻挡电介质层形成于其上的电荷俘获层的衬底的横截面视图。
图6E示出根据本发明的实施方案的非易失性电荷俘获存储器装置的横截面视图。
图7A示出根据本发明的实施方案的包括第一暴露的晶面和第二暴露的晶面的衬底的横截面视图。
图7B示出根据本发明的实施方案的包括第一晶面和第二晶面并且具有形成于其上的电介质层的衬底的横截面视图。
图8示出根据本发明的实施方案的集束设备工具(cluster tool)中的加工室的布置。
图9描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装置的方法中的一系列操作的流程图。
图10A示出根据本发明的实施方案的衬底的横截面视图。
图10B示出根据本发明的实施方案的对应于来自图4的流程图的操作402的具有形成于其上的隧穿电介质层的衬底的横截面视图。
图10C示出根据本发明的实施方案的对应于来自图4的流程图的操作406的具有形成于其上的电荷俘获层的衬底的横截面视图。
图10D示出根据本发明的实施方案的对应于来自图4的流程图的操作408的具有形成于其上的顶部电介质层的衬底的横截面视图。
图10E示出根据本发明的实施方案的非易失性电荷俘获存储器装置的横截面视图。
图11描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装置的方法中的一系列操作的流程图。
图12A示出根据本发明的实施方案的对应于来自图6的流程图的操作602的具有形成于其上的隧穿电介质层的衬底的横截面视图。
图12B示出根据本发明的实施方案的对应于来自图6的流程图的操作606的具有形成于其上的电荷俘获层的富氧的氮氧化硅部分的衬底的横截面视图。
图12C示出根据本发明的实施方案的对应于来自图6的流程图的操作610的具有形成于其上的电荷俘获层的富硅的氮氧化硅部分的衬底的横截面视图。
图12D示出根据本发明的实施方案的对应于来自图6的流程图的操作612的具有形成于其上的顶部电介质层的衬底的横截面视图。
图12E示出根据本发明的实施方案的非易失性电荷俘获存储器装置的横截面视图。
图13A示出根据本发明的实施方案的包括第一暴露的晶面和第二暴露的晶面的衬底的横截面视图。
图13B示出根据本发明的实施方案的包括第一晶面和第二晶面并且具有形成于其上的电介质层的衬底的横截面视图。
图14示出包括ONONO堆叠的非易失性电荷俘获存储器装置的横截面视图。
图15描绘根据本发明的实施方案的表示在用于制造包括ONONO堆叠的非易失性电荷俘获存储器装置的方法中的一系列操作的流程图。
图16A示出包括分裂的电荷俘获区的非平面的多栅装置。
图16B示出图16A的非平面的多栅装置的横截面视图。
图17A和17B示出包括分裂的电荷俘获区和水平的纳米线沟道的非平面的多栅装置。
图17C示出图17A的非平面的多栅装置的垂直串的横截面视图。
图18A和18B示出包括分裂的电荷俘获区和垂直的纳米线沟道的非平面的多栅装置。
图19A到19F示出用于制造图18A的非平面的多栅装置的先栅极方案。
图20A到20F示出用于制造图18A的非平面的多栅装置的后栅极方案。
具体描述
在本文中参考附图描述整合有逻辑装置的非易失性电荷俘获存储器装置的实施方案。然而，特定的实施方案可以在没有这些特定细节中的一个或更多个的情况下实施，或与其他已知的方法、材料以及设备组合地实施。在以下的描述中，阐述大量的特定细节(比如特定的材料、尺寸以及工艺参数等)以提供对本发明的彻底理解。在其他例子中，熟知的半导体设计和制造技术未曾特别详细地描述以避免不必要地导致本发明令人费解。贯穿本说明书提到的“实施方案”意指描述的与该实施方案有关的特定的特征、结构、材料或特性被包括在本发明的至少一个实施方案中。因此，贯穿本说明书的多个地方出现的词组“在实施方案中”不一定指的是本发明的相同的实施方案。此外，在一个或更多个实施方案中，特定的特征、结构、材料或特性能够以任何适当的方式组合。
在本文中描述了制造非易失性电荷俘获存储器装置的方法。在以下的描述中，阐述大量的特定细节(比如特定的尺寸)以便提供对本发明的彻底理解。对本领域其中一名技术人员而言，明显的是，本发明可以在没有这些特定细节的情况下实施。在其他例子中，熟知的加工步骤(比如，图案化步骤或湿式化学清洁)没有被详细描述以便没有不必要地导致本发明令人费解。此外，将理解的是，在附图中示出的多个实施方案是说明性的表示并且不一定按比例绘制。
本文公开的是制造非易失性电荷俘获存储器装置的方法。首先可以提供具有布置在其上的电荷俘获层的衬底。在一个实施方案中，电荷俘获层的一部分之后被氧化以通过使电荷俘获层经受自由基氧化工艺而在电荷俘获层之上形成阻挡电介质层。
通过自由基氧化工艺形成的电介质层可以提供比包括蒸汽生长(即，湿法生长工艺)的工艺更高质量的薄膜。此外，在分批加工室中进行的自由基氧化工艺可以提供高质量的薄膜而不影响制造设施可能需要的生产量(晶片/小时)要求。通过在与此类室兼容的温度(比如，大约在600-900摄氏度的范围内的温度)下进行自由基氧化工艺，衬底所容许的热预算以及衬底上的任何其他特征可以在1000摄氏度以上而在工艺特有的程度上不受影响。根据本发明的实施方案，包括使氢气(H2)和氧气(O2)流入分批加工室的自由基氧化工艺被进行以通过暴露的衬底或薄膜的氧化消耗来产生电介质层的生长。在一个实施方案中，进行多个自由基氧化工艺以提供用于非易失性电荷俘获存储器装置的隧穿电介质层和阻挡电介质层。这些电介质层甚至在减少的厚度下也可以具有非常高的质量。在一个实施方案中，隧穿电介质层和阻挡电介质层两者皆比通过湿法氧化技术形成的隧穿电介质层或阻挡电介质层更密集并且大体上由比通过湿法氧化技术形成的隧穿电介质层或阻挡电介质层更少的氢原子/cm3组成。根据本发明的另一个实施方案，通过进行自由基氧化工艺形成的电介质层较少受其从中生长的衬底中的晶面取向差异的影响。在一个实施方案中，由有差异的晶面氧化率引起的角效应通过经由自由基氧化工艺形成电介质层而明显地减少。
可以通过在加工室中进行自由基氧化工艺来制造非易失性电荷俘获存储器装置的一部分。根据本发明的实施方案，加工室是分批加工室。图2示出根据该实施方案的分批加工工具的氧化室的横截面视图。参考图2，分批加工室200包括载体设备204以保持多个半导体晶片202。在一个实施方案中，分批加工室是氧化室。在特定的实施方案中，加工室是低压化学气相沉积室。多个半导体晶片202可以以如下的方式被布置，使每个晶片最大化地暴露于自由基氧化工艺，同时使得能够包括在单次通过中的待加工的晶片的合理数目(例如25个晶片)。然而，应该理解的是，本发明不限于分批加工室。
在本发明的一个方面中，非易失性电荷俘获存储器装置的一部分通过自由基氧化工艺制造。图3描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装置的方法中的一系列操作的流程图。图4A-4B示出代表根据本发明的实施方案的在制造非易失性电荷俘获存储器装置中的操作的横截面视图。
图4A示出根据本发明的实施方案的对应于来自图3的流程图的操作302的具有形成于其上的电荷俘获层的衬底的横截面视图。参考流程图300的操作302和相应的图4A，提供具有布置在其上的电荷俘获层的衬底400。在实施方案中，电荷俘获层具有布置在衬底400之上的第一区404A和第二区404B。在一个实施方案中，电介质层402被布置在衬底400和电荷俘获层之间，如在图4A中所描绘。电荷俘获层可以由材料组成并且具有适合于存储电荷的厚度并且因此改变随后形成的栅极堆叠的阈值电压。在实施方案中，电荷俘获层的区404A在随后的加工操作之后将保持为完整无缺的电荷俘获层。然而，在该实施方案中，形成状态(as-formed)的电荷俘获层的区404B将被消耗以在区404A之上形成第二电介质层。
图4B示出根据本发明的实施方案的对应于来自图3的流程图的操作304的具有使阻挡电介质层形成于其上的电荷俘获层的衬底的横截面视图。参考流程图300的操作304和相应的图4B，阻挡电介质层406在电荷俘获层404上形成。根据本发明的实施方案，通过使电荷俘获层暴露于自由基氧化工艺来氧化电荷俘获层的区404B而形成阻挡电介质层406。在该实施方案中，原始的电荷俘获层的区404A现在被标记为电荷俘获层404。
阻挡电介质层406可以由材料组成并且具有适合于保持对电荷泄漏的屏障而不明显地减小在非易失性电荷俘获存储器装置中随后形成的栅极堆叠的电容的厚度。在特定的实施方案中，区404B是具有大约在2纳米-3纳米的范围内的厚度的富硅的氮氧化硅区并且被氧化以形成具有大约在3.5纳米-4.5纳米的范围内的厚度的阻挡电介质层406。在该实施方案中，阻挡电介质层406由二氧化硅组成。
阻挡电介质层406可以通过自由基氧化工艺形成。根据本发明的实施方案，自由基氧化工艺包括使氢气(Hz)和氧气(Oz)流入炉(比如关于图2描述的分批加工室200)内。在一个实施方案中，Hz和Oz的分压相互之间具有大约1:1的比例。然而，在实施方案中，没有进行点火事件，否则该点火事件通常将被用来使H2和O2热解以形成蒸汽。相反，H2和O2被允许反应以在区404B的表面处形成自由基。在一个实施方案中，自由基被用来消耗区404B以提供阻挡电介质层406。在特定的实施方案中，自由基氧化工艺包括用自由基(比如但不限于，OH自由基、HO2自由基或O双自由基)大约在600-900摄氏度的范围内的温度下氧化。在特定的实施方案中，自由基氧化工艺在大约700-800摄氏度的范围内的温度下在大约0.5-5托的范围内的压力下进行。在一个实施方案中，第二自由基氧化工艺被进行持续大约在100-150分钟的范围内的持续时间。
参考流程图300的操作306，阻挡电介质层406还可以在第一加工室中经受氮化工艺。根据本发明的实施方案，氮化工艺包括使阻挡电介质层406在包括氮气的气氛中在大约700-800摄氏度的范围内的温度下退火持续大约在5分钟-60分钟的范围中的持续时间。在一个实施方案中，包括氮气的气氛由比如但不限于氮气(N2)、一氧化二氮(N2O)、二氧化氮(NO2)、一氧化氮(NO)或氨(NH3)的气体组成。可选择地，此氮化步骤(即，来自流程图300的操作306)可以被跳过。
在本发明的一个方面中，隧穿电介质层和阻挡电介质层可以通过自由基氧化工艺形成。图5描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装置的方法中的一系列操作的流程图500。图6A-6E示出代表根据本发明的实施方案的在制造非易失性电荷俘获存储器装置中的操作的横截面视图。
图6A示出根据本发明的实施方案的对应于来自图5的流程图的操作502的衬底的横截面视图。参考流程图500的操作502和相应的图6A，衬底600被提供在加工室中。
衬底600可以由适合用于半导体装置制造的材料组成。在一个实施方案中，衬底600是由可以包括但不限于硅、锗、硅锗或III-V族化合物半导体材料的单晶材料组成的大块衬底。在另一个实施方案中，衬底600包括带有顶部外延层的主体层。在特定的实施方案中，主体层由可以包括但不限于硅、锗、硅锗、III-V族化合物半导体材料或石英的单晶材料组成，然而顶部外延层由可以包括但不限于硅、锗、硅锗或III-V族化合物半导体材料的单晶层组成。在另一个实施方案中，衬底600包括在中间的绝缘层上的顶部外延层，该中间的绝缘层在下方的主体层之上。顶部外延层由可以包括但不限于硅(即，以形成绝缘体上硅(SOI)的半导体衬底)、锗、硅锗或III-V族化合物半导体材料的单晶层组成。绝缘层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成。下方的主体层由可以包括但不限于硅、锗、硅锗、III-V族化合物半导体材料或石英的单晶组成。衬底600还可以包括掺杂剂杂质原子。
图6B示出根据本发明的实施方案的对应于来自图5的流程图的操作504的具有形成于其上的电介质层的衬底的横截面视图。参考流程图500的操作504和相应的图6B，使衬底600经受第一自由基氧化工艺以形成第一电介质层602。
第一电介质层602可以由材料组成并且具有适于允许电荷载体在施加的栅偏置下隧穿到随后形成的电荷俘获层内同时当随后形成的非易失性电荷俘获存储器装置未被偏置时保持对泄漏的适当屏障的厚度。第一电介质层602在本领域中可以被称为隧穿电介质层。根据本发明的实施方案，第一电介质层602通过其中衬底600的顶表面被消耗的氧化工艺形成。因此，在实施方案中，第一电介质层602由衬底600的材料的氧化物组成。例如，在一个实施方案中，衬底600由硅组成并且第一电介质层602由二氧化硅组成。在特定的实施方案中，第一电介质层602被形成为大约在1-10纳米的范围内的厚度。在特定的实施方案中，第一电介质层602被形成为大约在1.5-2.5纳米的范围内的厚度。
第一电介质层602可以通过自由基氧化工艺形成。根据本发明的实施方案，自由基氧化工艺包括使氢气(H2)和氧气(O2)流入炉(比如关于图2描述的分批加工室200)内。在一个实施方案中，Hz和Oz的分压相互之间具有大约1:1的比例。然而，在实施方案中，没有进行点火事件，否则该点火事件将通常被用来使Hz和Oz热解以形成蒸汽。相反，Hz和Oz被允许反应以在衬底600的表面处形成自由基。在一个实施方案中，自由基被用来消耗衬底600的顶部部分以提供第一电介质层602。在特定的实施方案中，自由基氧化工艺包括用自由基(比如但不限于OH自由基、HO2自由基或O双自由基)在大约600-900摄氏度的范围内的温度下氧化。在特定的实施方案中，自由基氧化工艺大约在700-800摄氏度的范围内的温度下在大约0.5-5托的范围内的压力下进行。在一个实施方案中，自由基氧化工艺被进行持续大约在100-150分钟的范围内的持续时间。根据本发明的实施方案，第一电介质层602被形成为高密度低含氢量的薄膜。
参考在形成第一电介质层602之后但在任何进一步加工之前的流程图500的操作506，第一电介质层602可以经受氮化工艺。在实施方案中，氮化工艺在被用来形成第一电介质层602的相同的加工室中进行，而没有在加工步骤之间将衬底600从加工室中移除。在一个实施方案中，退火包括在包括氮气的气氛中在大约700-800摄氏度的范围内的温度下加热衬底600持续大约在5分钟-60分钟的范围内的持续时间。在一个实施方案中，包括氮气的气氛由比如但不限于氮气(N2)、一氧化二氮(N2O)、二氧化氮(NO2)、一氧化氮(NO)或氨(NH3)的气体组成。在一个实施方案中，氮化在第一自由基氧化工艺之后加工室的氮气或氩气净化之后发生。可选择地，以上的氮化步骤可以被跳过。
图6C示出根据本发明的实施方案的对应于来自图5的流程图的操作508的具有形成于其上的电荷俘获层的衬底的横截面视图。参考流程图500的操作508和相应的图6C，具有第一区604A和第二区604B的电荷俘获层在第一电介质层602上形成。在实施方案中，电荷俘获层的形成在被用来形成第一电介质层602的相同的加工室中进行，而没有在加工步骤之间将衬底600从加工室中移除。
电荷俘获层可以由材料组成并且具有适于存储电荷的厚度并且因此改变随后形成的栅极堆叠的阈值电压。根据本发明的实施方案，电荷俘获层由两个区604A和604B组成，如图6C中所描绘。在实施方案中，电荷俘获层的区604A在随后的加工操作之后将保持为完整无缺的电荷俘获层。然而，在该实施方案中，形成状态的电荷俘获层的区604B将被消耗以在区604A之上形成第二电介质层。
具有区604A和604B的电荷俘获层可以通过化学气相沉积工艺形成。根据本发明的实施方案，电荷俘获层由比如但不限于氮化硅、氮氧化硅、富氧的氮氧化硅或富硅的氮氧化硅的材料组成。在一个实施方案中，电荷俘获层的区604A和604B在大约600-900摄氏度的范围内的温度下形成。在特定的实施方案中，电荷俘获层通过使用比如但不限于二氯甲硅烷(H2SiCl2)、双(叔丁基氨基)甲硅烷(BTBAS)、氨(NH3)或一氧化二氮(N2O)的气体来形成。在一个实施方案中，电荷俘获层被形成为大约在5-15纳米的范围内的总厚度并且区604B占电荷俘获层的总厚度的大约2-3纳米的范围内的厚度。在该实施方案中，区604A占电荷俘获层的剩下的总厚度，即，区604A占电荷俘获层没有随后被消耗以形成顶部或阻挡电介质层的部分。
在本发明的另一方面中，电荷俘获层可以包括多个组成区。例如，根据本发明的实施方案，电荷俘获层包括富氧部分和富硅部分，并且通过用第一气体组成沉积富氧的氮氧化物薄膜并且随后用第二气体组成沉积富硅的氮氧化物薄膜来形成。在一个实施方案中，电荷俘获层通过改变氨(NH3)气的流速并且引入一氧化二氮(N2O)和二氯甲硅烷(SiH2Cb)以提供期望的气体比以首先产生富氧的氮氧化物薄膜并且然后产生富硅的氮氧化物薄膜来形成。在特定的实施方案中，通过引入包括N2O、NH3以及SiH2Cb的工艺气体混合物，同时使加工室保持在大约5-500毫托的范围内的压力下，并且使衬底600保持在大约700-850摄氏度的范围内的温度下，持续大约在2.5-20分钟的范围内的时间段，形成富氧的氮氧化物薄膜。在另外的实施方案中，工艺气体混合物包括具有从约8:1到约1:8的比的N2O和NH3以及具有从约1:7到约7:1的比的SiH2Cl2和NH3，并且可以以大约在每分钟5-200标准立方厘米(sccm)的范围内的流速被引入。在另一个特定的实施方案中，通过引入包括N2O、NH3以及SiH2Cb的工艺气体混合物，同时使加工室保持在大约5-500毫托的范围内的压力下，并且使衬底600保持在大约700-850摄氏度的范围内的温度下，持续大约在2.5-20分钟的范围内的时间段，形成富硅的氮氧化物薄膜。在另外的实施方案中，工艺气体混合物包括以从约5seem到约20seem的流速引入的具有从约8:1到约1:8的比例的N2O和NH3以及以从约1:7到约7:1的比例混合的SiH2Cb和NH3。根据本发明的实施方案，电荷俘获层包括具有大约在2.5-3.5纳米的范围内的厚度的底部富氧的氮氧化硅部分和具有大约在9-10纳米的范围内的厚度的顶部富硅的氮氧化硅部分。在一个实施方案中，电荷俘获层的区504B占电荷俘获层的顶部富硅的氮氧化硅部分的总厚度的大约2-3纳米的范围内的厚度。因此，目标为用于随后的消耗以形成第二电介质层的区604B可以完全由富硅的氮氧化硅组成。
图6D示出根据本发明的实施方案的对应于来自图5的流程图的操作510的具有形成于其上的第二电介质层的衬底的横截面视图。参考流程图500的操作510和相应的图6D，第二电介质层606在电荷俘获层604上形成。在实施方案中，第二电介质层606的形成在被用来形成第一电介质层602和电荷俘获层的相同的加工室中进行，而没有在加工步骤之间将衬底600从加工室中移除。在一个实施方案中，第二自由基氧化工艺在沉积电荷俘获层之后加工室的氮气或氩气净化之后进行。
第二电介质层606可以由材料组成并且具有适合于保持对电荷泄漏的屏障而不明显地减小在非易失性电荷俘获存储器装置中随后形成的栅极堆叠的电容的厚度。第二电介质层606在本领域中可以被称为阻挡电介质层或顶部电介质层。根据本发明的实施方案，第二电介质层606通过消耗关于图6C描述的在操作508中形成的电荷俘获层的区604B来形成。因此，在一个实施方案中，区604B被消耗以提供第二电介质层606，而区604A保持为电荷俘获层604。在特定的实施方案中，区604B是具有大约在2-3纳米的范围内的厚度的富硅的氮氧化硅区并且被氧化以形成具有大约在3.5-4.5纳米的范围内的厚度的第二电介质层606。在该实施方案中，第二电介质层606由二氧化硅组成。根据本发明的实施方案，第二电介质层606通过类似于被实施以形成关于图4B描述的阻挡电介质层406的自由基氧化工艺的第二自由基氧化工艺来形成。在一个实施方案中，参考在形成第二电介质层606之后的流程图500的操作512，第二电介质层606还经受类似于关于来自流程图500的操作506描述的氮化工艺的氮化工艺。在特定的实施方案中，氮化在第二自由基氧化工艺之后加工室的氮气或氩气净化之后发生。可选择地，此氮化步骤可以被跳过。根据本发明的实施方案，在形成第二电介质层606中没有使用另外的沉积工艺。
因此，根据本发明的实施方案，包括第一电介质层602、电荷俘获层604以及第二电介质层606的ONO堆叠在加工室中以单次通过形成。通过在加工室中以多个晶片的单次通过制造这些层，高生产品要求可以被满足同时还确保形成非常高质量的薄膜。在制造包括第一电介质层602、电荷俘获层604以及第二电介质层606的ONO堆叠时，非易失性电荷俘获存储器装置可以被制造以包括ONO堆叠的图案化的部分。图6E示出根据本发明的实施方案的非易失性电荷俘获存储器装置的横截面视图。
参考图6E，非易失性电荷俘获存储器装置包括在衬底600之上形成的ONO堆叠的图案化的部分。ONO堆叠包括第一电介质层602、电荷俘获层604以及第二电介质层606。栅极层608被布置在第二电介质层606上。非易失性电荷俘获存储器装置还包括在ONO堆叠的任一侧上的衬底600中的源极区和漏极区612，其界定在ONO堆叠之下的衬底600中的沟道区614衬底。一对电介质间隔器610隔离第一电介质层602、电荷俘获层604、第二电介质层606以及栅极层608的侧壁。在特定的实施方案中，沟道区614是P型掺杂，并且在可选择的实施方案中，沟道区614是N型掺杂。
根据本发明的实施方案，关于图6E描述的非易失性电荷俘获存储器装置是SONOS类型的装置。按照惯例，SONOS代表“半导体-氧化物-氮化物-氧化物-半导体”，其中第一个“半导体”指的是沟道区材料，第一个“氧化物”指的是隧穿电介质层，“氮化物”指的是电荷俘获电介质层，第二个“氧化物”指的是顶部电介质层(也称为阻挡电介质层)以及第二个“半导体”指的是栅极层。因此，根据本发明的实施方案，第一电介质层602是隧穿电介质层并且第二电介质层606是阻挡电介质层。
栅极层608可以由适用于在SONOS类型的晶体管的操作期间调节偏置的任何导体或半导体材料组成。根据本发明的实施方案，栅极层608通过化学气相沉积工艺形成并且由掺杂的多晶硅组成。在另一个实施方案中，栅极层608通过物理气相沉积形成并且由含金属的材料组成，该含金属的材料可以包括但不限于金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴或镍。
衬底600中的源极区和漏极区612可以是具有与沟道区614相反的导电性的任何区。例如，根据本发明的实施方案，源极区和漏极区612是N型掺杂区，然而沟道区614是P型掺杂区。在一个实施方案中，衬底600以及因此的沟道区614由具有在1x 1015-1x 1019原子/cm3的范围内的硼浓度的硼掺杂的单晶硅组成。在该实施方案中，源极区和漏极区612由具有在5x 1016-5x 1019原子/cm3的范围内的N型掺杂剂的浓度的磷掺杂或砷掺杂的区组成。在特定的实施方案中，源极区和漏极区612在衬底600中具有在80-200纳米的范围内的深度。根据本发明的可选择的实施方案，源极区和漏极区612是P型掺杂区，然而沟道区614是N型掺杂区。
在本发明的另一个方面中，通过在氧化室中使衬底的顶表面自由基氧化而形成的电介质层可以较少受在其从中生长的衬底中的晶面取向差异的影响。例如，在一个实施方案中，由有差异的晶面氧化率引起的角效应通过经自由基氧化工艺形成电介质层被明显地减少。图7示出根据本发明的实施方案的包括第一暴露的晶面和第二暴露的晶面的衬底的横截面视图。
参考图7A，衬底700具有形成于其上的隔离区702。衬底700可以由关于来自图6A的衬底600描述的材料组成。隔离区702可以由适用于粘附到衬底700的绝缘材料组成。衬底700的暴露部分在隔离区702的顶表面之上延伸。根据本发明的实施方案，衬底700的暴露部分具有第一暴露的晶面704和第二暴露的晶面706。在一个实施方案中，第一暴露的晶面704的晶体取向不同于第二暴露的晶面706的晶体取向。在特定的实施方案中，衬底700由硅组成，第一暴露的晶面704具有<100>取向，并且第二暴露的晶面706具有<110>取向。
衬底700可以经受自由基氧化工艺以通过消耗(氧化)衬底700的顶表面形成电介质层。在一个实施方案中，通过自由基氧化工艺氧化衬底700包括用选自由OH自由基、HO2自由基或O双自由基组成的组的自由基进行氧化。图7B示出根据本发明的实施方案的分别包括第一晶面704和第二晶面706并且具有形成于其上的电介质层708的衬底700的横截面视图。在实施方案中，电介质层708的第一部分708A在第一暴露的晶面704上形成并且电介质层708的第二部分708B在第二暴露的晶面706上形成，如在图7B中所描绘。在一个实施方案中，电介质层708的第一部分708A的厚度T1大约等于电介质层708的第二部分708B的厚度T2，即使第一暴露的晶面704和第二暴露的晶面706的晶面取向不同。在特定的实施方案中，衬底700的自由基氧化在大约600-900摄氏度的范围内的温度下进行。在特定的实施方案中，衬底700的自由基氧化在大约700-800摄氏度的范围内的温度下在大约0.5-5托的范围内的压力下进行。
因此，已经公开用于制造非易失性电荷俘获存储器装置的方法。根据本发明的实施方案，提供具有设置于其上的电荷俘获层的衬底。然后，电荷俘获层的一部分被氧化以通过使电荷俘获层经受自由基氧化工艺而在电荷俘获层之上形成阻挡电介质层。
在本发明的另一个方面中，可期望的是使用集束设备工具进行自由基氧化工艺。因此，本文公开的是制造非易失性电荷俘获存储器装置的方法。衬底可以首先经受第一自由基氧化工艺以在集束设备工具的第一加工室中形成第一电介质层。在一个实施方案中，然后电荷俘获层在集束设备工具的第二加工室中在第一电介质层之上沉积。然后，电荷俘获层可以经受第二自由基氧化工艺以在电荷俘获层之上形成第二电介质层。在一个实施方案中，第二电介质层通过在集束设备工具的第一加工室中氧化电荷俘获层的一部分来形成。在特定的实施方案中，集束设备工具是单晶片的集束设备工具。
在集束设备工具的室中形成电介质层可以允许电介质层在高于分批加工室中通常可实现的温度下生长。此外，自由基氧化工艺可以作为用于生长电介质层的主要途径在集束设备工具的室中进行。根据本发明的实施方案，包括使氢气(H2)和氧气(O2)流入到集束设备工具的氧化室内的自由基氧化工艺被进行以通过氧化消耗暴露的衬底或薄膜来产生电介质层的生长。在一个实施方案中，多个自由基氧化工艺在集束设备工具的氧化室中进行以提供用于非易失性电荷俘获存储器装置的隧穿电介质层和阻挡电介质层。这些电介质层甚至在减少的厚度下也可以具有非常高的质量。在一个实施方案中，隧穿电介质层和阻挡电介质层两者皆比在分批加工室中形成的隧穿电介质层或阻挡电介质层更稠密并且大体上由比在分批加工室中形成的隧穿电介质层或阻挡电介质层更少的氢原子/cm3组成。此外，在其上形成隧穿电介质层和阻挡电介质层的衬底在集束设备工具的氧化室中可以经受与分批加工室相比更短的温度缓变率和稳定时间。因此，根据本发明的实施方案，对衬底的热预算的影响通过在集束设备工具的氧化室中利用自由基氧化工艺而被降低。根据本发明的实施方案，通过在集束设备工具的氧化室中进行自由基氧化工艺形成的电介质层较少受在其被生长的衬底中的晶面取向的差异影响。在一个实施方案中，由有差异的晶面氧化率引起的角效应通过经由在集束设备工具的氧化室中进行的自由基氧化工艺形成电介质层而被明显地减少。
非易失性电荷俘获存储器装置的一部分可以在集束设备工具中进行。图8示出根据本发明的实施方案的在集束设备工具中的加工室的布置。参考图8，集束设备工具800中的加工室的布置包括转移室802、第一加工室804、第二加工室806以及第三加工室808。在实施方案中，转移室802用于接纳来自外部环境的用于引入到集束设备工具800内的晶片。在一个实施方案中，加工室802、804以及806中的每个以使得晶片可以在这些室和转移室802之间来回地通过的方式布置，如通过图8中的双箭头所描绘。根据本发明的另外的实施方案，虽然未示出，但是集束设备工具800可以被配置使得晶片可以在任何成对的加工室802、804或806之间直接转移。
集束设备工具800可以是任何的集束设备工具，对于该任何的集束设备工具，外部环境被排除在加工室804、806以及808和转移室802其间。因此，根据本发明的实施方案，一旦晶片已经进入加工室802时，则当其被移动到加工室804、806以及808和转移室802内并且在加工室804、806以及808和转移室802之间移动时，其被保护免受外部环境影响。此类集束设备工具的实例是可从位于加利福尼亚州圣克拉拉的Applied Materials公司商购的平台。在一个实施方案中，一旦晶片已经被转移室802接纳时，则在集束设备工具800中保持少于大约100毫托的真空。根据本发明的实施方案，集束设备工具800包含卡盘(或多个卡盘，例如，每个室一个卡盘)，在该卡盘上晶片的与边缘表面相反的平坦表面停留在卡盘上用于加工事件和转移事件。在一个实施方案中，通过使晶片的平坦表面停留在卡盘上，用于加热晶片的更迅速的缓变(ramp)率可通过经由卡盘加热晶片实现。在特定的实施方案中，集束设备工具800是单晶片的集束设备工具。
加工室802、804以及806可包括但不限于氧化室、低压化学气相沉积室或其组合。例如，根据本发明的实施方案，第一加工室804是第一氧化室，第二加工室806是低压化学气相沉积室，并且第三加工室808是第二氧化室。氧化室的实例是来自Applied Materials公司的原位水汽生成(ISSG)室。低压化学气相沉积室的实例包括来自Applied Materials公司的SiNgenTM室和OXYgenTM室。代替用于典型的分批加工室的情况的加热整个加工室以加热晶片，被用于运载单晶片的卡盘可以被加热以加热晶片。根据本发明的实施方案，卡盘被用来将晶片加热到期望的加工温度。因此，可以实现相对短的温度缓变时间和稳定时间。
非易失性电荷俘获存储器装置的一部分可以在集束设备工具中制造。图9描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装置的方法中的一系列操作的流程图900。图10A-10E示出代表根据本发明的实施方案的在制造非易失性电荷俘获存储器装置中的操作的横截面视图。
参考图10A，衬底1000被提供在集束设备工具中。在一个实施方案中，衬底1000被提供在转移室(比如关于图8描述的转移室802)中。
衬底1000可以由适用于半导体装置制造的任何材料组成。在一个实施方案中，衬底1000是由可以包括但不限于硅、锗、硅锗或III-V族化合物半导体材料的单晶材料组成的大块衬底。在另一个实施方案中，衬底1000包括带有顶部外延层的主体层。在特定的实施方案中，主体层由可以包括但不限于硅、锗、硅锗、III-V族化合物半导体材料或石英的单晶材料组成，然而顶部外延层由可以包括但不限于硅、锗、硅锗或III-V族化合物半导体材料的单晶层组成。在另一个实施方案中，衬底1000包括在中间的绝缘层上的顶部外延层，该中间的绝缘层在下方的主体层之上。顶部外延层由可以包括但不限于硅(即以形成绝缘体上硅(SOI)的半导体衬底)、锗、硅锗或III-V族化合物半导体材料的单晶层组成。绝缘层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成。下方的主体层由可以包括但不限于硅、锗、硅锗、III-V族化合物半导体材料或石英的单晶组成。衬底1000还可以包括掺杂剂杂质原子。
图10B示出根据本发明的实施方案的对应于来自图9的流程图的操作902的具有形成于其上的隧穿电介质层的衬底的横截面视图。参考流程图900的操作902和相应的图10B，使衬底1000在集束设备工具的第一加工室中经受第一自由基氧化工艺以形成第一电介质层1002。
第一电介质层1002可以由材料组成并且具有适于允许电荷载体在施加的栅偏置下隧穿到随后形成的电荷俘获层内同时当随后形成的非易失性电荷俘获存储器装置未被偏置时保持对泄漏的适当屏障的厚度。根据本发明的实施方案，第一电介质层1002通过其中衬底1000的顶表面被消耗的氧化工艺形成。因此，在实施方案中，第一电介质层1002由衬底1000的材料的氧化物组成。例如，在一个实施方案中，衬底1000由硅组成并且第一电介质层1002由二氧化硅组成。在特定的实施方案中，第一电介质层1002被形成为大约在1-10纳米的范围内的厚度。在特定的实施方案中，第一电介质层1002被形成为大约在1.5-2.5纳米的范围内的厚度。
第一电介质层1002可以通过自由基氧化工艺形成。根据本发明的实施方案，自由基氧化工艺包括使氢气(Hz)和氧气(Oz)流入氧化室(比如关于图8描述的氧化室804或808)内。在一个实施方案中，Hz和Oz的分压相互之间具有大约在1:50-1:5的范围内比例。然而，在实施方案中，没有进行点火事件，否则该点火事件将通常被用来将Hz和Oz热解以形成蒸汽。相反，Hz和Oz被允许反应以在衬底1000的表面处形成自由基。在一个实施方案中，自由基被用来消耗衬底1000的顶部以提供第一电介质层1002。在特定的实施方案中，自由基氧化工艺包括用自由基(比如但不限于OH自由基、HO2自由基或O双自由基)进行氧化。在特定的实施方案中，自由基氧化工艺在大约950-1100摄氏度的范围内的温度下在大约5-15托的范围内的压力下进行。在一个实施方案中，自由基氧化工艺被实施持续大约在1-3分钟的范围内的持续时间。根据本发明的实施方案，第一电介质层1002被形成为高密度低含氢量的薄膜。
参考在形成第一电介质层1002之后但在任何进一步加工之前的流程图900的操作904，第一电介质层1002可以经受氮化工艺。在实施方案中，氮化工艺在被用来形成第一电介质层1002的相同的加工室中进行。在一个实施方案中，第一电介质层1002在第一加工室中退火，其中退火包括在包括氮气的气氛中在大约900-1100摄氏度的范围内的温度下加热衬底1000持续大约在30秒-60秒的范围内的持续时间。在一个实施方案中，包括氮气的气氛由比如但不限于氮气(N2)、一氧化二氮(N2O)、二氧化氮(NO2)、一氧化氮(NO)或氨(NH3)的气体组成。在另一个实施方案中，氮化在单独的加工室中发生。可选择地，此氮化步骤可以被跳过。
图10C示出根据本发明的实施方案的对应于来自图9的流程图的操作906的具有形成于其上的电荷俘获层的衬底的横截面视图。参考流程图900的操作906和相应的图10C，具有第一区1004A和第二区1004B的电荷俘获层在集束设备工具的第二加工室中形成在第一电介质层1002上。
电荷俘获层可以由材料组成并且具有适于存储电荷的厚度，并且因此改变随后形成的栅极堆叠的阈值电压。根据本发明的实施方案，电荷俘获层由两个区1004A和1004B组成，如图10C中所描绘。在实施方案中，电荷俘获层的区1004A在随后的加工操作之后将保持为完整无缺的电荷俘获层。然而，在该实施方案中，形成状态的电荷俘获层的区1004B将被消耗以在区1004A之上形成第二电介质层。在一个实施方案中，电荷俘获层的区1004A和1004B在相同的加工步骤中形成并且由相同的材料组成。
具有区1004A和1004B的电荷俘获层可以通过化学气相沉积工艺形成。根据本发明的实施方案，电荷俘获层由比如但不限于氮化硅、氮氧化硅、富氧的氮氧化硅或富硅的氮氧化硅的材料组成。在实施方案中，电荷俘获层在低压化学气相沉积室(比如关于来自图8的加工室806描述的SiNgen TM低压化学气相沉积室)中形成在第一电介质层1002上。在一个实施方案中，第二加工室是低压化学气相沉积室并且电荷俘获层的区1004A和1004B在低于用来形成第一电介质层1002的温度的温度下形成。在特定的实施方案中，电荷俘获层的区1004A和1004B在大约700-850摄氏度的范围内的温度下形成。在实施方案中，第二加工室是低压化学气相沉积室并且电荷俘获层通过使用比如但不限于二氯甲硅烷(H2SiCl2)、双(叔丁基氨基)甲硅烷(BTBAS)、氨(NH3)或一氧化二氮(N2O)的气体来形成。根据本发明的实施方案，电荷俘获层被形成为大约在5-15纳米的范围内的总厚度并且区1004B占电荷俘获层的总厚度的大约2-3纳米的范围内的厚度。在该实施方案中，区1004A占电荷俘获层的剩下的总厚度，即，电荷俘获层没有随后被消耗以形成顶部或阻挡电介质层的部分。
在本发明的另一方面中，电荷俘获层可以包括多个组成区。例如，根据本发明的实施方案，电荷俘获层包括富氧部分和富硅部分，并且通过在第二加工室中用第一气体组成沉积富氧的氮氧化物薄膜并且随后在第二加工室中用第二气体组成沉积富硅的氮氧化物薄膜来形成。在一个实施方案中，通过改变氨(NH3)气的流速并且引入一氧化二氮(N2O)和二氯甲硅烷(SiH2Cb)以提供期望的气体比以首先产生富氧的氮氧化物薄膜并且然后产生富硅的氮氧化物薄膜，形成电荷俘获层。在特定的实施方案中，通过引入包括N2O、NH3以及SiH2Cb的工艺气体混合物，同时使加工室保持在大约0.5-500托的范围内的压力下，并且使衬底1000保持在大约700-850摄氏度的范围内的温度下，持续大约在2.5-20分钟的范围内的时间段，形成富氧的氮氧化物薄膜。在另外的实施方案中，工艺气体混合物包括具有从约8:1到约1:8的比例的N2O和NH3以及具有从约1:7到约7:1的比例的SiH2Cb和NH3，并且可以以大约在每分钟5-200标准立方厘米(seem)的范围内的流速被引入。在另一个特定的实施方案中，通过引入包括N2O、NH3以及SiH2Cb的工艺气体混合物，同时使加工室保持在大约0.5-500托的范围内的压力下，并且使衬底1000保持在大约700-850摄氏度的范围内的温度下，持续大约在2.5-20分钟的范围内的时间段，形成富硅的氮氧化物薄膜。在另外的实施方案中，工艺气体混合物包括以从约5seem到约20seem的流速引入的具有从约8:1到约1:8的比例的N2O和NH3以及以从约1:7到约7:1的比例混合的SiH2Cb和NH3。根据本发明的实施方案，电荷俘获层包括具有大约在2.5-3.5纳米的范围内的厚度的底部富氧的氮氧化硅部分以及具有大约在9-10纳米的范围内的厚度的顶部富硅的氮氧化硅部分。在一个实施方案中，电荷俘获层的区1004B占在电荷俘获层的顶部富硅的氮氧化硅部分的总厚度的大约2-3纳米的范围内的厚度。因此，目标为用于随后的消耗以形成第二电介质层的区1004B可以完全由富硅的氮氧化硅组成。
图10D示出根据本发明的实施方案的对应于来自图9的流程图的操作908的具有形成于其上的顶部电介质层的衬底的横截面视图。参考流程图900的操作908和相应的图10D，第二电介质层1006在集束设备工具的第一加工室中形成在电荷俘获层1004上。
第二电介质层1006可以由材料组成并且具有适于保持对电荷泄漏的屏障而不明显地减小在非易失性电荷俘获存储器装置中随后形成的栅极堆叠的电容的厚度。根据本发明的实施方案，第二电介质层1006通过消耗关于图10C描述的在操作906中形成的电荷俘获层的区1004B来形成。因此，在一个实施方案中，区1004B被消耗以提供第二电介质层1006，然而区1004A保持为电荷俘获层1004。在特定的实施方案中，区1004B是具有大约在2-3纳米的范围内的厚度的富硅的氮氧化硅区并且被氧化以形成具有大约在3.5-4.5纳米的范围内的厚度的第二电介质层1006。在该实施方案中，第二电介质层1006由二氧化硅组成。
第二电介质层1006可以通过第二自由基氧化工艺形成。根据本发明的实施方案，第二自由基氧化工艺包括使氢气(Hz)和氧气(Oz)流入氧化室(比如关于图8描述的氧化室804或808)内。在一个实施方案中，Hz和Oz的分压相互之间具有大约在1:50-1:5的范围内的比例。然而，在实施方案中，没有进行点火事件，否则该点火事件将通常被用来使Hz和Oz热解以形成蒸汽。相反，Hz和Oz被允许反应以在区1004B的表面处形成自由基。在一个实施方案中，自由基被用来消耗衬底区1004B以提供第二电介质层1006。在特定的实施方案中，第二自由基氧化工艺包括用自由基(比如但不限于OH自由基、HO2自由基或O双自由基)进行氧化。在特定的实施方案中，第二自由基氧化工艺在大约950-1100摄氏度的范围内的温度下在大约5-15托的范围内的压力下进行。在一个实施方案中，第二自由基氧化工艺被实施持续大约在1-3分钟的范围内的持续时间。根据本发明的实施方案，第一电介质层1002被形成为高密度低含氢量的薄膜。在一个实施方案中，不需要另外的沉积步骤以形成完整的第二电介质层1006，如在图10D中所描绘并且在流程图900中所示出。基于集束设备工具中的晶片通过逻辑学，第二自由基氧化工艺可以在与被用来形成第一电介质层1002的第一自由基氧化工艺相同的(即，第一)室中进行，或在集束设备工具的不同的(例如，第三)加工室中进行。因此，根据本发明的实施方案，提到的第一加工室可以被用来意指再引入到第一加工室内或意指引入到不同于第一加工室的加工室内。
参考在形成第二电介质层1006之后但在从集束设备工具中移除衬底1000之前的流程图900的操作910，第二电介质层1006还可以在第一加工室中经受氮化工艺。根据本发明的实施方案，氮化工艺包括使第二电介质层1006在包括氮气的气氛中在大约900-1100摄氏度的范围内的温度下退火持续大约在30秒-60秒的范围内的持续时间。在一个实施方案中，包括氮气的气氛由比如但不限于氮气(N2)、一氧化二氮(N2O)、二氧化氮(NO2)、一氧化氮(NO)或氨(NH3)的气体组成。可选择地，此氮化步骤(即，来自流程图900的操作910)可以被跳过并且晶片从集束设备工具中卸载。
因此，根据本发明的实施方案，包括第一电介质层1002、电荷俘获层1004以及第二电介质层1006的ONO堆叠在集束设备工具中以单次通过形成。通过在集束设备工具中以单次通过制造这些层，可以保存在第一电介质层1002与电荷俘获层1004之间以及在电荷俘获层1004与第二电介质层1006之间的原始界面。在一个实施方案中，第一电介质层1002、电荷俘获层1004以及第二电介质层1006被形成而没有破坏集束设备工具中的真空。在一个实施方案中，每层在不同的温度下形成以适应薄膜性质而不引起明显的缓变时间损失。此外，如与在分批加工工具中制造相反，通过在集束设备工具中制造这些层，可以优化层堆叠的总体均匀性。例如，根据本发明的实施方案，通过在集束设备工具中制造层1002、1004以及1006，层1002、1004以及1006的堆叠横穿单晶片的厚度的可变性可以被减少多达大约30％。在示例性实施方案中，1cr大约在第一电介质层1002的厚度的1％-2％的范围内。在特定的实施方案中，集束设备工具是单晶片集束设备工具。
在制造包括第一电介质层1002、电荷俘获层1004以及第二电介质层1006的ONO堆叠时，非易失性电荷俘获存储器装置可以被制造以包括ONO堆叠的图案化的部分。图10E示出根据本发明的实施方案的非易失性电荷俘获存储器装置的横截面视图。
参考图10E，非易失性电荷俘获存储器装置包括在衬底1000之上形成的ONO堆叠的图案化的部分。ONO堆叠包括第一电介质层1002、电荷俘获层1004以及第二电介质层1006。栅极层1008被布置在第二电介质层1006上。非易失性电荷俘获存储器装置还包括在ONO堆叠的任一侧上的在衬底1000中的源极区和漏极区1012，其界定在ONO堆叠之下的衬底1000中的沟道区1014衬底。一对电介质间隔器1010隔离第一电介质层1002、电荷俘获层1004、第二电介质层1006以及栅极层1008的侧壁。在特定的实施方案中，沟道区1014是P型掺杂，并且在可选择的实施方案中，沟道区1014是N型掺杂。
根据本发明的实施方案，关于图10E描述的非易失性电荷俘获存储器装置是SONOS类型的装置。按照惯例，SONOS代表“半导体-氧化物-氮化物-氧化物-半导体”，其中第一个“半导体”指的是沟道区材料，第一个“氧化物”指的是隧穿电介质层，“氮化物”指的是电荷俘获电介质层，第二个“氧化物”指的是顶部电介质层(也称为阻挡电介质层)以及第二个“半导体”指的是栅极层。因此，根据本发明的实施方案，第一电介质层1002是隧穿电介质层并且第二电介质层1006是阻挡电介质层。
栅极层1008可以由适用于在SONOS类型的晶体管的操作期间调节偏置的任何导体或半导体材料组成。根据本发明的实施方案，栅极层1008通过化学气相沉积工艺形成并且由掺杂的多晶硅组成。在另一个实施方案中，栅极层1008通过物理气相沉积形成并且由含金属的材料组成，该含金属的材料可以包括但不限于金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴或镍。
衬底1000中的源极区和漏极区1012可以是具有与沟道区1014相反的导电性的任何区。例如，根据本发明的实施方案，源极区和漏极区1012是N型掺杂区，然而沟道区1014是P型掺杂区。在一个实施方案中，衬底1000以及因此的沟道区1014由具有在1x 1015-1x 1019原子/cm3的范围内的硼浓度的硼掺杂的单晶硅组成。在该实施方案中，源极区和漏极区1012由具有在5x 1016-5x 1019原子/cm3的范围内的N型掺杂剂的浓度的磷掺杂或砷掺杂的区组成。在特定的实施方案中，源极区和漏极区1012在衬底1000中具有在80-200纳米的范围内的深度。根据本发明的可选择的实施方案，源极区和漏极区1012是P型掺杂区，然而沟道区1014是N型掺杂区。
在本发明的另一个方面中，电荷俘获层可以包括多个组成区，其中最靠近隧穿电介质层的组成区经受自由基氧化工艺。图11描绘根据本发明的实施方案的表示在用于制造非易失性电荷俘获存储器装置的方法中的一系列操作的流程图1100。图12A-12E示出代表根据本发明的实施方案的在制造非易失性电荷俘获存储器装置中的操作的横截面视图。
图12A示出根据本发明的实施方案的对应于来自图11的流程图的操作1102的具有形成于其上的第一电介质层的衬底的横截面视图。参考流程图1100的操作1102和相应的图12A，衬底1200在集束设备工具的第一加工室中经受第一自由基氧化工艺以形成第一电介质层1202。衬底1200和第一电介质层1202可以由关于分别来自图10A和10B的衬底1000和第一电介质层1002描述的材料组成。被用来形成第一电介质层1202的自由基氧化工艺可以类似于关于图10B描述的被用来形成第一电介质层1002的自由基氧化工艺。
参考在形成第一电介质层1202之后但在任何进一步加工之前的流程图1100的操作1104，第一电介质层1202可以经受氮化工艺。氮化工艺可以类似于关于流程图900的操作904描述的氮化工艺。在一个实施方案中，氮化工艺在被用来形成第一电介质层1202的相同的加工室中进行。在另一个实施方案中，氮化在单独的加工室中发生。可选择地，此氮化步骤可以被跳过。
图12B示出根据本发明的实施方案的对应于来自图11的流程图的操作1106的具有形成于其上的电荷俘获层的富氧的氮氧化硅部分的衬底的横截面视图。参考流程图1100的操作1106和相应的图12B，富氧的氮氧化硅部分1204A在集束设备工具的第二加工室中形成在第一电介质层1202上。富氧的氮氧化硅部分1204A可以由富氧的氮氧化硅材料组成并且通过关于来自图10C的第一区1004A描述的技术形成。
参考流程图1100的操作1108，根据本发明的实施方案，富氧的氮氧化硅部分1204A在集束设备工具的第一加工室中经受第二自由基氧化工艺。第二自由基氧化工艺可以类似于分别关于图10B和10D描述的被用来形成第一电介质层1002或第二电介质层1006的自由基氧化工艺中的一个。在实施方案中，使得进行第二自由基氧化工艺成为可能，因为富氧的氮氧化硅部分1204A被保持在工具之内的环境中，并且因此保留原始表面。在一个实施方案中，第二自由基氧化工艺致密富氧的氮氧化硅部分1204A。基于集束设备工具中的晶片通过逻辑学，第二自由基氧化工艺可以在与被用来形成第一电介质层1202的自由基氧化工艺相同的(即，第一)室中进行，或在不同的(例如，第三)加工室中进行。因此，根据本发明的实施方案，提到的第一加工室可以被用来意指再引入到第一加工室内或意指引入到不同于第一加工室的加工室内。
图12C示出根据本发明的实施方案的对应于来自图11的流程图的操作1110的具有形成于其上的电荷俘获层的富硅的氮氧化硅部分的衬底的横截面视图。参考流程图1100的操作1110和相应的图12C，具有第一区1204B和第二区1204C的富硅的氮氧化硅部分在集束设备工具的第二加工室中形成在富氧的氮氧化硅部分1204A上。富硅的氮氧化硅部分可以由富硅的氮氧化硅材料组成并且通过关于来自图10C的第二区1004B描述的技术形成。基于集束设备工具中的晶片通过逻辑学，电荷俘获层的富硅的氮氧化硅部分的沉积可以在与电荷俘获层的富氧的氮氧化硅部分1204A的沉积相同的(即，第二)室中进行，或在不同的加工室中进行。因此，根据本发明的实施方案，提到的第二加工室可以被用来意指再引入到第二加工室内或意指引入到不同于第二加工室的加工室内。
图12D示出根据本发明的实施方案的对应于来自图11的流程图的操作1112的具有形成于其上的顶部电介质层的衬底的横截面视图。参考流程图1100的操作1112和相应的图12D，第二电介质层1206在集束设备工具的第一加工室中形成在电荷俘获层1204上。根据本发明的实施方案，第二电介质层1206通过用第三自由基氧化工艺消耗富硅的氮氧化硅部分的第二区1204C来形成。因此，在一个实施方案中，在第一电介质层1202和第二电介质层1204之间的剩下的电荷俘获层1204由富氧的氮氧化硅部分1204A和富硅的氮氧化硅部分1204的第一区1204B组成，如图12D中所描绘。被用来消耗富硅的氮氧化硅部分的第二区1204C以提供第二电介质层1206的第三自由基氧化工艺可以类似于关于图10D描述的被用来形成第二电介质层1006的自由基氧化工艺。基于集束设备工具中的晶片通过逻辑学，第三自由基氧化工艺可以在与被用来形成第一电介质层1202的自由基氧化工艺相同的(即，第一)室中进行，或在不同的(例如，第三)加工室中进行。因此，根据本发明的实施方案，提到的第一加工室可以被用来意指再引入到第一加工室内或意指引入到不同于第一加工室的加工室内。
参考在形成第二电介质层1206之后但在从集束设备工具中移除衬底1200之前的流程图1100的操作1114，第二电介质层1206还可以在第一加工室中经受氮化工艺。氮化工艺可以类似于关于来自流程图900的操作910描述的氮化工艺。在一个实施方案中，氮化工艺在与被用来形成第二电介质层1206的相同的加工室中进行。在另一个实施方案中，氮化在单独的加工室中发生。可选择地，此氮化步骤可以被跳过。
在制造包括第一电介质层1202、电荷俘获层1204以及第二电介质层1206的ONO堆叠时，非易失性电荷俘获存储器装置可以被制造以包括ONO堆叠的图案化的部分。图12E示出根据本发明的实施方案的非易失性电荷俘获存储器装置的横截面视图。
参考图12E，非易失性电荷俘获存储器装置包括在衬底1200之上形成的ONO堆叠的图案化的部分。ONO堆叠包括第一电介质层1202、电荷俘获层1204以及第二电介质层1206。栅极层1208被布置在第二电介质层1206上。非易失性电荷俘获存储器装置还包括在ONO堆叠的任一侧上在衬底1200中的源极区和漏极区1212，其界定在ONO堆叠之下的衬底1200中的沟道区1214衬底。一对电介质间隔器1210隔离第一电介质层1202、电荷俘获层1204、第二电介质层1206以及栅极层1208的侧壁。根据本发明的实施方案，电荷俘获层1204由富氧的氮氧化硅部分1204A和富硅的氮氧化硅部分1204B组成，如图12E中所描绘。在一个实施方案中，非易失性电荷俘获存储器装置是SONOS类型的装置。栅极层1208、源极区和漏极区1212以及沟道区1214可以由关于来自图10E的栅极层1008、源极区和漏极区1012以及沟道区1014描述的材料组成。
在本发明的另一个方面中，通过在氧化室中将衬底的顶表面进行自由基氧化而形成的电介质层可以较少受在其被生长的衬底中的晶面取向差异的影响。例如，在一个实施方案中，由有差异的晶面氧化率引起的角效应通过在集束设备工具的氧化室中形成电介质层而被明显地减少。图13A示出根据本发明的实施方案的包括第一暴露的晶面和第二暴露的晶面的衬底的横截面视图。
参考图13A，衬底1300具有形成于其上的隔离区1302。衬底1300可以由关于来自图10A的衬底1000描述的材料组成。隔离区1302可以由适用于粘附到衬底1300的绝缘材料组成。衬底1300的暴露部分在隔离区1302的顶表面之上延伸。根据本发明的实施方案，衬底1300的暴露部分具有第一暴露的晶面1304和第二暴露的晶面1306。在一个实施方案中，第一暴露的晶面1304的晶体取向不同于第二暴露的晶面1306的晶体取向。在特定的实施方案中，衬底1300由硅组成，第一暴露的晶面1304具有<100>取向，并且第二暴露的晶面1306具有<110>取向。
衬底1300可以在集束设备工具中经受自由基氧化工艺以通过消耗(氧化)衬底1300的顶表面形成电介质层。在一个实施方案中，通过自由基氧化工艺氧化衬底1300包括用选自由OH自由基、HO2自由基或O双自由基组成的组的自由基进行氧化。图13B示出根据本发明的实施方案的分别包括第一晶面1304和第二晶面1306并且具有形成于其上的电介质层1308的衬底1300的横截面视图。在实施方案中，电介质层1308的第一部分1308A形成在第一暴露的晶面1304上并且电介质层1308的第二部分1308B形成在第二暴露的晶面1306上形成，如在图13B中所描绘。在一个实施方案中，电介质层1308的第一部分1308A的厚度T1大约等于电介质层1308的第二部分1308B的厚度T2，即使第一暴露的晶面1304和第二暴露的晶面1306的晶面取向不同。在特定的实施方案中，衬底1300的自由基氧化在大约950-1100摄氏度的范围内的温度下在大约5-15托的范围内的压力下进行。在一个实施方案中，在形成电介质层1308之后，衬底1300在氧化室中在包括氮气的气氛中在大约900-1100摄氏度的范围内的温度下退火持续大约在30秒-60秒的范围内的持续时间。
实施方式和替代选择
在一方面，本公开涉及包括氧化物分裂的多层电荷存储结构的存储器装置。图14是示出一个此类半导体存储器装置1400的实施方案的横截面侧视图的方框图。存储器装置1400包括SONONOS堆叠1402，该SONONOS堆叠1402包括在衬底1408的表面1406上形成的ONONO结构1404。衬底1408包括一个或更多个与栅极堆叠1402对齐且通过沟道区1412分开的扩散区1410，比如源极区和漏极区。通常，SONONOS结构1402包括形成在ONONO结构1404之上并且与ONONO结构1404接触的多晶硅或金属栅极层1414。栅极1414通过ONONO结构1404与衬底1408分开或电气隔离。ONONO结构1404包括将堆叠1402与沟道区1412分开或电气隔离的薄的下方的氧化物层或隧穿氧化物层1416、顶部或阻挡氧化物层1420以及多层电荷存储层1404。多层电荷存储层通常包括具有不同的硅、氧和氮的组成的至少两个氮化物层，包括富硅富氮且贫氧的顶部氮化物层1418、富硅富氧的底部氮化物层1419、以及氧化物反隧穿层1421。
已经发现的是，富硅富氧的底部氮化物层1419在编程之后和在擦除之后减小电荷损失率，这表现为在保留模式中的小的电压位移，然而，富硅富氮且贫氧的顶部氮化物层1418改善编程电压和擦除电压之间的初始差异的速度和增加量而不损害使用硅-氧化物-氮氧化物-氧化物-硅结构的实施方案制成的存储器装置的电荷损失率，从而延长装置的使用寿命。
还已经发现的是，反隧穿层1421大体上减少了在从隧穿到底部氮化物层1419编程期间在上方的氮化物层1418的边界处积聚的电子电荷的概率，这导致比用于图1中示出的结构更低的泄漏电流。
多层电荷存储层可以具有从约到约的总厚度，并且在某些实施方案中具有少于约的厚度，其中反隧穿层1421的厚度从约到约并且氮化物层1418、1419的厚度大体上相等。
现在将参考图15的流程图描述根据一个实施方案的形成或制造分裂的多层电荷存储结构的方法。
参考图15，方法开始于在衬底表面上的含硅层上形成第一氧化物层，比如隧穿氧化物层(1500)。如上文所述，隧穿氧化物层可以通过任何适当的手段形成或沉积，这些手段包括等离子体氧化工艺、原位水汽生成(ISSG)或自由基氧化工艺。在一个实施方案中，自由基氧化工艺包括使氢气(H2)和氧气(O2)流入到加工室或炉内以通过氧化消耗衬底的一部分而产生隧穿氧化物层的生长。
接下来，多层电荷存储层的第一或底部氮化物或含氮层形成在隧穿氧化物层的表面上(1502)。在一个实施方案中，氮化物层在低压CVD工艺中使用硅源(比如甲硅烷(SiH4)、氯甲硅烷(SiH3Cl)、二氯甲硅烷或DCS(SiH2Cl2)、四氯甲硅烷(SiCl4)或双叔丁基氨基甲硅烷(BTBAS))、氮源(比如氮气(N2)、氨(NH3)、三氧化氮(NO3)或一氧化二氮(N2O))以及含氧气体(比如氧气(O2)或N2O)来形成或沉积。可选择地，可以使用其中氢已经被氘替换的气体，包括例如取代NH3的氘代氨(ND3)。用氘取代氢有利地使Si悬挂键在硅氧化物界面处钝化，从而增加装置的NBTI(负偏压温度不稳定性)寿命。
例如，通过将衬底放置在沉积室中并且引入包括N2O、NH3以及DCS的工艺气体，同时使室保持在从约5毫托(mT)到约500mT的压力下，并且使衬底保持在从约700摄氏度到约850摄氏度、并且在某些实施方案中至少约760摄氏度的温度下，持续从约2.5分钟到约20分钟的时期，可以使下方的或底部的氮化物层沉积在隧穿氧化物层之上。特别地，工艺气体可以包括以从约8:1到约1:8的比例混合的N2O和NH3的第一气体混合物以及以从约1:7到约7:1的比例混合的DCS和NH3的第二气体混合物，并且能够以从约每分钟5标准立方厘米(sccm)到约每分钟200标准立方厘米的流速被引入。已经发现的是，在这些条件下产生或沉积的氮氧化层产生富硅、富氧的底部氮化物层。
接下来，反隧穿层形成或沉积在底部氮化物层的表面上(1504)。正如隧穿氧化物层，反隧穿层可以通过任何适当的手段来形成或沉积，这些手段包括等离子体氧化工艺、原位水汽生成(ISSG)工艺或自由基氧化工艺。在一个实施方案中，自由基氧化工艺包括使氢气(H2)和氧气(O2)流入分批加工室或炉内以通过氧化消耗一部分的底部氮化物层来产生反隧穿层的生长。
多层电荷存储层的第二或顶部的氮化物层形成在反隧穿层的表面上(1506)。在CVD工艺中使用包括N2O、NH3以及DCS的工艺气体，在从约5mT到约500mT的室压下，以及在从约700摄氏度到约850摄氏度、并且在某些实施方案中至少约760摄氏度的衬底温度下，持续从约2.5分钟到约20分钟的时间段，可以使顶部氮化物层沉积在反隧穿层1421之上。特别地，工艺气体可以包括以从约8:1到约1:8的比例混合的N2O和NH3的第一气体混合物以及以从约1:7到约7:1的比例混合的DCS和NH3的第二气体混合物，并且能够以从约5sccm到约20sccm的流速被引入。已经发现的是，在这些条件下产生或沉积的氮氧化物层产生富硅、富氮且贫氧的顶部氮化物层1418，这改善编程电压和擦除电压之间的初始差异的速度和增加量而不损害使用硅-氧化物-氮氧化物-氧化物-硅结构的实施方案制成的存储器装置的电荷损失率，从而延长装置的使用寿命。
在某些实施方案中，在CVD工艺中使用包括以从约7:1到约1:7的比例混合的BTBAS和氨(NH3)的工艺气体可以使富硅富氮且贫氧的顶部氮化物层沉积在反隧穿层之上，以进一步包括选择为增加其中陷阱的数目的碳浓度。在第二氮氧化物层中选择的碳浓度可以包括从约5％到约15％的碳浓度。
最后，顶部阻挡氧化物层或HTO层形成在多层电荷存储层的第二层的表面上(1508)。正如隧穿氧化物层和反隧穿层，HTO层可以通过任何适当的手段来形成或沉积，这些手段包括等离子体氧化工艺、原位水汽生成(ISSG)工艺或自由基氧化工艺。在一个实施方案中，使用在等离子体加工室中进行的等离子体氧化来形成HTO层。被用于此工艺的典型的沉积条件是：在1500W到10000W的范围内的R.F功率、使H2体积百分比在0％和90％之间的H2和O2、300℃到400℃之间的衬底温度、20秒到60秒的沉积时间。
可选择地，使用ISSG氧化工艺来形成HTO层。在一个实施方案中，用已经添加了从约0.5％到约33％的氢气的富氧的气体混合物氢气在RTP室(比如上文描述的来自Applied Materials的ISSG室)中在从约8托到约12托的压力和约1050℃的温度下进行ISSG。沉积时间是在20秒到60秒的范围内。
将理解的是，在任一实施方案中，顶部氮化物层的厚度可以被调整或增加，因为顶部氮化物层中的一些在形成HTO层的过程期间实际上将被消耗或氧化。
任选地，方法还可以包括在HTO层的表面上形成或沉积含金属层或含多晶硅层以形成晶体管或装置的栅极层(1508)。例如，栅极层可以是通过CVD工艺沉积的多晶硅层以形成硅-氧化物-氮化物-氧化物-氮化物-氧化物-硅(SONOS)结构。
在另一个方面中，本公开还涉及包括上覆在衬底的表面上或上方形成的沟道的两个或更多个侧面的电荷俘获区的多栅或多栅表面存储器装置及其制造方法。多栅装置包括平面的装置和非平面的装置两者。平面的多栅装置(未示出)通常包括双栅平面装置，其中大量的第一层被沉积以在随后形成的沟道之下形成第一栅，并且大量的第二层被沉积在其之上以形成第二栅。非平面的多栅装置通常包括形成在衬底表面上或上方并且在三个或更多个侧面上被栅极包围的水平沟道或垂直沟道。
图16A示出包括电荷俘获区的非平面的多栅存储器装置的一个实施方案。参考图16A，通常被称为finFET的存储器装置1600包括由覆盖衬底1606上的表面1604的半导体材料的薄膜或层形成的沟道1602，该沟道1602连接存储器装置的源极1608和漏极1610。沟道1602在三侧上被鳍状物围住，这形成装置的栅极1612。栅极1612的厚度(在从源极到漏极的方向上测量的)决定装置的有效沟道长度。
根据本公开，图16A的非平面的多栅存储器装置1600可以包含分裂的电荷俘获区。图16B是包括衬底1606、沟道1602以及栅极1612的一部分的图16A的非平面的存储器装置的一部分的横截面视图，示出多层电荷存储层1614。栅极1612还包含覆盖凸起的沟道1602的隧穿氧化物层1616、阻挡电介质1618以及覆盖阻挡层的金属栅极层1620以形成存储器装置1600的控制栅。在一些实施方案中，可以沉积掺杂的多晶硅来替代金属，以提供多晶硅栅极层。沟道1602和栅极1612可以直接形成在衬底1606上或形成在于衬底上或上方形成的绝缘层或电介质层1622(比如，隐埋氧化物层)上。
参考图16B，多层电荷存储层1614包括靠近隧穿氧化物层1616的包含氮化物的至少一个下方的或底部的电荷俘获层1624以及覆盖底部电荷俘获层的上方的或顶部的电荷俘获层1626。通常，顶部电荷俘获层1626包含富硅、贫氧的氮化物层并且包括分布在多层电荷俘获层中的电荷陷阱中的多数，然而底部电荷俘获层1624包括富氧的氮化物或氮氧化硅，并且相对于顶部电荷俘获层是富氧的以减少其中电荷陷阱的数目。对于富氧，其意指其中在底部电荷俘获层1624中的氧浓度是从约15％到约40％，然而在顶部电荷俘获层1626中的氧浓度少于约5％。
在一个实施方案中，阻挡电介质1618还包括氧化物(比如HTO)以提供ONNO结构。沟道1602和上覆的ONNO结构可以直接形成在硅衬底1606上并且上覆有掺杂的多晶硅栅极层1620以提供SONNOS结构。
在某些实施方案(比如图16B中示出的实施方案)中，多层电荷存储层1614还包括含有电介质(比如氧化物)的至少一个薄的中间层或反隧穿层1628，其将顶部电荷俘获层1626与底部电荷俘获层1624分开。如上文所提到，反隧穿层1628在从隧穿到底部氮化物层1624编程期间大体上减少在上方的氮化物层1626的边界处积聚的电子电荷的概率。
正如上文描述的实施方案，底部电荷俘获层1624和顶部电荷俘获层1626中的任一个或两个可以包括氮化硅或氮氧化硅，并且可以例如通过包括以确定的比例和流速的N2O/NH3和DCS/NH3气体混合物的CVD工艺来形成，以提供富硅且富氧的氮氧化物层。然后，多层电荷存储结构的第二氮化物层形成在中间氧化物层上。顶部电荷俘获层1626具有不同于底部电荷俘获层1624所具有的那种的氧、氮和/或硅的化学计量组成，并且还可以通过CVD工艺使用包括以确定的比例和流速的DCS/NH3和N2O/NH3气体混合物的工艺气体来形成或沉积以提供富硅、贫氧的顶部氮化物层。
在包括含有氧化物的中间层或反隧穿层1628的那些实施方案中，反隧穿层可以通过使用自由基氧化使底部氮氧化物层氧化到选定的深度来形成。例如，可以在1000-1100摄氏度的温度下使用单晶片工具进行自由基氧化，或可以在800-900摄氏度的温度下使用间歇反应器工具进行自由基氧化。H2气体和O2气体的混合物可以在300-500托的压力下被用于分批工艺，或在10-15托的压力下使用单个蒸汽工具；使用单晶片工具持续1-2分钟的时间，或使用分批工艺持续30分钟-1小时的时间。
最后，在包括含有氧化物的阻挡电介质1618的那些实施方案中，氧化物可以通过任何适当的手段来形成或沉积。在一个实施方案中，阻挡电介质1618的氧化物是在HTO CVD工艺中沉积的高温氧化物。可选择地，阻挡电介质1618或阻挡氧化物层可以被热生长，然而，将理解的是，在此实施方案中，顶部氮化物厚度可以被调整或增加，因为顶部氮化物中的一些在热生长阻挡氧化物层的过程期间实际上将被消耗或氧化。第三选择是使用自由基氧化将顶部氮化物层氧化到选定的深度。
用于底部电荷俘获层1624的适当的厚度可以是从约到约(具有某些允许的偏差，例如)，其中约可以被自由基氧化消耗以形成反隧穿层1628。用于顶部电荷俘获层1626的适当的厚度可以是至少在某些实施方案中，顶部电荷俘获层1626可以被形成达到厚，其中可以被自由基氧化消耗以形成阻挡电介质1618。在某些实施方案中，底部电荷俘获层1624和顶部电荷俘获层1626之间的厚度比例是大约1:1，然而其他的比例也是可能的。
在其他实施方案中，顶部电荷俘获层1626和阻挡电介质1618中的任一个或两个可以包括高K电介质。适当的高K电介质包括：铪基材料，比如HfSiON、HfSiO或HfO；锆基材料，比如ZrSiON、ZrSiO或ZrO；以及钇基材料，比如Y2O3。
在图17A和17B中示出的另一个实施方案中，存储器装置可以包括由覆盖衬底表面的半导体材料的薄膜形成的纳米线沟道，该纳米线沟道连接存储器装置的源极和漏极。对于纳米线沟道，其意指在晶体硅材料的薄带中形成的导电沟道，该导电沟道具有约10纳米(nm)或更少并且更优选地少于约6nm的最大横截面尺寸。任选地，沟道可以被形成为相对于沟道的长轴具有<100>表面晶体取向。
参考图17A，存储器装置1700包括水平的纳米线沟道1702，其由在衬底1706上的表面上或覆盖衬底1706上的表面的半导体材料的薄膜或层形成并且连接存储器装置的源极1708和漏极1710。在示出的实施方案中，装置具有环栅(GAA)结构，其中纳米线沟道1702在所有侧面上被装置的栅极1712围住。栅极1712的厚度(在从源极到漏极的方向中测量)决定装置的有效沟道长度。
根据本公开，图17A的非平面的多栅存储器装置1700可以包括分裂的电荷俘获区。图17B是包括衬底1706、纳米线沟道1702以及栅极1712的一部分的图17A的非平面的存储器装置的一部分的横截面视图，示出分裂的电荷俘获区。参考图17B，栅极1712包含覆盖纳米线沟道1702的隧穿氧化物1714、分裂的电荷俘获区、阻挡电介质1716以及覆盖阻挡层的栅极层1718以形成存储器装置1700的控制栅。栅极层1718可以包含金属或掺杂的多晶硅。分裂的电荷俘获区包括靠近隧穿氧化物1714的包含氮化物的至少一个内部电荷俘获层1720、以及覆盖内部电荷俘获层的外部电荷俘获层1722。通常，外部电荷俘获层1722包含富硅贫氧的氮化物层并且包含分布在多层电荷俘获层中的电荷陷阱中的多数，然而内部电荷俘获层1720包含富氧的氮化物或氮氧化硅，并且相对于外部电荷俘获层是富氧的以减少其中电荷陷阱的数目。
在某些实施方案(比如示出的那种)中，的电荷俘获区还包括含有电介质(比如氧化物)的至少一个薄的中间层或反隧穿层1724，其将外部电荷俘获层1722与内部电荷俘获层1720分开。反隧穿层1724在从隧穿到内部电荷俘获层1720编程期间大体上减少在外部电荷俘获层1722的边界处积聚的电子电荷的概率，这导致较低的泄漏电流。
正如上文描述的实施方案，内部电荷俘获层1720和外部电荷俘获层1722中的任一个或两个可以包含氮化硅或氮氧化硅，并且可以例如通过包括以确定的比例和流速的N2O/NH3和DCS/NH3气体混合物的CVD工艺来形成以提供富硅且富氧的氮氧化物层。然后，多层电荷存储结构的第二氮化物层形成在中间氧化物层上。外部电荷俘获层1722具有不同于内部电荷俘获层1720所具有的那种的氧、氮和/或硅的化学计量组成，并且还可以通过CVD工艺使用包括以确定的比例和流速的DCS/NH3和N2O/NH3气体混合物的工艺气体来形成或沉积以提供富硅、贫氧的顶部氮化物层。
在包括含有氧化物的中间层或反隧穿层1724的那些实施方案中，反隧穿层可以通过使用自由基氧化使内部电荷俘获层1720氧化到选定的深度来形成。例如，可以在1000-1100摄氏度的温度下使用单晶片工具进行自由基氧化，或可以在800-900摄氏度的温度下使用间歇反应器工具进行自由基氧化。H2气体和O2气体的混合物可以在300-500托的压力下用于分批工艺，或在10-15托的压力下使用单个蒸汽工具；使用单晶片工具持续1-2分钟的时间，或使用分批工艺持续30分钟-1小时的时间。
最后，在其中阻挡电介质1716包含氧化物的那些实施方案中，氧化物可以通过任何适当的手段来形成或沉积。在一个实施方案中，阻挡电介质1716的氧化物是在HTO CVD工艺中沉积的高温氧化物。可选择地，阻挡电介质层1716或阻挡氧化物层可以被热生长，然而，将理解的是，在此实施方案中，外部电荷俘获层1722的厚度可能需要被调整或增加，因为顶部氮化物中的一些在热生长阻挡氧化物层的过程期间实际上将被消耗或氧化。
用于内部电荷俘获层1720的适当的厚度可以是从约到约(具有某些允许的偏差，例如)，其中约可以通过自由基氧化消耗以形成反隧穿层1724。用于外部电荷俘获层1722的适当的厚度可以是至少在某些实施方案中，外部电荷俘获层1722可以被形成达到厚，其中可以通过自由基氧化消耗以形成阻挡电介质1716。在某些实施方案中，内部电荷俘获层1720和外部电荷俘获层1722之间的厚度的比例是大约1:1，然而其他的比例也是可能的。
在其他实施方案中，外部电荷俘获层1722和阻挡电介质1716中的任一个或两个可以包含高K电介质。适当的高K电介质包括：铪基材料，比如HfSiON、HfSiO或HfO；锆基材料，比如ZrSiON、ZrSiO或ZrO；以及钇基材料，比如Y2O3。
图17C示出被布置在位成本(Bit-Cost)可扩展或BiCS架构1726中的图17A的非平面的多栅装置1700的垂直串的横截面视图。架构1726由非平面的多栅装置1700的垂直串或堆叠组成，其中每个装置或单元包括沟道1702，该沟道1702覆盖衬底1706并且连接存储器装置的源极和漏极(在此图中未示出)并且具有其中纳米线沟道1702在所有侧面上被栅极1712围住的环栅(GAA)结构。与层的简单堆叠相比，BiCS架构减少了关键的光刻(lithography)步骤的数目，导致减少的每存储位的成本。
在另一个实施方案中，存储器装置是或包括含有垂直的纳米线沟道的非平面的装置，该垂直的纳米线沟道形成在半导体材料中或由半导体材料形成，该半导体材料在衬底上的大量的导电半导体层之上突出或从在衬底上的大量的导电半导体层中突出。在图18A中以剖面图示出的此实施方案的一个版本中，存储器装置1800包括连接装置的源极1804和漏极1806的被形成为半导体材料的圆柱体的垂直的纳米线沟道1802。沟道1802被隧穿氧化物1808、电荷俘获区1810、阻挡层1812以及覆盖阻挡层的栅极层1814包围以形成存储器装置1800的控制栅。沟道1802可以包括在半导体材料的大体上实心的圆柱体的外层中的环状区，或可以包括形成于电介质填充物材料的圆柱体之上的环状层。正如上文描述的水平的纳米线，沟道1802可以包含多晶硅或再结晶的多晶硅以形成单晶沟道。任选地，在沟道1802包含晶体硅的情况下，沟道可以被形成为相对于沟道的长轴具有<100>表面晶体取向。
在某些实施方案(比如图18B中示出的实施方案)中，电荷俘获区1810可以是分裂的电荷俘获区，该分裂的电荷俘获区包含最靠近隧穿氧化物1808的至少第一或内部的电荷俘获层1816以及第二或外部的电荷俘获层1818。任选地，第一电荷俘获层和第二电荷俘获层可以被中间氧化物层或反隧穿层1820分开。
正如上文描述的实施方案，第一电荷俘获层1816和第二电荷俘获层1818中的任一个或两个可以包含氮化硅或氮氧化硅，并且可以例如通过包括以确定的比例和流速的N2O/NH3和DCS/NH3气体混合物的CVD工艺来形成以提供富硅且富氧的氮氧化物层。
最后，第二电荷俘获层1818和阻挡层1812中的任一个或两个可以包含高K电介质，比如HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO或Y2O3。
用于第一电荷俘获层1816的适当的厚度可以是从约到约(具有某些允许的偏差，例如)，其中约可以通过自由基氧化消耗以形成反隧穿层1820。用于第二电荷俘获层1818的适当的厚度可以是至少并且用于阻挡电介质1812的适当的厚度可以是从约
图18A的存储器装置1800可以使用先栅极方案或后栅极方案来制成。图19A-19F示出用于制造图18A的非平面的多栅装置的先栅极方案。图20A-20F示出用于制造图18A的非平面的多栅装置的后栅极方案。
参考图19A，在先栅极方案中，第一或下方的电介质层1902(比如阻挡氧化物)形成在衬底1906中的第一掺杂的扩散区1904(比如源极或漏极)之上。栅极层1908沉积在第一电介质层1902之上以形成装置的控制栅，并且第二或上方的电介质层1910形成在该栅极层1908之上。正如上文描述的实施方案，第一电介质层1902和第二电介质层1910可以通过CVD、自由基氧化来沉积，或通过氧化下面的层或衬底的一部分来形成。栅极层1908可以包括通过CVD沉积的金属沉积的或掺杂的多晶硅。通常，栅极层1908的厚度是从约并且第一电介质层1902和第二电介质层1910的厚度是从
参考图19B，第一开口1912被蚀刻穿过上覆的栅极层1908、以及第一电介质层1902和第二电介质层1910直到衬底1906中的扩散区1904。接下来，隧穿氧化物层1914、电荷俘获区1916以及阻挡电介质层1918被相继沉积在开口中并且上方的电介质层1910的表面被平面化以产生图19C中示出的中间结构。
虽然未示出，但将理解的是，如在上文描述的实施方案中，电荷俘获区1916可以包含分裂的电荷俘获区，该分裂的电荷俘获区包含靠近隧穿氧化物1914的至少一个下方或底部的电荷俘获层、以及覆盖底部电荷俘获层的上方或顶部的电荷俘获层。通常，顶部电荷俘获层包含富硅、贫氧的氮化物层并且包含分布在多个电荷俘获层中的电荷陷阱中的多数，然而底部电荷俘获层包含富氧的氮化物或氮氧化硅，并且相对于顶部电荷俘获层是富氧的以减少其中电荷陷阱的数目。在某些实施方案中，分裂的电荷俘获区1916还包含将顶部电荷俘获层与底部电荷俘获层分开的含有电介质(比如氧化物)的至少一个薄的中间层或反隧穿层。
接下来，第二或沟道开口1920被各向异性地蚀刻穿过隧穿氧化物1914、电荷俘获区1916以及阻挡电介质1918，图19D。参考图19E，半导体材料1922被沉积在沟道开口中以在其中形成垂直的沟道1924。垂直的沟道1924可以包括在半导体材料的大体上实心的圆柱体的外层中的环状区，或如图19E中所示，可以包含包围电介质填充物材料1926的圆柱体的单独的半导体材料层1922。
参考图19F，上方的电介质层1910的表面被平面化，并且包含形成于其中的第二掺杂的扩散区1930(比如源极或漏极)的半导体材料层1928被沉积在上方的电介质层之上以形成示出的装置。
参考图20A，在后栅极方案中，电介质层2002(比如氧化物)形成在衬底2006上的表面上的牺牲层2004之上，开口蚀刻穿过电介质层和牺牲层以及形成在其中的垂直的沟道2008。正如上文描述的实施方案，垂直的沟道2008可以包括在半导体材料2010(比如多晶硅或单晶硅)的大体上实心的圆柱体的外层中的环状区，或可以包含包围电介质填充物材料的圆柱体(未示出)的单独的半导体材料层。电介质层2002可以包含能够将存储器装置1800的随后形成的栅极层与上覆的电气有源层或另一存储器装置电气隔离的任何适当的电介质材料(比如氧化硅)。牺牲层2004可以包含能够以相对于电介质层2002、衬底2006以及垂直的沟道2008的材料的高选择性被蚀刻或移除的任何适当的材料。
参考图20B，第二开口2012被蚀刻穿过电介质层2002和牺牲层2004直到衬底1906，并且牺牲层2004被蚀刻或移除。牺牲层2004可以包含能够以相对于电介质层2002、衬底2006以及垂直的沟道2008的材料的高选择性被蚀刻或移除的任何适当的材料。在一个实施方案中，牺牲层2004包含可以通过缓冲氧化物蚀刻(BOE蚀刻)移除的氧化物。
参考图20C和20D，隧穿氧化物层2014、电荷俘获区2016以及阻挡电介质2018被相继沉积在开口中，并且电介质层2002的表面被平面化以产生图20C中示出的中间结构。在某些实施方案(比如图20D中示出的实施方案)中，电荷俘获区2016可以是分裂的电荷俘获区，其包含最靠近隧穿氧化物2014的至少第一或内部的电荷俘获层2016a和第二或外部的电荷俘获层2016b。任选地，第一电荷俘获层和第二电荷俘获层可以被中间氧化物层或反隧穿层2020分开。
接下来，栅极层2022被沉积到第二开口2012中并且上方的电介质层2002的表面被平面化以产生图20E中示出的中间结构。正如上文描述的实施方案，栅极层2022可以包含金属沉积的或掺杂的多晶硅。最后，开口2024被蚀刻穿过栅极层2022以形成分开的存储器装置2026的控制栅。
因此，已经公开用于制造非易失性电荷俘获存储器装置的方法。根据本发明的实施方案，衬底在集束设备工具的第一加工室中经受第一自由基氧化工艺以形成第一电介质层。然后，电荷俘获层可以在集束设备工具的第二加工室中沉积在第一电介质层之上。在一个实施方案中，电荷俘获层然后经受第二自由基氧化工艺以通过在集束设备工具的第一加工室中氧化电荷俘获层的一部分而在电荷俘获层之上形成第二电介质层。通过在集束设备工具中形成氧化物-氮化物-氧化物(ONO)堆叠的所有的层，可以减少各层之间的界面损坏。因此，根据本发明的实施方案，ONO堆叠在集束设备工具中以单次通过制造以便保存ONO堆叠中各层之间的原始界面。在特定的实施方案中，集束设备工具是单晶片的集束设备工具。

Claims (20)

1.一种制造存储器装置的方法，包括：
使衬底经受第一氧化工艺以形成覆盖沟道的隧穿氧化物层，所述沟道连接在所述衬底中形成的所述存储器装置的源极和漏极，其中所述沟道包括多晶硅；
形成覆盖所述隧穿氧化物层的多层电荷存储层，所述多层电荷存储层包括富氧的第一层和贫氧的第二层，所述第一层含有氮化物、在所述隧穿氧化物层上，其中所述第一层的化学计量组成导致其大体上没有陷阱，所述第二层含有氮化物、在所述第一层上，其中所述第二层的化学计量组成导致其是陷阱密集的；以及
使所述衬底经受第二氧化工艺以消耗所述第二层的一部分并且形成覆盖所述多层电荷存储层的高温氧化物HTO层。
2.如权利要求1所述的方法，其中，所述第二氧化工艺包括等离子体氧化工艺。
3.如权利要求2所述的方法，其中，所述沟道包括再结晶的多晶硅。
4.如权利要求1所述的方法，其中，所述第二氧化工艺包括原位水汽生成ISSG工艺。
5.如权利要求4所述的方法，其中，所述沟道包括再结晶的多晶硅。
6.如权利要求4所述的方法，其中，所述沟道包括硅纳米线。
7.如权利要求1所述的方法，其中，所述第一氧化工艺或第二氧化工艺中的至少一个是自由基氧化工艺，所述自由基氧化工艺包括使氢气H2和氧气O2流动到加工室内，并且在所述第二氮氧化物层的表面上形成自由基以消耗所述第二层的一部分并且形成所述HTO层而没有发生使所述H2和O2热解的点火事件。
8.如权利要求1所述的方法，其中，所述第一层通过包括氧化物的反隧穿层与所述第二层分开。
9.一种制造存储器装置的方法，包括：
使衬底经受第一氧化工艺以形成覆盖沟道的隧穿氧化物层，所述沟道连接在所述衬底中形成的所述存储器装置的源极和漏极，其中所述沟道包括多晶硅；
形成覆盖所述隧穿氧化物层的多层电荷存储层，所述多层电荷存储层包括靠近所述隧穿氧化物层的、含有氮化物的第一层和含有氮化物的第二层，其中所述第一层通过含有氧化物的反隧穿层与所述第二层分开；以及
使所述衬底经受第二氧化工艺以消耗所述第二层的一部分并且形成覆盖所述多层电荷存储层的高温氧化物HTO层。
10.如权利要求9所述的方法，其中，所述第二氧化工艺包括等离子体氧化工艺。
11.如权利要求10所述的方法，其中，所述沟道包括再结晶的多晶硅。
12.如权利要求9所述的方法，其中，所述第二氧化工艺包括原位水汽生成ISSG工艺。
13.如权利要求12所述的方法，其中，所述沟道包括再结晶的多晶硅。
14.如权利要求12所述的方法，其中，所述沟道包括硅纳米线。
15.如权利要求9所述的方法，其中，所述第一氧化工艺或第二氧化工艺中的至少一个是自由基氧化工艺，所述自由基氧化工艺包括使氢气H2和氧气O2流动到加工室内，并且在所述第二氮氧化物层的表面上形成自由基以消耗所述第二层的一部分并且形成所述HTO层而没有发生使所述H2和O2热解的点火事件。
16.一种制造存储器装置的方法，包括：
在衬底的表面上形成层的堆叠，所述层的堆叠包括至少第一电介质层、栅极层以及第二电介质层，其中所述栅极层通过所述第一电介质层与所述衬底的所述表面分开，并且所述第二电介质层通过所述栅极层与所述第一电介质层分开；
形成开口，所述开口穿过所述层的堆叠延伸到在所述衬底的所述表面上形成的第一掺杂的扩散区；
在所述开口的侧壁上形成高温氧化物HTO层；
在所述HTO层的内侧侧壁上形成多层电荷存储层，所述多层电荷存储层包括贫氧的第一氮氧化物层和富氧的第二氮氧化物层，所述第一氮氧化物层在所述HTO层上，其中所述第一氮氧化物层的化学计量组成导致其是陷阱密集的，所述第二氮氧化物层在所述第一氮氧化物层上，其中所述第一氮氧化物层的化学计量组成导致其大体上没有陷阱；
在所述多层电荷存储层的内侧侧壁上形成隧穿氧化物层；以及
在所述隧穿氧化物层的内侧侧壁上形成包括多晶硅的垂直的沟道，
其中所述垂直的沟道将第一掺杂的扩散区电气耦合到在半导体材料层中形成的第二掺杂的扩散区，所述半导体材料层随后形成在所述层的堆叠和所述开口上。
17.如权利要求16所述的方法，其中，所述HTO层通过等离子体氧化工艺形成。
18.如权利要求16所述的方法，其中，所述HTO层通过原位水汽生成ISSG工艺形成。
19.如权利要求16所述的方法，其中，所述第一氮氧化物层通过含有氧化物的反隧穿层与所述第二氮氧化物层分开，并且其中所述HTO层通过等离子体氧化工艺形成。
20.如权利要求16所述的方法，其中，所述第一氮氧化物层通过含有氧化物的反隧穿层与所述第二氮氧化物层分开，并且其中所述HTO层通过原位水汽生成ISSG工艺形成。
CN201380031969.9A 2012-07-01 2013-07-01 用于制造非易失性电荷俘获存储器装置的自由基氧化工艺 Pending CN104781916A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811474047.6A CN109755135A (zh) 2012-07-01 2013-07-01 用于制造非易失性电荷俘获存储器装置的自由基氧化工艺

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/539,458 2012-07-01
US13/539,458 US8940645B2 (en) 2007-05-25 2012-07-01 Radical oxidation process for fabricating a nonvolatile charge trap memory device
PCT/US2013/048876 WO2014008161A1 (en) 2012-07-01 2013-07-01 Radical oxidation process for fabricating a nonvolatile charge trap memory device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201811474047.6A Division CN109755135A (zh) 2012-07-01 2013-07-01 用于制造非易失性电荷俘获存储器装置的自由基氧化工艺

Publications (1)

Publication Number Publication Date
CN104781916A true CN104781916A (zh) 2015-07-15

Family

ID=49882446

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201811474047.6A Pending CN109755135A (zh) 2012-07-01 2013-07-01 用于制造非易失性电荷俘获存储器装置的自由基氧化工艺
CN201380031969.9A Pending CN104781916A (zh) 2012-07-01 2013-07-01 用于制造非易失性电荷俘获存储器装置的自由基氧化工艺

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201811474047.6A Pending CN109755135A (zh) 2012-07-01 2013-07-01 用于制造非易失性电荷俘获存储器装置的自由基氧化工艺

Country Status (4)

Country Link
KR (2) KR102018278B1 (zh)
CN (2) CN109755135A (zh)
TW (2) TWI594327B (zh)
WO (1) WO2014008161A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148468A (zh) * 2018-09-26 2019-01-04 长江存储科技有限责任公司 一种3d nand存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211217B2 (en) 2017-06-20 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040070669A (ko) * 2003-02-04 2004-08-11 아남반도체 주식회사 양자 트랩 디바이스의 에스오엔오엔오에스 소자 리텐션특성 개선방법
US20080293255A1 (en) * 2007-05-25 2008-11-27 Krishnaswamy Ramkumar Radical oxidation process for fabricating a nonvolatile charge trap memory device
CN101517714A (zh) * 2007-05-25 2009-08-26 塞普拉斯半导体公司 Sonos ono堆栈等比缩小
US20090294844A1 (en) * 2008-06-03 2009-12-03 Kabushiki Kaisha Toshiba Semiconductor device
CN104254921A (zh) * 2012-03-27 2014-12-31 赛普拉斯半导体公司 具有分离氮化物存储层的sonos堆栈

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709928B1 (en) * 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
JP2004095918A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及び半導体装置の製造方法
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7405125B2 (en) 2004-06-01 2008-07-29 Macronix International Co., Ltd. Tunnel oxynitride in flash memories
US7504700B2 (en) * 2005-04-21 2009-03-17 International Business Machines Corporation Method of forming an ultra-thin [[HfSiO]] metal silicate film for high performance CMOS applications and semiconductor structure formed in said method
EP1938359A2 (en) * 2005-09-23 2008-07-02 Nxp B.V. Memory device with improved performance and method of manufacturing such a memory device
JP2007251132A (ja) * 2006-02-16 2007-09-27 Toshiba Corp Ｍｏｎｏｓ型不揮発性メモリセル、不揮発性メモリおよびその製造方法
TW200810116A (en) * 2006-08-02 2008-02-16 Univ Nat Sun Yat Sen Thin film transistor device with nonvolatile memory function
US20080150003A1 (en) * 2006-12-20 2008-06-26 Jian Chen Electron blocking layers for electronic devices
KR100877100B1 (ko) * 2007-04-16 2009-01-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
KR20090036850A (ko) * 2007-10-10 2009-04-15 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
KR20090041196A (ko) * 2007-10-23 2009-04-28 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 시스템
KR20090052682A (ko) * 2007-11-21 2009-05-26 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함하는 카드 및 시스템
KR20100000652A (ko) * 2008-06-25 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자, 이를 포함하는 메모리 카드 및시스템
CN102117810A (zh) * 2009-12-30 2011-07-06 中国科学院微电子研究所 一种电荷俘获型非易失存储器及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040070669A (ko) * 2003-02-04 2004-08-11 아남반도체 주식회사 양자 트랩 디바이스의 에스오엔오엔오에스 소자 리텐션특성 개선방법
US20080293255A1 (en) * 2007-05-25 2008-11-27 Krishnaswamy Ramkumar Radical oxidation process for fabricating a nonvolatile charge trap memory device
CN101517714A (zh) * 2007-05-25 2009-08-26 塞普拉斯半导体公司 Sonos ono堆栈等比缩小
US20090294844A1 (en) * 2008-06-03 2009-12-03 Kabushiki Kaisha Toshiba Semiconductor device
CN104254921A (zh) * 2012-03-27 2014-12-31 赛普拉斯半导体公司 具有分离氮化物存储层的sonos堆栈

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148468A (zh) * 2018-09-26 2019-01-04 长江存储科技有限责任公司 一种3d nand存储器

Also Published As

Publication number Publication date
TWI709174B (zh) 2020-11-01
TW201419419A (zh) 2014-05-16
KR102018278B1 (ko) 2019-09-05
WO2014008161A1 (en) 2014-01-09
TW201737344A (zh) 2017-10-16
TWI594327B (zh) 2017-08-01
CN109755135A (zh) 2019-05-14
KR20190108619A (ko) 2019-09-24
KR20150040807A (ko) 2015-04-15
KR102146640B1 (ko) 2020-08-21

Similar Documents

Publication Publication Date Title
US10593812B2 (en) Radical oxidation process for fabricating a nonvolatile charge trap memory device
US11784243B2 (en) Oxide-nitride-oxide stack having multiple oxynitride layers
US10263087B2 (en) Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
KR102085388B1 (ko) 복수의 산질화물 층들을 구비한 산화물-질화물-산화물 스택
CN104769724B (zh) 具有多个电荷存储层的存储器晶体管
CN104781916A (zh) 用于制造非易失性电荷俘获存储器装置的自由基氧化工艺
KR20150066512A (ko) 다층 전하-트랩핑 구역에 중수소화 층을 갖는 비휘발성 전하 트랩 메모리 디바이스

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150715

RJ01 Rejection of invention patent application after publication