KR20150040807A - 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 라디칼 산화 프로세스 - Google Patents

비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 라디칼 산화 프로세스 Download PDF

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KR20150040807A
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사기 레비
정수 변
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Abstract

비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법이 설명된다. 방법은, 폴리실리콘 채널을 오버라잉하는 터널 산화물층을 형성하기 위해 기판에 제 1 산화 프로세스를 적용하는 단계; 및 질화물을 포함하는 산소-리치 제 1 층 및 상기 제 1 층 상에 질화물을 포함하는 산소-린 제 2 층을 포함하는 다중층 전하 저장층을 터널 산화물층 위에 형성하는 단계를 포함한다. 그 다음, 제 2 층의 일부를 소모하고 다중층 전하 저장층을 오버라잉하는 고온 산화물(HTO)층을 형성하기 위해, 기판에 제 2 산화 프로세스가 적용된다. 제 1 층의 화학량 조성은 제 1 층에 실질적으로 트랩이 없게 하고, 제 2 층의 화학량 조성은 제 2 층에 트랩이 조밀해지게 한다. 제 2 산화 프로세스는 ISSG(In-Situ Steam Generation)를 이용하는 라디칼 산화 프로세스 또는 플라즈마 산화 프로세스를 포함할 수 있다.

Description

비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 라디칼 산화 프로세스{RADICAL OXIDATION PROCESS FOR FABRICATING A NONVOLATILE CHARGE TRAP MEMORY DEVICE}
본 출원은 공동 계류중인 미국 출원 제 12/197,466호의 일부 계속출원이며, 상기 미국 출원은, 2007년 5월 25일에 출원된 미국 가특허출원 제 60/940,139호 및 2007년 11월 9일에 출원된 미국 가출원 제 60/986,637호에 대해 35 U.S.C.119(e)하의 우선권 이익을 주장하는 2008년 5월 21일에 출원된 미국 출원 제 12/124,855호의 계속 출원이고, 이들 모두는 인용에 의해 본원에 통합된다.
본 발명의 실시예들은, 반도체 제조 분야, 상세하게는, 반도체 디바이스 제조에 관한 것이다.
과거 수십년 동안, 집적 회로들의 피쳐(feature)들의 스케일링은 계속 성장하는 반도체 산업 뒤에서 추진력이 되어 왔다. 점점 더 작은 피쳐들에 대한 스케일링은, 반도체 칩들의 제한된 리얼 에스테이트(real estate) 상에서 증가된 밀도들의 기능 유닛들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 감소시키는 것은, 칩 상에서 증가된 수의 메모리 디바이스들의 통합을 허용하여, 증가된 용량을 갖는 물품들의 제조에 적합하다. 그러나, 더 큰 용량을 위한 드라이브가 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화하기 위한 필요성이 점점 더 중요해지고 있다.
비휘발성 반도체 메모리들은 통상적으로, 적층된 플로팅(floating) 게이트 타입 전계 효과 트랜지스터들을 이용한다. 이러한 트랜지스터들에서, 전자들은, 메모리 셀이 형성되는 기판의 바디(body) 영역을 접지하고 제어 게이트를 바이어싱함으로써, 프로그래밍될 메모리 셀의 플로팅 게이트로 주입된다. ONO(oxide-nitride-oxide) 스택은, SONOS(semiconductor-oxide-nitride-oxide-semiconductor) 트랜지스터에서와 같이 전하 저장층으로 이용되거나, 분리 게이트 플래쉬 트랜지스터(split gate flash transistor)에서와 같이 플로팅 게이트와 제어 게이트 사이의 분리층으로 이용된다. 도 1은 종래의 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 1을 참조하면, 반도체 디바이스(100)는, 실리콘 기판(102) 상에 형성된 종래의 ONO 부분(106)을 포함하는 SONOS 게이트 스택(104)을 포함한다. 반도체 디바이스(100)는, 채널 영역(112)을 정의하기 위해, SONOS 게이트 스택(104)의 양측에 소스 및 드레인 영역들(110)을 더 포함한다. SONOS 게이트 스택(104)은, ONO 부분(106) 위에 형성되어 ONO 부분(106)과 접촉하는 폴리실리콘 게이트층(108)을 포함한다. 폴리실리콘 게이트층(108)은 ONO 부분(106)에 의해 실리콘 기판(102)으로부터 전기 절연된다. ONO 부분(106)은 통상적으로, 터널 산화물층(106A), 질화물 또는 산질화물 전하 트랩층(106B), 및 질화물 또는 산질화물층(106B)을 오버라잉하는 최상부 산화물층(106C)을 포함한다.
종래의 SONOS 트랜지스터들이 갖는 하나의 문제점은 질화물 또는 산질화물층(106B)에서 열악한 데이터 보유력이고, 이는, 이 층을 통한 누설 전류로 인해 몇몇 애플리케이션들에서 반도체 디바이스(100)의 수명 및 반도체 디바이스(100)의 이용을 제한한다.
본 발명의 실시예들은 제한이 아닌 예시로서, 첨부하는 도면들의 도면에서 예시된다:
도 1은, 종래의 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 2는, 본 발명의 실시예에 따른 배치(batch)-프로세싱 툴의 산화 챔버의 단면도를 도시한다.
도 3은, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 4a는, 본 발명의 실시예에 따라, 도 3의 흐름도로부터의 동작(302)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다.
도 4b는, 본 발명의 실시예에 따라, 도 3의 흐름도로부터의 동작(304)에 대응하는, 차단 유전체층을 갖는 전하 트랩층이 형성된 기판의 단면도를 도시한다.
도 5는, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 6a는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(502)에 대응하는 기판의 단면도를 도시한다.
도 6b는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(504)에 대응하는, 제 1 유전체층이 형성된 기판의 단면도를 도시한다.
도 6c는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(508)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다.
도 6d는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(510)에 대응하는, 차단 유전체층을 갖는 전하 트랩층이 형성된 기판의 단면도를 도시한다.
도 6e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 7a는, 본 발명의 실시예에 따라 제 1 및 제 2 노출된 크리스탈 평면들을 포함하는 기판의 단면도를 도시한다.
도 7b는, 본 발명의 실시예에 따라, 제 1 및 제 2 노출된 크리스탈 평면들을 포함하고, 유전체층이 형성된 기판의 단면도를 도시한다.
도 8은, 본 발명의 실시예에 따른, 클러스터 툴에서 프로세스 챔버들의 어레인지먼트를 도시한다.
도 9는, 본 발명의 실시예에 따라, 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 10a는, 본 발명의 실시예에 따른 기판의 단면도를 도시한다.
도 10b는, 본 발명의 실시예에 따라, 도 4의 흐름도로부터의 동작(402)에 대응하는, 터널 유전체층이 형성된 기판의 단면도를 도시한다.
도 10c는, 본 발명의 실시예에 따라, 도 4의 흐름도로부터의 동작(406)에 대응하는, 기판 상에 형성된 전하 트랩층을 갖는 기판의 단면도를 도시한다.
도 10d는, 본 발명의 실시예에 따라, 도 4의 흐름도로부터의 동작(408)에 대응하는, 최상부 유전체층이 형성된 기판의 단면도를 도시한다.
도 10e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 11은, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 12a는, 본 발명의 실시예에 따라, 도 6의 흐름도로부터의 동작(602)에 대응하는, 터널 유전체층이 형성된 기판의 단면도를 도시한다.
도 12b는, 본 발명의 실시예에 따라, 도 6의 흐름도로부터의 동작(606)에 대응하는, 전하 트랩층의 산소-리치(oxygen-rich) 실리콘 산질화물 부분이 형성된 기판의 단면도를 도시한다.
도 12c는, 본 발명의 실시예에 따라, 도 6의 흐름도로부터의 동작(610)에 대응하는, 전하 트랩층의 실리콘-리치 실리콘 산질화물 부분이 형성된 기판의 단면도를 도시한다.
도 12d는, 본 발명의 실시예에 따라, 도 6의 흐름도로부터의 동작(612)에 대응하는, 최상부 유전체층이 형성된 기판의 단면도를 도시한다.
도 12e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 13a는, 본 발명의 실시예에 따라 제 1 및 제 2 노출된 크리스탈 평면들을 포함하는 기판의 단면도를 도시한다.
도 13b는, 본 발명의 실시예에 따라, 제 1 및 제 2 크리스탈 평면들을 포함하고, 유전체층이 형성된 기판의 단면도를 도시한다.
도 14는, ONONO 스택을 포함하는 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 15는, 본 발명의 실시예에 따라 ONONO 스택을 포함하는 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다.
도 16a는, 분리 전하 트랩 영역을 포함하는 비평면 멀티게이트 디바이스를 도시한다.
도 16b는, 도 16a의 비평면 멀티게이트 디바이스의 단면도를 도시한다.
도 17a 및 도 17b는, 분리 전하 트랩 영역 및 수평 나노와이어 채널을 포함하는 비평면 멀티게이트 디바이스를 도시한다.
도 17c는, 도 17a의 비평면 멀티게이트 디바이스들의 수직 스트링의 단면도를 도시한다.
도 18a 및 도 18b는, 분리 전하 트랩 영역 및 수직 나노와이어 채널을 포함하는 비평면 멀티게이트 디바이스를 도시한다.
도 19a 내지 도 19f는, 도 18a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 우선 방식(gate first scheme)을 도시한다.
도 20a 내지 도 20f는, 도 18a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 최후 방식(gate last scheme)을 도시한다.
로직 디바이스들로 집적되는 비-휘발성 전하 트랩 메모리 디바이스의 실시예들은 도면들을 참조하여 본원에 설명된다. 그러나, 특정 실시예들은 이들 특정 상세들 중 하나 또는 그 초과 없이, 또는 다른 알려진 방법들, 재료들 및 장치들과 조합하여 실시될 수 있다. 다음의 설명에서, 본 발명의 철저한 이해를 제공하기 위해 특정 재료들, 치수들 및 프로세스 파라미터들 등과 같은 많은 특정 세부사항들이 설명된다. 다른 사례들에서, 주지의 반도체 설계 및 제조 기술들은 본 발명을 불필요하게 모호하게 하는 것을 회피하기 위해 특히 상세하게 설명되지 않는다. 본 명세서 전반에 인용되는 "실시예"는 그 실시예와 관련하여 설명되는 특정 피처, 구조, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전반의 다양한 장소들에서 어구 "일 실시예에서"의 표현들은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 피처들, 구조들, 재료들 또는 특성들은 하나 또는 그 초과의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법들이 본 명세서에서 설명된다. 다음 설명에서, 본 발명의 철저한 이해를 제공하기 위해 특정한 치수들과 같은 많은 특정한 세부사항들이 기술된다. 본 발명이 이러한 특정한 세부사항들 없이도 실시될 수 있음은 당업자들에게 자명할 것이다. 다른 예들에서, 본 발명을 불필요하게 모호하게 하지 않기 위해, 패터닝 단계들 또는 습식 화학 세정들과 같은 주지의 프로세싱 단계들은 상세히 설명되지 않는다. 게다가, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이고, 반드시 실제대로 그려지지는 않음을 이해해야 한다.
비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법이 본 명세서에서 개시된다. 먼저, 전하 트랩층이 배치된 기판이 제공될 수 있다. 그 다음, 일 실시예에서, 전하 트랩층을 라디칼 산화 프로세스에 노출시킴으로써 전하 트랩층 위에 차단 유전체층을 형성하기 위해, 전하 트랩층의 일부가 산화된다.
라디칼 산화 프로세스에 의한 유전체층의 형성은, 스팀(steam) 성장, 즉, 습식 성장 프로세스들과 관련된 프로세스들보다 더 높은 품질의 막들을 제공할 수 있다. 게다가, 배치-프로세싱 챔버에서 수행되는 라디칼 산화 프로세스는, 제조 설비가 요구할 수 있는 스루풋(웨이퍼들/Hr) 요건들에 영향을 미치지 않고 높은 품질의 막들을 제공할 수 있다. 이러한 챔버와 양립가능한 온도들, 예를 들어, 대략 600 - 900℃ 범위의 온도들에서 라디칼 산화 프로세스를 수행함으로써, 기판에 의해 용인되는 열 버짓(budget) 및 기판 상의 임의의 다른 피쳐들은, 1000℃가 넘는 통상적 프로세스들의 범위까지 영향받지 않을 수 있다. 본 발명의 실시예에 따르면, 수소(H2) 및 산소(O2) 가스를 배치-프로세싱 챔버로 유동시키는 것을 수반하는 라디칼 산화 프로세스는, 노출된 기판 또는 막의 산화 소비에 의해 유전체층을 성장시키기 위해 수행된다. 일 실시예에서, 비휘발성 전하 트랩 메모리 디바이스에 대한 터널 유전체층 및 차단 유전체층을 제공하기 위해, 다수의 라디칼 산화 프로세스들이 수행된다. 이러한 유전체층들은, 심지어 감소된 두께에서도 매우 높은 품질일 수 있다. 일 실시예에서, 터널 유전체층 및 차단 유전체층 둘 모두는, 습식 산화 기술들에 의해 형성된 터널 유전체층 또는 차단 유전체층보다 더 조밀하고, 실질적으로 더 적은 수소 원자들/cm3로 이루어진다. 본 발명의 다른 실시예에 따르면, 라디칼 산화 프로세스를 수행함으로써 형성되는 유전체층은, 그 유전체층이 성장하는 기판의 결정면 배향 차이들에 덜 영향받는다. 일 실시예에서, 차동적 결정면 산화 레이트들에 의해 유발되는 코너링(cornering) 효과는 라디칼 산화 프로세스를 통해 유전체층을 형성함으로써 상당히 감소된다.
비휘발성 전하 트랩 메모리 디바이스의 일부는, 프로세스 챔버에서 라디칼 산화 프로세스를 수행함으로써 제조될 수 있다. 본 발명의 실시예에 따라, 프로세스 챔버는 배치-프로세싱 챔버이다. 도 2는, 그 실시예에 따른 배치-프로세싱 툴의 산화 챔버의 단면도를 도시한다. 도 2를 참조하면, 배치-프로세싱 챔버(200)는, 복수의 반도체 웨이퍼(202)를 홀딩하는 운반 장치(204)를 포함한다. 일 실시예에서, 배치-프로세싱 챔버는 산화 챔버이다. 특정한 실시예에서, 프로세스 챔버는 저압 화학 기상 증착 챔버이다. 복수의 반도체 웨이퍼들(202)은, 단일 패스(pass)에서 프로세싱될 합리적 수의 웨이퍼들(예를 들어, 25개의 웨이퍼들)의 포함을 가능하게 하면서, 각각의 웨이퍼의 라디칼 산화 프로세스로의 노출을 최대화하는 방식으로 배열될 수 있다. 그러나, 본 발명은 배치-프로세싱 챔버로 제한되지 않음을 이해해야 한다.
본 발명의 양상에서, 비휘발성 전하 트랩 메모리 디바이스의 일부는 라디칼 산화 프로세스에 의해 제조된다. 도 3은, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도를 도시한다. 도 4a 및 도 4b는, 본 발명의 실시예에 따라, 비휘발성 전하 트랩 메모리 디바이스의 제조시의 동작들을 표현하는 단면도를 도시한다.
도 4a는, 본 발명의 실시예에 따라, 도 3의 흐름도로부터의 동작(302)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다. 도 4a에 대응하는 흐름도(300)의 동작(302)을 참조하면, 전하 트랩층이 배치된 기판(400)이 제공된다. 실시예에서, 전하 트랩층은 기판(400) 위에 배치된 제 1 영역(404A) 및 제 2 영역(404B)을 갖는다. 일 실시예에서, 유전체층(402)은 도 4a에 도시된 바와 같이, 기판(400)과 전하 트랩층 사이에 배치된다. 전하 트랩층은 일 재료로 이루어질 수 있고, 전하를 저장하기에 적합한 두께를 가질 수 있어서, 후속적으로 형성되는 게이트 스택의 임계 전압을 변경할 수 있다. 실시예에서, 전하 트랩층의 영역(404A)은, 후속 프로세스 동작들에 따라 변하지 않는 전하 트랩층으로 유지될 것이다. 그러나, 그 실시예에서, 형성된 전하 트랩층으로서의 영역(404B)은, 영역(404A) 위에서 제 2 유전체층을 형성하도록 소모될 것이다.
도 4b는, 본 발명의 실시예에 따라, 도 3의 흐름도로부터의 동작(304)에 대응하는, 차단 유전체층을 갖는 전하 트랩층이 형성된 기판의 단면도를 도시한다. 도 4b에 대응하는 흐름도(300)의 동작(304)을 참조하면, 차단 유전체층(406)이 전하 트랩층(404) 상에 형성된다. 본 발명의 실시예에 따르면, 차단 유전체층(406)은, 전하 트랩층을 라디칼 산화 프로세스에 노출시킴으로써 전하 트랩층의 산화 영역(404B)에 의해 형성된다. 그 실시예에서, 원래의 전하 트랩층의 영역(404A)은 이제 전하 트랩층(404)으로 라벨링된다.
차단 유전체층(406)은 일 재료로 이루어질 수 있고, 비휘발성 전하 트랩 메모리 디바이스에서 후속적으로 형성되는 게이트 스택의 커패시턴스를 현저하게 감소시키지 않고 전하 누설에 대한 배리어를 유지하기에 적합한 두께를 가질 수 있다. 특정한 실시예에서, 영역(404B)은, 대략 2 - 3 나노미터의 범위의 두께를 갖는 실리콘-리치 실리콘 산질화물 영역이고, 대략 3.5 - 4.5 나노미터 범위의 두께를 갖는 차단 유전체층(406)을 형성하도록 산화된다. 그 실시예에서, 차단 유전체층(406)은 실리콘 이산화물로 이루어진다.
차단 유전체층(406)은 라디칼 산화 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 라디칼 산화 프로세스는, 수소(Hz) 및 산소(Oz) 가스를, 도 2와 관련하여 설명된 배치 프로세싱 챔버(200)와 같은 노(furnace) 내로 유동시키는 것을 수반한다. 일 실시예에서, Hz 및 Oz의 부분압들은 서로에 대해 대략 1:1의 비를 갖는다. 그러나, 실시예에서, 점화 이벤트는 수행되지 않는데, 통상적으로 점화 이벤트는 이와 달리, H2 및 O2를 열분해하여 증기를 형성하기 위해 이용될 것이다. 대신에, H2 및 O2는 영역(404B)의 표면에 라디칼들을 형성하기 위해 반응하도록 허용된다. 일 실시예에서, 라디칼들은, 영역(404B)을 소모하여 차단 유전체층(406)을 제공하는데 이용된다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 600 - 900℃ 범위의 온도에서 OH 라디칼, HO2 라디칼 또는 O 디라디칼과 같은(그러나 이에 한정되는 것은 아님) 라디칼로 산화하는 것을 포함한다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 0.5 - 5 Torr 범위의 압력으로 대략 700 - 800℃ 범위의 온도에서 수행된다. 일 실시예에서, 대략 100 - 150 분 범위의 지속기간 동안 제 2 라디칼 산화 프로세스가 수행된다.
흐름도(300)의 동작(306)을 참조하면, 차단 유전체층(406)은 추가로 제 1 프로세스 챔버에서 질화 프로세스를 겪을 수 있다. 본 발명의 실시예에 따르면, 질화 프로세스는, 대략 5 분 - 60 분 범위의 지속기간 동안 대략 700 - 800℃ 범위의 온도로 질소를 포함하는 분위기에서 차단 유전체층(406)을 어닐링하는 것을 포함할 수 있다. 일 실시예에서, 질소를 포함하는 분위기는, 질소(N2), 아산화질소(N2O), 이산화질소(NO2), 일산화질소(NO) 또는 암모니아(NH3)와 같은(그러나 이에 한정되는 것은 아님) 가스로 이루어진다. 대안적으로, 이러한 질화 단계, 즉, 흐름도(300)로부터의 동작(306)은 스킵될 수 있다.
본 발명의 양상에서, 터널 유전체층 및 차단 유전체층 둘 모두는 라디칼 산화 프로세스들에 의해 형성될 수 있다. 도 5는, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도(500)를 도시한다. 도 6a 내지 도 6e는, 본 발명의 실시예에 따라, 비휘발성 전하 트랩 메모리 디바이스의 제조시의 동작들을 표현하는 단면도들을 도시한다.
도 6a는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(502)에 대응하는 기판의 단면도를 도시한다. 도 6a에 대응하는 흐름도(500)의 동작(502)을 참조하면, 기판(600)이 프로세스 챔버에 제공된다.
기판(600)은 반도체 디바이스 제조에 적합한 재료로 이루어질 수 있다. 일 실시예에서, 기판(600)은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료의 단결정으로 이루어진 벌크(bulk) 기판이다. 다른 실시예에서, 기판(600)은 최상부 에피택셜층을 갖는 벌크층을 포함한다. 특정한 실시예에서, 벌크층은, 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 화합물 반도체 재료 또는 석영을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료의 단결정으로 이루어지는 한편, 최상부 에피택셜층은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정층으로 이루어진다. 다른 실시예에서, 기판(600)은, 하부 벌크층 위에 있는 중간 절연층 상에 최상부 에피택셜층을 포함한다. 최상부 에피택셜층은, 실리콘(즉, SOI(silicon-on-insulator) 반도체 기판을 형성하기 위한 것), 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정층으로 이루어진다. 절연층은, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료로 이루어진다. 하부 벌크층은, 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 화합물 반도체 재료 또는 석영을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정으로 이루어진다. 기판(600)은 도펀트 불순물 원자들을 더 포함할 수 있다.
도 6b는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(504)에 대응하는, 유전체층이 형성된 기판의 단면도를 도시한다. 도 6b에 대응하는 흐름도(500)의 동작(504)을 참조하면, 기판(600)은, 제 1 유전체층(602)을 형성하기 위해 제 1 라디칼 산화 프로세스를 겪는다.
제 1 유전체층(602)은 일 재료로 이루어질 수 있고, 후속적으로 형성되는 비휘발성 전하 트랩 메모리 디바이스가 언바이어스(unbias)되는 경우 누설에 대한 적합한 배리어를 유지하면서, 인가된 게이트 바이어스 하에서, 후속적으로 형성되는 전하 트랩층으로 전하 캐리어들이 터널링하도록 허용하기에 적합한 두께를 가질 수 있다. 제 1 유전체층(602)은 이 분야에서 터널 유전체층으로 지칭될 수 있다. 본 발명의 실시예에 따르면, 제 1 유전체층(602)은, 기판(600)의 최상부 면이 소모되는 산화 프로세스에 의해 형성된다. 따라서, 실시예에서, 제 1 유전체층(602)은 기판(600) 재료의 산화물로 이루어진다. 예를 들어, 일 실시예에서, 기판(600)은 실리콘으로 이루어지고, 제 1 유전체층(602)은 실리콘 이산화물로 이루어진다. 특정한 실시예에서, 제 1 유전체층(602)은 대략 1 - 10 나노미터 범위의 두께로 형성된다. 특정한 실시예에서, 제 1 유전체층(602)은 대략 1.5 - 2.5 나노미터 범위의 두께로 형성된다.
제 1 유전체층(602)은 라디칼 산화 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 라디칼 산화 프로세스는, 수소(H2) 및 산소(O2) 가스를, 도 2와 관련하여 설명된 배치 프로세싱 챔버(200)와 같은 노(furnace) 내로 유동시키는 것을 수반한다. 일 실시예에서, Hz 및 Oz의 부분압들은 서로에 대해 대략 1:1의 비를 갖는다. 그러나, 실시예에서, 점화 이벤트는 수행되지 않는데, 통상적으로 점화 이벤트는 이와 달리, Hz 및 Oz를 열분해하여 증기를 형성하기 위해 이용될 것이다. 대신에, Hz 및 Oz는 기판(600)의 표면에 라디칼들을 형성하기 위해 반응하도록 허용된다. 일 실시예에서, 라디칼들은, 기판(600)의 최상부를 소모하여 제 1 유전체층(602)을 제공하는데 이용된다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 600 - 900℃ 범위의 온도에서 OH 라디칼, HO2 라디칼 또는 O 디라디칼과 같은(그러나 이에 한정되는 것은 아님) 라디칼로 산화하는 것을 포함한다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 0.5 - 5 Torr 범위의 압력으로 대략 700 - 800℃ 범위의 온도에서 수행된다. 일 실시예에서, 대략 100 - 150 분 범위의 지속기간 동안 라디칼 산화 프로세스가 수행된다. 본 발명의 실시예에 따르면, 제 1 유전체층(602)은 고밀도 저수소 함유 막으로서 형성된다.
제 1 유전체층(602)을 형성하는 것에 후속하여 그러나 임의의 추가적인 프로세싱 전에, 흐름도(500)의 동작(506)을 참조하면, 제 1 유전체층(602)은 질화 프로세스를 겪을 수 있다. 실시예에서, 질화 프로세스는, 프로세스 단계들 사이에 프로세스 챔버로부터 기판(600)을 제거함이 없이 제 1 유전체층(502)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 일 실시예에서, 어닐링은, 대략 5 분 - 60 분 범위의 지속기간 동안 대략 700 - 800℃ 범위의 온도로 질소를 포함하는 분위기에서 기판(600)을 가열하는 것을 포함한다. 일 실시예에서, 질소를 포함하는 분위기는, 질소(N2), 아산화질소(N2O), 이산화질소(NO2), 일산화질소(NO) 또는 암모니아(NH3)와 같은(그러나 이에 한정되는 것은 아님) 가스로 이루어진다. 일 실시예에서, 질화는, 제 1 라디칼 산화 프로세스에 후속하는 프로세스 챔버의 질소 또는 아르곤 퍼지(purge)에 후속하여 발생한다. 대안적으로, 상기 질화 단계는 스킵될 수 있다.
도 6c는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(508)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다. 도 6c에 대응하는 흐름도(500)의 동작(508)을 참조하면, 제 1 영역(604A) 및 제 2 영역(604B)을 갖는 전하 트랩층이 제 1 유전체층(602) 상에 형성된다. 실시예에서, 전하 트랩층의 형성은, 프로세스 단계들 사이에 프로세스 챔버로부터 기판(600)을 제거함이 없이 제 1 유전체층(602)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다.
전하 트랩층은 일 재료로 이루어질 수 있고, 전하를 저장하기에 적합한 두께를 가질 수 있어서, 후속적으로 형성되는 게이트 스택의 임계 전압을 변경할 수 있다. 본 발명의 실시예에 따르면, 전하 트랩층은 도 6c에 도시된 바와 같이 2개의 영역들(604A 및 604B)로 이루어진다. 실시예에서, 전하 트랩층의 영역(604A)은, 후속 프로세스 동작들에 따라 변하지 않는 전하 트랩층으로 유지될 것이다. 그러나, 그 실시예에서, 형성된 전하 트랩층으로서의 영역(604B)은, 영역(604A) 위에서 제 2 유전체층을 형성하도록 소모될 것이다.
영역들(604A 및 604B)을 갖는 전하 트랩층은 화학 기상 증착 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 전하 트랩층은 실리콘 질화물, 실리콘 산질화물, 산소-리치 실리콘 산질화물 또는 실리콘-리치 실리콘 산질화물와 같은(그러나 이에 한정되는 것은 아님) 재료로 이루어진다. 일 실시예에서, 전하 트랩층의 영역들(604A 및 604B)은 대략 600 - 900℃ 범위의 온도에서 형성된다. 특정한 실시예에서, 전하 트랩층은, 디클로로실란(H2SiCl2), 비스-(터트-부틸아미노)실란(BTBAS), 암모니아(NH3) 또는 아산화질소(N2O)와 같은(그러나 이에 한정되는 것은 아님) 가스들을 이용함으로써 형성된다. 일 실시예에서, 전하 트랩층은 대략 5 - 15 나노미터 범위의 전체 두께로 형성되고, 영역(604B)은 전하 트랩층의 전체 두께의 대략 2 - 3 나노미터 범위의 두께를 차지한다. 그 실시예에서, 영역(604A)은 전하 트랩층의 전체 두께 중 나머지를 차지하는데, 즉, 영역(604A)은, 최상부 또는 차단 유전체층을 형성하기 위해 후속적으로 소비되지 않는 전하 트랩층 부분을 차지한다.
본 발명의 다른 양상에서, 전하 트랩층은 다수의 조성물 영역들을 포함할 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 전하 트랩층은 산소-리치 부분 및 실리콘-리치 부분을 포함하고, 가스들의 제 1 조성물로 산소-리치 산질화물 막을 증착하고 그 후 가스들의 제 2 조성물로 실리콘-리치 산질화물 막을 증착함으로써 형성된다. 일 실시예에서, 전하 트랩층은, 암모니아(NH3) 가스의 유량을 변형하고, 아산화질소(N2O) 및 디클로로실란(SiH2Cb)을 도입함으로써 형성되어, 먼저 산소-리치 산질화물 막 및 그 후의 실리콘-리치 산질화물 막을 생성하기 위해 원하는 가스비들을 제공한다. 특정한 실시예에서, 산소-리치 산질화물 막은, 대략 2.5 - 20 분 범위의 기간 동안, 대략 5 - 500 mTorr 범위의 압력으로 프로세스 챔버를 유지하고 대략 700 - 850℃ 범위의 온도로 기판(600)을 유지하면서, N2O, NH3 및 SiH2Cb를 포함하는 프로세스 가스 혼합물을 도입함으로서 형성된다. 추가적인 실시예에서, 프로세스 가스 혼합물은, 약 8:1 내지 약 1:8의 비를 갖는 N2O 및 NH3 및 약 1:7 내지 약 7:1의 비를 갖는 SiH2Cl2 및 NH3를 포함하고, 대략 5 - 200 sccm(standard cubic centimeters per minute) 범위의 유량으로 도입될 수 있다. 다른 특정한 실시예에서, 실리콘-리치 산질화물 막은, 대략 2.5 - 20 분 범위의 기간 동안, 대략 5 - 500 mTorr 범위의 압력으로 챔버를 유지하고 대략 700 - 850℃ 범위의 온도로 기판(600)을 유지하면서, N2O, NH3 및 SiH2Cb를 포함하는 프로세스 가스 혼합물을 도입함으로서 형성된다. 추가적인 실시예에서, 프로세스 가스 혼합물은, 약 5 내지 약 20 sccm의 유량으로 도입되는, 약 8:1 내지 약 1:8의 비를 갖는 N2O 및 NH3 및 약 1:7 내지 약 7:1의 비로 혼합된 SiH2Cb 및 NH3를 포함한다. 본 발명의 실시예에 따르면, 전하 트랩층은, 대략 2.5 - 3.5 나노미터 범위의 두께를 갖는 바닥 산소-리치 실리콘 산질화물 부분 및 대략 9 - 10 나노미터 범위의 두께를 갖는 최상부 실리콘-리치 실리콘 산질화물 부분을 포함한다. 일 실시예에서, 전하 트랩층의 영역(504B)은, 전하 트랩층의 최상부 실리콘-리치 실리콘 산질화물 부분의 전체 두께 중 대략 2 - 3 나노미터 범위의 두께를 차지한다. 따라서, 제 2 유전체층을 형성하기 위한 후속 소모에 대해 타겟팅되는 영역(604B)은 전체적으로 실리콘-리치 실리콘 산질화물로 이루어질 수 있다.
도 6d는, 본 발명의 실시예에 따라, 도 5의 흐름도로부터의 동작(510)에 대응하는, 제 2 유전체층이 형성된 기판의 단면도를 도시한다. 도 6d에 대응하는 흐름도(500)의 동작(510)을 참조하면, 제 2 유전체층(606)이 전하 트랩층(604) 상에 형성된다. 실시예에서, 제 2 유전체층(606)의 형성은, 프로세스 단계들 사이에 프로세스 챔버로부터 기판(600)을 제거함이 없이 제 1 유전체층(602) 및 전하 트랩층을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 일 실시예에서, 제 2 라디칼 산화 프로세스는, 전하 트랩층의 증착에 후속하는 프로세스 챔버의 질소 또는 아르곤 퍼지에 후속하여 수행된다.
제 2 유전체층(606)은 일 재료로 이루어질 수 있고, 비휘발성 전하 트랩 메모리 디바이스에서 후속적으로 형성되는 게이트 스택의 커패시턴스를 현저하게 감소시키지 않고 전하 누설에 대한 배리어를 유지하기에 적합한 두께를 가질 수 있다. 제 2 유전체층(606)은 이 분야에서 차단 유전체층 또는 최상부 유전체층으로 지칭될 수 있다. 본 발명의 실시예에 따르면, 제 2 유전체층(606)은, 도 6c와 관련하여 설명된 동작(508)에서 형성된 전하 트랩층의 영역(604B)을 소모함으로써 형성된다. 따라서, 일 실시예에서, 영역(604B)은 제 2 유전체층(606)을 제공하기 위해 소모되는 한편, 영역(604A)은 전하 트랩층(604)을 유지한다. 특정한 실시예에서, 영역(604B)은, 대략 2 - 3 나노미터 범위의 두께를 갖는 실리콘-리치 실리콘 산질화물 영역이고, 대략 3.5 - 4.5 나노미터 범위의 두께를 갖는 제 2 유전체층(606)을 형성하도록 산화된다. 그 실시예에서, 제 2 유전체층(606)은, 실리콘 이산화물로 이루어진다. 본 발명의 실시예에 따르면, 제 2 유전체층(606)은, 도 4b와 관련하여 설명된 차단 유전체층(406)을 형성하기 위해 수행된 라디칼 산화 프로세스와 유사한 제 2 라디칼 산화 프로세스에 의해 형성된다. 일 실시예에서, 흐름도(500)의 동작(512)을 참조하면, 제 2 유전체층(606)을 형성하는 것에 후속하여, 제 2 유전체층(606)은, 흐름도(500)로부터의 동작(506)과 관련하여 설명된 질화 프로세스와 유사한 질화 프로세스를 추가로 겪는다. 특정한 실시예에서, 질화는, 제 2 라디칼 산화 프로세스에 후속하는 프로세스 챔버의 질소 또는 아르곤 퍼지에 후속하여 발생한다. 대안적으로, 이러한 질화 단계는 스킵될 수 있다. 본 발명의 실시예에 따르면, 제 2 유전체층(606)의 형성에서 어떠한 추가적인 증착 프로세스들도 이용되지 않는다.
따라서, 본 발명의 실시예에 따르면, 제 1 유전체층(602), 전하 트랩층(604) 및 제 2 유전체층(606)을 포함하는 ONO 스택은 프로세스 챔버 내에서 단일 패스에서 형성된다. 이러한 층들을 프로세스 챔버에서 다수의 웨이퍼들의 단일 패스에서 제조함으로써, 매우 높은 품질의 막들의 형성을 여전히 보장하면서, 높은 스루풋 요건들이 충족될 수 있다. 제 1 유전체층(602), 전하 트랩층(604) 및 제 2 유전체층(606)을 포함하는 ONO 스택의 제조시에, 비휘발성 전하 트랩 메모리 디바이스는 ONO 스택의 패터닝된 부분을 포함하도록 제조될 수 있다. 도 6e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 6e를 참조하면, 비휘발성 전하 트랩 메모리 디바이스는 기판(600) 상에 형성된 ONO 스택의 패터닝된 부분을 포함한다. ONO 스택은, 제 1 유전체층(602), 전하 트랩층(604) 및 제 2 유전체층(606)을 포함한다. 제 2 유전체층(606) 상에 게이트층(608)이 배치된다. 비휘발성 전하 트랩 메모리 디바이스는, ONO 스택의 양측에서 기판(600)에 소스 및 드레인 영역들(612)을 더 포함하여, ONO 스택 아래의 기판(600)에 채널 영역(614)을 정의한다. 한 쌍의 유전체 스페이서들(610)이, 제 1 유전체층(602), 전하 트랩층(604), 제 2 유전체층(606) 및 게이트층(608)의 측벽들을 절연한다. 특정한 실시예에서는, 채널 영역(614)이 P-타입으로 도핑되고, 대안적 실시예에서는, 채널 영역(614)이 N-타입으로 도핑된다.
본 발명의 실시예에 따르면, 도 6e와 관련하여 설명된 비휘발성 전하 트랩 메모리 디바이스는 SONOS-타입 디바이스이다. 통상적으로, SONOS는, "Semiconductor-Oxide-Nitride-Oxide-Semiconductor"를 나타내고, 여기서 첫번째 "Semiconductor"는 채널 영역 재료를 지칭하고, 첫번째 "Oxide"는 터널 유전체층을 지칭하고, "Nitride"는 전하 트랩 유전체층을 지칭하고, 두번째 "Oxide"는 최상부 유전체층(또한 차단 유전체층으로 알려짐)을 지칭하고, 두번째 "Semiconductor"는 게이트층을 지칭한다. 따라서, 본 발명의 실시예에 따르면, 제 1 유전체층(602)은 터널 유전체층이고, 제 2 유전체층(606)은 차단 유전체층이다.
게이트층(608)은, SONOS-타입 트랜지스터의 동작 동안 바이어스를 수용하기에 적합한 임의의 도체 또는 반도체 재료로 이루어질 수 있다. 본 발명의 실시예에 따르면, 게이트층(608)은 화학 기상 증착 프로세스에 의해 형성되고, 도핑된 다결정 실리콘으로 이루어진다. 다른 실시예에서, 게이트층(608)은 물리 기상 증착에 의해 형성되고, 금속 질화물들, 금속 탄화물들, 금속 규화물들, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 루테늄, 팔라듐, 백금, 코발트 또는 니켈을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 금속-함유 재료로 이루어진다.
기판(600)의 소스 및 드레인 영역들(612)은, 채널 영역(614)과 반대 전도율을 갖는 임의의 영역들일 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(612)은 N-타입 도핑된 영역들인 한편 채널(614)은 P-타입 도핑된 영역이다. 일 실시예에서, 기판(600) 및 그에 따른 채널 영역(614)은, 1 x 1015 - 1 x 1019 원자/cm3 범위의 붕소 농도를 갖는 붕소-도핑된 단결정 실리콘으로 이루어진다. 그 실시예에서, 그 실시예에서, 소스 및 드레인 영역들(612)은, 5 x 1016 - 5 x 1019 원자/cm3 범위의 N-타입 도펀트들의 농도를 갖는 인- 또는 비소-도핑된 영역들로 이루어진다. 특정한 실시예에서, 소스 및 드레인 영역들(612)은 기판(600)에서 80 - 200 나노미터 범위의 깊이를 갖는다. 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(612)은 P-타입 도핑된 영역들인 한편, 채널 영역(614)은 N-타입 도핑된 영역이다.
본 발명의 다른 양상에서, 산화 챔버에서 기판의 최상부 면의 라디칼 산화에 의해 형성된 유전체층은, 유전체층이 성장되는 기판의 결정면 배향의 차이에 덜 민감 할 수 있다. 예를 들어, 일 실시예에서, 차동적 결정면 산화 레이트들에 의해 유발되는 코너링 효과는 라디칼 산화 프로세스에 의해 유전체층을 형성함으로써 상당히 감소된다. 도 7a는 본 발명의 실시예에 따라, 제 1 및 제 2 노출된 결정면들을 포함하는 기판의 단면도이다.
도 7a를 참조하면, 기판(700)은 그 위에 형성된 절연 영역들(702)을 갖는다. 기판(700)은, 도 6a로부터의 기판(600)과 관련하여 설명된 재료로 이루어질 수 있다. 절연 영역들(702)은, 기판(700)으로의 부착에 적합한 절연 재료로 이루어질 수 있다. 기판(700)의 노출된 부분은 절연 영역들(702)의 최상부 면 위로 연장된다. 본 발명의 실시예에 따르면, 기판(700)의 노출된 부분은 제 1 노출된 결정면(704) 및 제 2 노출된 결정면(706)을 갖는다. 일 실시예에서, 제 1 노출된 결정면(704)의 결정 배향은 제 2 노출된 결정면(706)의 결정 배향과는 상이하다. 특정한 실시예에서, 표면(700)은, 실리콘으로 이루어지고, 제 1 노출된 결정면(704)은 <100> 배향을 갖고, 제 2 노출된 결정면(706)은 <110> 배향을 갖는다.
기판(700)은, 기판(700)의 최상부 면을 소모(산화)함으로써 유전체층을 형성하기 위한 라디칼 산화 프로세스를 겪을 수 있다. 일 실시예에서, 라디칼 산화 프로세스에 의한 기판(700)의 산화는, OH 라디칼, H02 라디칼 또는 0 디라디칼을 포함하는 그룹으로부터 선택된 라디칼을 이용하여 산화하는 것을 포함한다. 도 7b는, 본 발명의 실시예에 따라, 제 1 및 제 2 결정면들(704 및 706)을 각각 포함하고, 유전체층(708)이 형성된 기판(700)의 단면도를 도시한다. 실시예에서, 도 7b에 도시된 바와 같이, 유전체층(708)의 제 1 부분(708A)은 제 1 노출된 결정면(704) 상에 형성되고, 유전체층(708)의 제 2 부분(708B)은 제 2 노출된 결정면(706) 상에 형성된다. 일 실시예에서, 제 1 노출된 결정면(704) 및 제 2 노출된 결정면(706)의 결정면 배향이 상이한 경우에도, 유전체층(708)의 제 1 부분(708A)의 두께 T10f는 유전체층(708)의 제 2 부분(708B)의 두께 T2와 대략 동일하다. 특정한 실시예에서, 기판(700)의 라디칼 산화는 대략 600 - 900℃ 범위의 온도에서 수행된다. 특정한 실시예에서, 기판(700)의 라디칼 산화는 대략 0.5 - 5 Torr 범위의 압력으로 대략 700 - 800℃ 범위의 온도에서 수행된다.
따라서, 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법이 개시되었다. 본 발명의 실시예에 따르면, 전하 트랩층이 배치된 기판이 제공된다. 그 다음, 전하 트랩층을 라디칼 산화 프로세스에 노출시킴으로써 전하 트랩층 위에 차단 유전체층을 형성하기 위해 전하 트랩층의 일부가 산화된다.
본 발명의 다른 양상에서, 라디칼 산화 프로세스를 수행하기 위해 클러스터 툴을 이용하는 것이 바람직할 수 있다. 따라서, 비휘발성 전하 트랩 메모리 디바이스를 제조하는 방법이 본 명세서에 개시된다. 클러스터 툴의 제 1 프로세스 챔버에서 제 1 유전체층을 형성하기 위해 기판은 먼저 제 1 라디칼 산화 프로세스를 겪을 수 있다. 그 다음, 일 실시예에서, 클러스터 툴의 제 2 프로세스 챔버에서 제 1 유전체층 위에 전하 트랩층이 증착된다. 그 다음, 전하 트랩층 위에 제 2 유전체층을 형성하기 위해 전하 트랩층은 제 2 라디칼 산화 프로세스를 겪을 수 있다. 일 실시예에서, 제 2 유전체층은 클러스터 툴의 제 1 프로세스 챔버에서 전하 트랩층의 일부를 산화시킴으로써 형성된다. 특정한 실시예에서, 클러스터 툴은 단일 웨이퍼 클러스터 툴이다.
클러스터 툴의 챔버 내에서 유전체층의 형성은 배치 프로세싱 챔버들에서 통상적으로 달성가능한 것보다 더 높은 온도에서 유전체층의 성장을 허용할 수 있다. 게다가, 라디칼 산화 프로세스는, 유전체층을 성장시키기 위한 주 통로로서 클러스터 툴의 챔버에서 수행될 수 있다. 본 발명의 실시예에 따르면, 수소(H2) 및 산소(O2) 가스를 클러스터 툴의 산화 챔버 내로 유동시키는 것을 포함하는 라디칼 산화 프로세스는 노출된 기판 또는 막의 산화 소모에 의해 유전체층을 성장시키기 위해 수행된다. 일 실시예에서, 비휘발성 전하 트랩 메모리 디바이스에 대한 터널 유전체층 및 차단 유전체층을 제공하기 위해 클러스터 툴의 산화 챔버에서 다수의 라디칼 산화 프로세스들이 수행된다. 이 유전체층들은 심지어 감소된 두께로도 매우 높은 품질일 수 있다. 일 실시예에서, 터널 유전체층 및 차단 유전체층 둘 모두는, 배치 프로세스 챔버에서 형성되는 터널 유전체층 또는 차단 유전체층보다 더 조밀하고, 상당히 더 적은 수소 원자/cm3로 이루어진다. 게다가, 터널 유전체층 및 차단 유전체층이 형성되는 기판은, 배치 프로세스 챔버에 비해 클러스터 툴의 산화 챔버에서 더 짧은 온도 경사율(ramp rate) 및 안정화 시간으로 노출될 수 있다. 따라서, 본 발명의 실시예에 따르면, 기판의 열 버짓에 대한 영향은, 클러스터 툴의 산화 챔버에서 라디칼 산화 프로세스를 이용함으로써 감소된다. 본 발명의 실시예에 따르면, 클러스터 툴의 산화 챔버에서 라디칼 산화 프로세스를 수행함으로써 형성되는 유전체층은, 유전체층이 성장하는 기판에서 결정면 배향 차이들에 덜 민감하다. 일 실시예에서, 차동적 결정면 산화 레이트들에 의해 유발되는 코너링 효과는 클러스터 툴의 산화 챔버에서 수행되는 라디칼 산화 프로세스를 통해 유전체층을 형성함으로써 상당히 감소된다.
비휘발성 전하 트랩 메모리 디바이스의 일부는 클러스터 툴에서 제조될 수 있다. 도 8은, 본 발명의 실시예에 따른 클러스터 툴에서 프로세스 챔버들의 어레인지먼트를 도시한다. 도 8을 참조하면, 클러스터 툴(800) 내의 프로세스 챔버들의 어레인지먼트는, 이송 챔버(802), 제 1 프로세스 챔버(804), 제 2 프로세스 챔버(806) 및 제 3 프로세스 챔버(808)를 포함한다. 실시예에서, 이송 챔버(802)는, 외부 환경으로부터의 웨이퍼를 클러스터 툴(800) 내로 도입시키기 위해 수용하기 위한 것이다. 일 실시예에서, 프로세스 챔버들(802, 804 및 806) 각각은, 도 8의 양방향 화살표들로 표시된 바와 같이, 웨이퍼가 이러한 챔버들과 이송 챔버(802) 사이에서 왔다갔다 전달될 수 있는 방식으로 배열된다. 도시되지 않지만 본 발명의 추가적인 실시예에 따르면, 클러스터 툴(800)은, 웨이퍼가 프로세스 챔버들(802, 804 또는 806)의 임의의 쌍들 사이에서 직접 이송될 수 있도록 구성될 수 있다.
클러스터 툴(800)은, 프로세스 챔버들(804, 806 및 808) 및 이송 챔버(802) 내부 및 그 사이에서 외부 환경이 배제되는 임의의 클러스터 툴일 수 있다. 따라서, 본 발명의 실시예에 따르면, 웨이퍼가 일단 프로세스 챔버(802)에 진입하면, 웨이퍼가 프로세스 챔버들(804, 806 및 808) 및 이송 챔버(802) 내부 및 그 사이에서 이동할 때 웨이퍼는 외부 환경으로부터 보호된다. 이러한 클러스터 툴의 일례는, 캘리포니아 Santa Clara에 위치된 Applied Materials, Inc.로부터 상업적으로 입수가능한 Centura® 플랫폼이다. 일 실시예에서, 웨이퍼가 일단 이송 챔버(802)에 의해 수용되면, 클러스터 툴(800)에는 대략 100 mTorr보다 작은 진공 상태가 유지된다. 본 발명의 실시예에 따르면, 클러스터 툴(800)은 청크(또는 각각의 챔버에 대해 하나의 청크와 같은 다수의 청크들)를 통합하고, 그 위에서, 프로세싱 및 이송 이벤트들을 위해 웨이퍼의 엣지 표면 반대쪽의 평탄면이 청크 상에 안착된다. 일 실시예에서, 웨이퍼의 평탄면을 청크 상에 안착시킴으로써, 청크를 통해 웨이퍼를 가열하여, 웨이퍼를 가열하기 위한 더 급격한 경사율들이 달성가능하다. 특정한 실시예에서, 클러스터 툴(800)은 단일 웨이퍼 클러스터 툴이다.
프로세스 챔버들(802, 804 및 806)은, 산화 챔버들, 저압 화학 기상 증착 챔버들 또는 이들의 조합을 포함할 수 있지만 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시예에 따르면, 제 1 프로세스 챔버(804)는 제 1 산화 챔버이고, 제 2 프로세스 챔버(806)는 저압 화학 기상 증착 챔버이고, 제 3 프로세스 챔버(808)는 제 2 산화 챔버이다. 산화 챔버의 예는 Applied Materials, Inc.로부터의 ISSG(In-Situ Steam Generation) 챔버이다. 저압 화학 기상 증착 챔버들의 예들은, Applied Materials, Inc.로부터의 SiNgenTM 챔버 및 OXYgenTM 챔버를 포함한다. 웨이퍼를 가열하기 위해 전체 프로세스 챔버들을 가열하는 것(이것은 통상적인 배치 프로세스 챔버들의 경우임) 대신에, 웨이퍼를 가열하기 위해, 단일 웨이퍼를 운반하는데 이용되는 청크가 가열될 수 있다. 본 발명의 실시예에 따르면, 웨이퍼를 원하는 프로세스 온도까지 가열하기 위해 청크가 이용된다. 따라서, 비교적 짧은 온도 경사 시간들 및 안정화 시간들이 달성될 수 있다.
비휘발성 전하 트랩 메모리 디바이스의 일부는 클러스터 툴에서 제조될 수 있다. 도 9는, 본 발명의 실시예에 따라, 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도(900)를 도시한다. 도 10a 내지 도 10e는, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스의 제조시의 동작들을 표현하는 단면도들을 도시한다.
도 10a를 참조하면, 기판(1000)이 클러스터 툴에 제공된다. 일 실시예에서, 기판(1000)은, 도 8과 관련하여 설명된 이송 챔버(802)와 같은 이송 챔버에 제공된다.
기판(1000)은 반도체 디바이스 제조에 적합한 임의의 재료로 이루어질 수 있다. 일 실시예에서, 기판(1000)은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료의 단결정으로 이루어진 벌크(bulk) 기판이다. 다른 실시예에서, 기판(1000)은 최상부 에피택셜층을 갖는 벌크층을 포함한다. 특정한 실시예에서, 벌크층은, 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 화합물 반도체 재료 또는 석영을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료의 단결정으로 이루어지는 한편, 최상부 에피택셜층은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정층으로 이루어진다. 다른 실시예에서, 기판(1000)은, 하부 벌크층 위에 있는 중간 절연층 상에 최상부 에피택셜층을 포함한다. 최상부 에피택셜층은, 실리콘(즉, SOI(silicon-on-insulator) 반도체 기판을 형성하기 위한 것), 게르마늄, 실리콘-게르마늄 또는 III-V족 화합물 반도체 재료를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정층으로 이루어진다. 절연층은, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물를 포함할 수 있는(그러나 이에 한정되는 것은 아님) 재료로 이루어진다. 하부 벌크층은, 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 화합물 반도체 재료 또는 석영을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 단결정으로 이루어진다. 기판(1000)은 도펀트 불순물 원자들을 더 포함할 수 있다.
도 10b는, 본 발명의 실시예에 따라, 도 9의 흐름도로부터의 동작(902)에 대응하는, 터널 유전체층이 형성된 기판의 단면도를 도시한다. 도 10b에 대응하는 흐름도(900)의 동작(902)을 참조하면, 기판(1000)은, 제 1 유전체층(1002)을 형성하기 위해 클러스터 툴의 제 1 프로세스 챔버에서 제 1 라디칼 산화 프로세스를 겪는다.
제 1 유전체층(1002)은 일 재료로 이루어질 수 있고, 후속적으로 형성되는 비휘발성 전하 트랩 메모리 디바이스가 언바이어스(unbias)되는 경우 누설에 대한 적합한 배리어를 유지하면서, 인가된 게이트 바이어스 하에서, 후속적으로 형성되는 전하 트랩층으로 전하 캐리어들이 터널링하도록 허용하기에 적합한 두께를 가질 수 있다. 본 발명의 실시예에 따르면, 제 1 유전체층(1002)은, 기판(1000)의 최상부 면이 소모되는 산화 프로세스에 의해 형성된다. 따라서, 실시예에서, 제 1 유전체층(1002)은 기판(1000) 재료의 산화물로 이루어진다. 예를 들어, 일 실시예에서, 기판(1000)은 실리콘으로 이루어지고, 제 1 유전체층(1002)은 실리콘 이산화물로 이루어진다. 특정한 실시예에서, 제 1 유전체층(1002)은 대략 1 - 10 나노미터 범위의 두께로 형성된다. 특정한 실시예에서, 제 1 유전체층(1002)은 대략 1.5 - 2.5 나노미터 범위의 두께로 형성된다.
제 1 유전체층(1002)은 라디칼 산화 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 라디칼 산화 프로세스는, 수소(Hz) 및 산소(Oz) 가스를, 도 8과 관련하여 설명된 산화 챔버들(804 또는 808)과 같은 산화 챔버 내로 유동시키는 것을 수반한다. 일 실시예에서, Hz 및 Oz의 부분압들은 서로에 대해 대략 1:50 - 1:5 범위의 비를 갖는다. 그러나, 실시예에서, 점화 이벤트는 수행되지 않는데, 통상적으로 점화 이벤트는 이와 달리, Hz 및 Oz를 열분해하여 증기를 형성하기 위해 이용될 것이다. 대신에, Hz 및 Oz는 기판(1000)의 표면에 라디칼들을 형성하기 위해 반응하도록 허용된다. 일 실시예에서, 라디칼들은, 기판(1000)의 최상부를 소모하여 제 1 유전체층(1002)을 제공하는데 이용된다. 특정한 실시예에서, 라디칼 산화 프로세스는, OH 라디칼, HO2 라디칼 또는 O 디라디칼과 같은(그러나 이에 한정되는 것은 아님) 라디칼로 산화하는 것을 포함한다. 특정한 실시예에서, 라디칼 산화 프로세스는, 대략 5 - 15 Torr 범위의 압력으로 대략 950 - 1100℃ 범위의 온도에서 수행된다. 일 실시예에서, 대략 1 - 3 분 범위의 지속기간 동안 라디칼 산화 프로세스가 수행된다. 본 발명의 실시예에 따르면, 제 1 유전체층(1002)은 고밀도 저수소 함유 막으로서 형성된다.
제 1 유전체층(1002)을 형성하는 것에 후속하여 그러나 임의의 추가적인 프로세싱 전에, 흐름도(900)의 동작(904)을 참조하면, 제 1 유전체층(1002)은 질화 프로세스를 겪을 수 있다. 실시예에서, 질화 프로세스는, 제 1 유전체층(1002)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 일 실시예에서, 제 1 유전체층(1002)은 제 1 프로세스 챔버에서 어닐링되고, 여기서 어닐링은, 대략 30초 - 60초 범위의 지속기간 동안 대략 900 - 1100℃ 범위의 온도로 질소를 포함하는 분위기에서 기판(1000)을 가열하는 것을 포함한다. 일 실시예에서, 질소를 포함하는 분위기는, 질소(N2), 아산화질소(N2O), 이산화질소(NO2), 일산화질소(NO) 또는 암모니아(NH3)와 같은(그러나 이에 한정되는 것은 아님) 가스로 이루어진다. 다른 실시예에서, 질화는 별개의 프로세스 챔버에서 발생한다. 대안적으로, 이러한 질화 단계는 스킵될 수 있다.
도 10c는, 본 발명의 실시예에 따라, 도 9의 흐름도로부터의 동작(906)에 대응하는, 전하 트랩층이 형성된 기판의 단면도를 도시한다. 도 10c에 대응하는 흐름도(900)의 동작(906)을 참조하면, 제 1 영역(1004A) 및 제 2 영역(1004B)을 갖는 전하 트랩층이 클러스터 툴의 제 2 프로세스 챔버에서 제 1 유전체층(1002) 상에 형성된다.
전하 트랩층은 일 재료로 이루어질 수 있고, 전하를 저장하기에 적합한 두께를 가질 수 있어서, 후속적으로 형성되는 게이트 스택의 임계 전압을 변경할 수 있다. 본 발명의 실시예에 따르면, 전하 트랩층은 도 10c에 도시된 바와 같이 2개의 영역들(1004A 및 1004B)로 이루어진다. 실시예에서, 전하 트랩층의 영역(1004A)은, 후속 프로세스 동작들에 따라 변하지 않는 전하 트랩층으로 유지될 것이다. 그러나, 그 실시예에서, 형성된 전하 트랩층으로서의 영역(1004B)은, 영역(1004A) 위에서 제 2 유전체층을 형성하도록 소모될 것이다. 일 실시예에서, 전하 트랩층의 영역들(1004A 및 1004B)는 동일한 프로세스 단계에서 형성되고 동일한 재료로 이루어진다.
영역들(1004A 및 1004B)을 갖는 전하 트랩층은 화학 기상 증착 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 전하 트랩층은 실리콘 질화물, 실리콘 산질화물, 산소-리치 실리콘 산질화물 또는 실리콘-리치 실리콘 산질화물와 같은(그러나 이에 한정되는 것은 아님) 재료로 이루어진다. 일 실시예에서, 전하 트랩층은, 도 8로부터의 프로세스 챔버(806)와 관련하여 설명된 SiNgen TM 저압 화학 기상 증착 챔버와 같은 저압 화학 기상 증착 챔버에서 제 1 유전체층(1002) 상에 형성된다. 일 실시예에서, 제 2 프로세스 챔버는 저압 화학 기상 증착 챔버이고, 전하 트랩층의 영역들(1004A 및 1004B)은 제 1 유전체층(1002)을 형성하는데 이용되는 온도보다 낮은 온도로 형성된다. 특정한 실시예에서, 전하 트랩층의 영역들(1004A 및 1004B)은 대략 700 - 850℃ 범위의 온도에서 형성된다. 실시예에서, 제 2 프로세스 챔버는 저압 화학 기상 증착 챔버이고, 전하 트랩층은, 디클로로실란(H2SiCl2), 비스-(터트-부틸아미노)실란(BTBAS), 암모니아(NH3) 또는 아산화질소(N2O)와 같은(그러나 이에 한정되는 것은 아님) 가스들을 이용함으로써 형성된다. 본 발명의 실시예에 따르면, 전하 트랩층은, 대략 5 - 15 나노미터 범위의 전체 두께로 형성되고, 영역(1004B)은 전하 트랩층의 전체 두께의 대략 2 - 3 나노미터 범위의 두께를 차지한다. 그 실시예에서, 영역(1004A)은 전하 트랩층의 전체 두께 중 나머지, 즉, 최상부 또는 차단 유전체층을 형성하기 위해 후속적으로 소비되지 않는 전하 트랩층 부분을 차지한다.
본 발명의 다른 양상에서, 전하 트랩층은 다수의 조성물 영역들을 포함할 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 전하 트랩층은 산소-리치 부분 및 실리콘-리치 부분을 포함하고, 제 2 프로세스 챔버에서 가스들의 제 1 조성물로 산소-리치 산질화물 막을 증착하고 그 후 제 2 프로세스 챔버에서 가스들의 제 2 조성물로 실리콘-리치 산질화물 막을 증착함으로써 형성된다. 일 실시예에서, 전하 트랩층은, 암모니아(NH3) 가스의 유량을 변형하고, 아산화질소(N2O) 및 디클로로실란(SiH2Cb)을 도입함으로써 형성되어, 제 1 산소-리치 산질화물 막 및 그 후의 실리콘-리치 산질화물 막을 생성하기 위해 원하는 가스비들을 제공한다. 특정한 실시예에서, 산소-리치 산질화물 막은, 대략 2.5 - 20 분 범위의 기간 동안, 대략 0.5 - 500 Torr 범위의 압력으로 챔버를 유지하고 대략 700 - 850℃ 범위의 온도로 기판(1000)을 유지하면서, N2O, NH3 및 SiH2Cb를 포함하는 프로세스 가스 혼합물을 도입함으로서 형성된다. 추가적인 실시예에서, 프로세스 가스 혼합물은, 약 8:1 내지 약 1:8의 비를 갖는 N2O 및 NH3 및 약 1:7 내지 약 7:1의 비를 갖는 SiH2Cb 및 NH3를 포함하고, 대략 5 - 200 sccm(standard cubic centimeters per minute) 범위의 유량으로 도입될 수 있다. 다른 특정한 실시예에서, 실리콘-리치 산질화물 막은, 대략 2.5 - 20 분 범위의 기간 동안, 대략 0.5 - 500 Torr 범위의 압력으로 챔버를 유지하고 대략 700 - 850℃ 범위의 온도로 기판(1000)을 유지하면서, N2O, NH3 및 SiH2Cb를 포함하는 프로세스 가스 혼합물을 도입함으로서 형성된다. 추가적인 실시예에서, 프로세스 가스 혼합물은, 약 5 내지 약 20 sccm의 유량으로 도입되는, 약 8:1 내지 약 1:8의 비를 갖는 N2O 및 NH3 및 약 1:7 내지 약 7:1의 비로 혼합된 SiH2Cb 및 NH3를 포함한다. 본 발명의 실시예에 따르면, 전하 트랩층은, 대략 2.5 - 3.5 나노미터 범위의 두께를 갖는 바닥 산소-리치 실리콘 산질화물 부분 및 대략 9 - 10 나노미터 범위의 두께를 갖는 최상부 실리콘-리치 실리콘 산질화물 부분을 포함한다. 일 실시예에서, 전하 트랩층의 영역(1004B)은, 전하 트랩층의 최상부 실리콘-리치 실리콘 산질화물 부분의 전체 두께 중 대략 2 - 3 나노미터 범위의 두께를 차지한다. 따라서, 제 2 유전체층을 형성하기 위한 후속 소모에 대해 타겟팅되는 영역(1004B)은 전체적으로 실리콘-리치 실리콘 산질화물로 이루어질 수 있다.
도 10d는, 본 발명의 실시예에 따라, 도 9의 흐름도로부터의 동작(908)에 대응하는, 최상부 유전체층이 형성된 기판의 단면도를 도시한다. 도 10d에 대응하는 흐름도(900)의 동작(908)을 참조하면, 제 2 유전체층(1006)이 클러스터 툴의 제 1 프로세스 챔버에서 전하 트랩층(1004) 상에 형성된다.
제 2 유전체층(1006)은 일 재료로 이루어질 수 있고, 비휘발성 전하 트랩 메모리 디바이스에서 후속적으로 형성되는 게이트 스택의 커패시턴스를 현저하게 감소시키지 않고 전하 누설에 대한 배리어를 유지하기에 적합한 두께를 가질 수 있다. 본 발명의 실시예에 따르면, 제 2 유전체층(1006)은, 도 10c와 관련하여 설명된 동작(906)에서 형성된 전하 트랩층의 영역(1004B)을 소모함으로써 형성된다. 따라서, 일 실시예에서, 영역(1004B)은 제 2 유전체층(1006)을 제공하기 위해 소모되는 한편, 영역(1004A)은 전하 트랩층(1004)을 유지한다. 특정한 실시예에서, 영역(1004B)은, 대략 2 - 3 나노미터 범위의 두께를 갖는 실리콘-리치 실리콘 산질화물 영역이고, 대략 3.5 - 4.5 나노미터 범위의 두께를 갖는 제 2 유전체층(1006)을 형성하도록 산화된다. 그 실시예에서, 제 2 유전체층(1006)은, 실리콘 이산화물로 이루어진다.
제 2 유전체층(1006)은, 제 2 라디칼 산화 프로세스에 의해 형성될 수 있다. 본 발명의 실시예에 따르면, 제 2 라디칼 산화 프로세스는, 수소(Hz) 및 산소(Oz) 가스를, 도 8과 관련하여 설명된 산화 챔버들(804 또는 808)과 같은 산화 챔버 내로 유동시키는 것을 수반한다. 일 실시예에서, Hz 및 Oz의 부분압들은 서로에 대해 대략 1:50 - 1:5 범위의 비를 갖는다. 그러나, 실시예에서, 점화 이벤트는 수행되지 않는데, 통상적으로 점화 이벤트는 이와 달리, Hz 및 Oz를 열분해하여 증기를 형성하기 위해 이용될 것이다. 대신에, Hz 및 Oz는 영역(1004B)의 표면에 라디칼들을 형성하기 위해 반응하도록 허용된다. 일 실시예에서, 라디칼들은, 영역(1004B)을 소모하여 제 2 유전체층(1006)을 제공하는데 이용된다. 특정한 실시예에서, 제 2 라디칼 산화 프로세스는, OH 라디칼, HO2 라디칼 또는 O 디라디칼과 같은(그러나 이에 한정되는 것은 아님) 라디칼로 산화하는 것을 포함한다. 특정한 실시예에서, 제 2 라디칼 산화 프로세스는, 대략 5 - 15 Torr 범위의 압력으로 대략 950 - 1100℃ 범위의 온도에서 수행된다. 일 실시예에서, 대략 1 - 3 분 범위의 지속기간 동안 라디칼 산화 프로세스가 수행된다. 본 발명의 실시예에 따르면, 제 1 유전체층(1002)은 고밀도 저수소 함유 막으로서 형성된다. 일 실시예에서, 도 10d에 도시되고 흐름도(900)에 도시된 바와 같이, 완전한 제 2 유전체층(1006)을 형성하기 위해 어떠한 추가적인 증착 단계도 요구되지 않는다. 클러스터 툴에서 웨이퍼 패스-쓰루 로지스틱스(logistics)에 따라, 제 2 라디칼 산화 프로세스는, 제 1 유전체층(1002)을 형성하는데 이용된 제 1 라디칼 산화 프로세스와 동일한(즉, 제 1) 챔버에서 또는 클러스터 툴의 다른(예를 들어, 제 3) 프로세스 챔버에서 수행될 수 있다. 따라서, 본 발명의 실시예에 따르면, 제 1 프로세스 챔버에 대한 참조는, 제 1 프로세스 챔버로의 재도입을 의미하도록 또는 제 1 프로세스 챔버와는 상이한 프로세스 챔버로의 도입을 의미하도록 이용될 수 있다.
제 2 유전체층(1006)을 형성하는 것에 후속하여 그러나 클러스터 툴로부터 기판(1000)을 제거하기 전에, 흐름도(900)의 동작(910)을 참조하면, 제 2 유전체층(1006)은 제 1 프로세스 챔버에서 질화 프로세스를 추가로 겪을 수 있다. 본 발명의 실시예에 따르면, 질화 프로세스는, 대략 30 초 - 60 초 범위의 지속기간 동안 대략 900 - 1100℃ 범위의 온도로 질소를 포함하는 분위기에서 제 2 유전체층(1006)을 어닐링하는 것을 포함한다. 일 실시예에서, 질소를 포함하는 분위기는, 질소(N2), 아산화질소(N2O), 이산화질소(NO2), 일산화질소(NO) 또는 암모니아(NH3)와 같은(그러나 이에 한정되는 것은 아님) 가스로 이루어진다. 대안적으로, 이러한 질화 단계, 즉, 흐름도(900)로부터의 동작(910)은 스킵될 수 있고, 웨이퍼는 클러스터 툴로부터 언로딩된다.
따라서, 본 발명의 실시예에 따르면, 제 1 유전체층(1002), 전하 트랩층(1004) 및 제 2 유전체층(1006)을 포함하는 ONO 스택은 클러스터 툴 내에서 단일 패스에서 형성된다. 이러한 층들을 클러스터 툴 내에서 단일 패스에서 제조함으로써, 제 1 유전체층(1002)과 전하 트랩층(1004) 사이 및 전하 트랩층(1004)과 제 2 유전체층(1006) 사이의 깨끗한 계면들이 보존될 수 있다. 일 실시예에서, 제 1 유전체층(1002), 전하 트랩층(1004) 및 제 2 유전체층(1006)은 클러스터 툴 내에서 진공을 파괴함이 없이 형성된다. 일 실시예에서, 각각의 층은 상이한 온도에서 형성되어, 현저한 경사 시간 불이익을 초래함이 없이 막 특성들이 맞춤화된다. 게다가, 배치 프로세싱 툴들에서 제조하는 것과는 반대로 이러한 층들을 클러스터 툴에서 제조함으로써, 층들의 스택의 전반적인 균일성이 최적화될 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 층들(1002, 1004 및 1006)을 클러스터 툴에서 제조함으로써, 단일 웨이퍼에 걸친 층들(1002, 1004 및 1006)의 스택의 두께에서의 변동성은 대략 30%만큼 크게 감소될 수 있다. 예시적인 실시예에서, 1cr은 제 1 유전체층(1002)의 두께의 대략 1 - 2% 범위이다. 특정한 실시예에서, 클러스터 툴은 단일 웨이퍼 클러스터 툴이다.
제 1 유전체층(1002), 전하 트랩층(1004) 및 제 2 유전체층(1006)을 포함하는 ONO 스택의 제조시에, 비휘발성 전하 트랩 메모리 디바이스는 ONO 스택의 패터닝된 부분을 포함하도록 제조될 수 있다. 도 10e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 10e를 참조하면, 비휘발성 전하 트랩 메모리 디바이스는 기판(1000) 상에 형성된 ONO 스택의 패터닝된 부분을 포함한다. ONO 스택은, 제 1 유전체층(1002), 전하 트랩층(1004) 및 제 2 유전체층(1006)을 포함한다. 제 2 유전체층(1006) 상에 게이트층(1008)이 배치된다. 비휘발성 전하 트랩 메모리 디바이스는, ONO 스택의 양측에서 기판(1000)에 소스 및 드레인 영역들(1012)을 더 포함하여, ONO 스택 아래의 기판(1000)에 채널 영역(1014)을 정의한다. 한 쌍의 유전체 스페이서들(1010)이, 제 1 유전체층(1002), 전하 트랩층(1004), 제 2 유전체층(1006) 및 게이트층(1008)의 측벽들을 절연한다. 특정한 실시예에서는, 채널 영역(1014)이 P-타입으로 도핑되고, 대안적 실시예에서는, 채널 영역(1014)이 N-타입으로 도핑된다.
본 발명의 실시예에 따르면, 도 10e와 관련하여 설명된 비휘발성 전하 트랩 메모리 디바이스는 SONOS-타입 디바이스이다. 통상적으로, SONOS는, "Semiconductor-Oxide-Nitride-Oxide-Semiconductor"를 나타내고, 여기서 첫번째 "Semiconductor"는 채널 영역 재료를 지칭하고, 첫번째 "Oxide"는 터널 유전체층을 지칭하고, "Nitride"는 전하 트랩 유전체층을 지칭하고, 두번째 "Oxide"는 최상부 유전체층(또한 차단 유전체층으로 알려짐)을 지칭하고, 두번째 "Semiconductor"는 게이트층을 지칭한다. 따라서, 본 발명의 실시예에 따르면, 제 1 유전체층(1002)은 터널 유전체층이고, 제 2 유전체층(1006)은 차단 유전체층이다.
게이트층(1008)은, SONOS-타입 트랜지스터의 동작 동안 바이어스를 수용하기에 적합한 임의의 도체 또는 반도체 재료로 이루어질 수 있다. 본 발명의 실시예에 따르면, 게이트층(1008)은 화학 기상 증착 프로세스에 의해 형성되고, 도핑된 다결정 실리콘으로 이루어진다. 다른 실시예에서, 게이트층(1008)은 물리 기상 증착에 의해 형성되고, 금속 질화물들, 금속 탄화물들, 금속 규화물들, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 루테늄, 팔라듐, 백금, 코발트 또는 니켈을 포함할 수 있는(그러나 이에 한정되는 것은 아님) 금속-함유 재료로 이루어진다.
기판(1000)의 소스 및 드레인 영역들(1012)은, 채널 영역(1014)과 반대 전도율을 갖는 임의의 영역들일 수 있다. 예를 들어, 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(1012)은 N-타입 도핑된 영역들인 한편 채널(1014)은 P-타입 도핑된 영역이다. 일 실시예에서, 기판(1000) 및 그에 따른 채널 영역(1014)은, 1 x 1015 - 1 x 1019 원자/cm3 범위의 붕소 농도를 갖는 붕소-도핑된 단결정 실리콘으로 이루어진다. 그 실시예에서, 그 실시예에서, 소스 및 드레인 영역들(1012)은, 5 x 1016 - 5 x 1019 원자/cm3 범위의 N-타입 도펀트들의 농도를 갖는 인- 또는 비소-도핑된 영역들로 이루어진다. 특정한 실시예에서, 소스 및 드레인 영역들(1012)은 기판(1000)에서 80 - 200 나노미터 범위의 깊이를 갖는다. 본 발명의 실시예에 따르면, 소스 및 드레인 영역들(1012)은 P-타입 도핑된 영역들인 한편, 채널 영역(1014)은 N-타입 도핑된 영역이다.
본 발명의 다른 양상에 따르면, 전하 트랩층은 다수의 조성물 영역들을 포함할 수 있고, 여기서 터널 유전체층에 가장 가까운 조성물 영역은 라디칼 산화 프로세스를 겪는다. 도 11은, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서 일련의 동작들을 표현하는 흐름도(1100)를 도시한다. 도 12a 내지 도 12e는, 본 발명의 실시예에 따라 비휘발성 전하 트랩 메모리 디바이스의 제조시의 동작들을 표현하는 단면도들을 도시한다.
도 12a는, 본 발명의 실시예에 따라, 도 11의 흐름도로부터의 동작(1102)에 대응하는, 제 1 유전체층이 형성된 기판의 단면도를 도시한다. 도 12a에 대응하는 흐름도(1100)의 동작(1102)을 참조하면, 제 1 유전체층(1202)을 형성하기 위해 기판(1200)은 클러스터 툴의 제 1 프로세스 챔버에서 제 1 라디칼 산화 프로세스를 겪는다. 기판(1200) 및 제 1 유전체층(1202)은, 도 10a 및 도 10b로부터의 기판(1000) 및 제 1 유전체층(1002)과 관련하여 각각 설명된 재료들로 이루어질 수 있다. 제 1 유전체층(1202)을 형성하는데 이용되는 라디칼 산화 프로세스는, 도 10b와 관련하여 설명된 제 1 유전체층(1002)을 형성하는데 이용된 라디칼 산화 프로세스와 유사할 수 있다.
제 1 유전체층(1202)을 형성하는 것에 후속하여 그러나 임의의 추가적인 프로세싱 전에, 흐름도(1100)의 동작(1104)을 참조하면, 제 1 유전체층(1202)은 질화 프로세스를 겪을 수 있다. 질화 프로세스는, 흐름도(900)의 동작(904)과 관련하여 설명된 질화 프로세스와 유사할 수 있다. 일 실시예에서, 질화 프로세스는 제 1 유전체층(1202)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 다른 예에서, 질화는 별개의 프로세스 챔버에서 발생한다. 대안적으로, 질화 단계는 스킵될 수 있다.
도 12b는, 본 발명의 실시예에 따라, 도 11의 흐름도로부터의 동작(1106)에 대응하는, 전하 트랩층의 산소-리치 실리콘 산질화물 부분이 형성된 기판의 단면도를 도시한다. 도 12b에 대응하는 흐름도(1100)의 동작(1106)을 참조하면, 산소-리치 실리콘 산질화물 부분(1204A)이 클러스터 툴의 제 2 프로세스 챔버에서 제 1 유전체층(1202) 상에 형성된다. 산소-리치 실리콘 산질화물 부분(1204A)은 산소-리치 실리콘 산질화물 재료로 이루어질 수 있고, 도 10c로부터의 제 1 영역(1004A)과 관련하여 설명된 기술에 의해 형성될 수 있다.
본 발명의 실시예에 따라, 흐름도(1100)로부터의 동작(1108)을 참조하면, 산소-리치 실리콘 산질화물 부분(1204A)은 클러스터 툴의 제 1 프로세스 챔버에서 제 2 라디칼 산화 프로세스를 겪는다. 제 2 라디칼 산화 프로세스는, 도 10b 및 도 10d와 관련하여 각각 설명된 제 1 유전체층(1002) 또는 제 2 유전체층(1006)을 형성하는데 이용된 라디칼 산화 프로세스들 중 하나와 유사할 수 있다. 실시예에서, 제 2 라디칼 산화 프로세스를 수행하는 것이 가능해지는데, 이는, 산소-리치 실리콘 산질화물 부분(1204A)이 툴 내의 환경에서 유지되고 따라서 깨끗한 표면을 보유하기 때문이다. 일 실시예에서, 제 2 라디칼 산화 프로세스는 산소-리치 실리콘 산질화물 부분(1204A)을 조밀화한다. 클러스터 툴내의 웨이퍼 패스-쓰루 로지스틱스에 따라, 제 2 라디칼 산화 프로세스는, 제 1 유전체층(1202)을 형성하는데 이용된 라디칼 산화 프로세스와 동일한(즉, 제 1) 챔버에서 또는 다른(예를 들어, 제 3) 프로세스 챔버에서 수행될 수 있다. 따라서, 본 발명의 실시예에 따르면, 제 1 프로세스 챔버에 대한 참조는, 제 1 프로세스 챔버로의 재도입을 의미하도록 또는 제 1 프로세스 챔버와는 상이한 프로세스 챔버로의 도입을 의미하도록 이용될 수 있다.
도 12c는, 본 발명의 실시예에 따라, 도 11의 흐름도로부터의 동작(1110)에 대응하는, 전하 트랩층의 실리콘-리치 실리콘 산질화물 부분이 형성된 기판의 단면도를 도시한다. 도 12c에 대응하는 흐름도(1100)의 동작(1110)을 참조하면, 제 1 영역(1204B) 및 제 2 영역(1204C)을 갖는 실리콘-리치 실리콘 산질화물 부분이 클러스터 툴의 제 2 프로세스 챔버의 산소-리치 실리콘 산질화물 부분 상에 형성된다. 실리콘-리치 실리콘 산질화물 부분은, 실리콘-리치 실리콘 산질화물 재료로 이루어질 수 있고, 도 10c로부터의 제 2 영역(1004B)과 관련하여 설명된 기술에 의해 형성될 수 있다. 클러스터 툴 내의 웨이퍼 패스-쓰루 로지스틱스에 따라, 전하 트랩층의 실리콘-리치 실리콘 산질화물 부분의 증착은, 전하 트랩층의 산소-리치 실리콘 산질화물 부분(1204A)의 증착과 동일한(즉, 제 2) 챔버에서 또는 다른 프로세스 챔버에서 수행될 수 있다. 따라서, 본 발명의 실시예에 따르면, 제 2 프로세스 챔버에 대한 참조는, 제 2 프로세스 챔버로의 재도입을 의미하도록 또는 제 2 프로세스 챔버와는 상이한 프로세스 챔버로의 도입을 의미하도록 이용될 수 있다.
도 12d는, 본 발명의 실시예에 따라, 도 11의 흐름도로부터의 동작(1112)에 대응하는, 최상부 유전체층이 형성된 기판의 단면도를 도시한다. 도 12d에 대응하는 흐름도(1100)의 동작(1112)을 참조하면, 제 2 유전체층(1206)이 클러스터 툴의 제 1 프로세스 챔버에서 전하 트랩층(1204) 상에 형성된다. 본 발명의 실시예에 따르면, 제 2 유전체층(1206)은, 제 3 라디칼 산화 프로세스에 의해 실리콘-리치 실리콘 산질화물 부분의 제 2 영역(1204C)을 소모함으로써 형성된다. 따라서, 일 실시예에서, 제 1 유전체층(1202)과 제 2 유전체층(1204) 사이의 나머지 전하 트랩층(1204)은, 도 12d에 도시된 바와 같이, 실리콘-리치 실리콘 산질화물 부분(1204)의 제 1 영역(1204B) 및 산소-리치 실리콘 산질화물 부분(1204A)으로 이루어진다. 제 2 유전체층(1206)을 제공하기 위해 실리콘-리치 실리콘 산질화물 의 제 2 영역(1204C)을 소모하는데 이용되는 제 3 라디칼 산화 프로세스는, 도 10d와 관련하여 설명된 제 2 유전체층(1006)을 형성하는데 이용되는 라디칼 산화 프로세스와 유사할 수 있다. 클러스터 툴 내의 웨이퍼 패스-쓰루 로지스틱스에 따라, 제 3 라디칼 산화 프로세스는, 제 1 유전체층(1202)을 형성하는데 이용된 라디칼 산화 프로세스와 동일한(즉, 제 1) 챔버에서 또는 다른(예를 들어, 제 3) 프로세스 챔버에서 수행될 수 있다. 따라서, 본 발명의 실시예에 따르면, 제 1 프로세스 챔버에 대한 참조는, 제 1 프로세스 챔버로의 재도입을 의미하도록 또는 제 1 프로세스 챔버와는 상이한 프로세스 챔버로의 도입을 의미하도록 이용될 수 있다.
제 2 유전체층(1206)을 형성하는 것에 후속하여 그러나 클러스터 툴로부터 기판(1200)을 제거하기 전에, 흐름도(1100)의 동작(1114)을 참조하면, 제 2 유전체층(1206)은 제 1 프로세스 챔버에서 질화 프로세스를 추가로 겪을 수 있다. 질화 프로세스는, 흐름도(900)의 동작(910)과 관련하여 설명된 질화 프로세스와 유사할 수 있다. 일 실시예에서, 질화 프로세스는 제 2 유전체층(1206)을 형성하는데 이용된 것과 동일한 프로세스 챔버에서 수행된다. 다른 예에서, 질화는 별개의 프로세스 챔버에서 발생한다. 대안적으로, 이러한 질화 단계는 스킵될 수 있다.
제 1 유전체층(1202), 전하 트랩층(1204) 및 제 2 유전체층(1206)을 포함하는 ONO 스택의 제조시에, 비휘발성 전하 트랩 메모리 디바이스는 ONO 스택의 패터닝된 부분을 포함하도록 제조될 수 있다. 도 12e는, 본 발명의 실시예에 따른 비휘발성 전하 트랩 메모리 디바이스의 단면도를 도시한다.
도 12e를 참조하면, 비휘발성 전하 트랩 메모리 디바이스는 기판(1200) 상에 형성된 ONO 스택의 패터닝된 부분을 포함한다. ONO 스택은, 제 1 유전체층(1202), 전하 트랩층(1204) 및 제 2 유전체층(1206)을 포함한다. 제 2 유전체층(1206) 상에 게이트층(1208)이 배치된다. 비휘발성 전하 트랩 메모리 디바이스는, ONO 스택의 양측에서 기판(1200)에 소스 및 드레인 영역들(1212)을 더 포함하여, ONO 스택 아래의 기판(1200)에 채널 영역(1214)을 정의한다. 한 쌍의 유전체 스페이서들(1210)이, 제 1 유전체층(1202), 전하 트랩층(1204), 제 2 유전체층(1206) 및 게이트층(1208)의 측벽들을 절연한다. 본 발명의 실시예에 따르면, 전하 트랩층(1204)은, 도 12e에 도시된 바와 같이, 산소-리치 실리콘 산질화물 부분(1204A) 및 실리콘-리치 실리콘 산질화물 부분(1204B)으로 이루어진다. 일 실시예에서, 비휘발성 전하 트랩 메모리 디바이스는 SONOS-타입 디바이스이다. 게이트층(1208), 소스 및 드레인 영역들(1212) 및 채널 영역(1214)은 도 10e로부터의 게이트층(1008), 소스 및 드레인 영역들(1012) 및 채널 영역(1014)과 관련하여 설명된 재료들로 이루어질 수 있다.
본 발명의 다른 양상에서, 산화 챔버에서 기판의 최상부 면의 라디칼 산화에 의해 형성된 유전체층은, 유전체층이 성장되는 기판의 결정면 배향의 차이에 덜 민감 할 수 있다. 예를 들어, 일 실시예에서, 차동적 결정면 산화 레이트들에 의해 유발되는 코너링 효과는 클러스터 툴의 산화 챔버에서 유전체층을 형성함으로써 상당히 감소된다. 도 13a는 본 발명의 실시예에 따라, 제 1 및 제 2 노출된 결정면들을 포함하는 기판의 단면도이다.
도 13a를 참조하면, 기판(1300)은 그 위에 형성된 절연 영역들(1302)을 갖는다. 기판(1300)은, 도 10a로부터의 기판(1000)과 관련하여 설명된 재료로 이루어질 수 있다. 절연 영역들(1302)은, 기판(1300)으로의 부착에 적합한 절연 재료로 이루어질 수 있다. 기판(1300)의 노출된 부분은 절연 영역들(1302)의 최상부 면 위로 연장된다. 본 발명의 실시예에 따르면, 기판(1300)의 노출된 부분은 제 1 노출된 결정면(1304) 및 제 2 노출된 결정면(1306)을 갖는다. 일 실시예에서, 제 1 노출된 결정면(1304)의 결정 배향은 제 2 노출된 결정면(1306)의 결정 배향과는 상이하다. 특정한 실시예에서, 표면(1300)은, 실리콘으로 이루어지고, 제 1 노출된 결정면(1304)은 <100> 배향을 갖고, 제 2 노출된 결정면(1306)은 <110> 배향을 갖는다.
기판(1300)은, 기판(1300)의 최상부 면을 소모(산화)함으로써 유전체층을 형성하기 위해 클러스터 툴에서 라디칼 산화 프로세스를 겪을 수 있다. 일 실시예에서, 라디칼 산화 프로세스에 의한 기판(1300)의 산화는, OH 라디칼, H02 라디칼 또는 0 디라디칼을 포함하는 그룹으로부터 선택된 라디칼을 이용하여 산화하는 것을 포함한다. 도 13b는, 본 발명의 실시예에 따라, 제 1 및 제 2 결정면들(1304 및 1306)을 각각 포함하고, 유전체층(1308)이 형성된 기판(1300)의 단면도를 도시한다. 실시예에서, 도 13b에 도시된 바와 같이, 유전체층(1308)의 제 1 부분(1308A)은 제 1 노출된 결정면(1304) 상에 형성되고, 유전체층(1308)의 제 2 부분(1308B)은 제 2 노출된 결정면(1306) 상에 형성된다. 일 실시예에서, 제 1 노출된 결정면(1304) 및 제 2 노출된 결정면(1306)의 결정면 배향이 상이한 경우에도, 유전체층(1308)의 제 1 부분(1308A)의 두께 T10f는 유전체층(1308)의 제 2 부분(1308B)의 두께 T2와 대략 동일하다. 특정한 실시예에서, 기판(1300)의 라디칼 산화는 대략 5 - 15 Torr 범위의 압력으로 대략 950 - 1100℃ 범위의 온도에서 수행된다. 일 실시예에서, 유전체층(1308)을 형성하는 것에 후속하여, 기판(1300)은, 대략 30 초 - 60 초 범위의 지속기간 동안 대략 900 - 1100℃ 범위의 온도로 질소를 포함하는 분위기에서 산화 챔버에서 어닐링된다.
구현들 및 대안들
일 양상에서 본 개시는, 산화물 분리 다중층 전하 저장 구조를 포함하는 메모리 디바이스들에 관한 것이다. 도 14는, 하나의 이러한 반도체 메모리 디바이스(1400)의 실시예의 측단면도를 도시하는 블록도이다. 메모리 디바이스(1400)는 기판(1408)의 표면(1406) 상에 형성된 ONONO 구조(1404)를 포함하는 SONONOS 스택(1402)을 포함한다. 기판(1408)은, 게이트 스택(1402)에 대해 정렬되고 채널 영역(1412)에 의해 분리되는 소스 및 드레인 영역들과 같은 하나 또는 그 초과의 확산 영역들(1410)을 포함한다. 일반적으로, SONONOS 구조(1402)는, ONONO 구조(1404) 위에 형성되고 그와 접촉하는 폴리실리콘 또는 금속 게이트층(1414)을 포함한다. 게이트(1414)는 ONONO 구조(1404)에 의해 기판(1408)으로부터 분리 또는 전기 절연된다. ONONO 구조(1404)는, 스택(1402)을 채널 영역(1412)으로부터 분리 또는 전기 절연하는 얇은 하부 산화물층 또는 터널링 산화물층(1416), 최상부 또는 차단 산화물층(1420) 및 다중층 전하 저장층(1404)을 포함한다. 다중층 전하 저장층은 일반적으로, 실리콘-리치 질소-리치 및 산소-린(lean) 최상부 질화물층(1418)과 실리콘-리치 산소-리치 바닥 질화물층(1419)를 포함하는, 상이한 조성의 실리콘, 산소 및 질소를 갖는 적어도 2개의 질화물층들, 및 산화물 안티-터널링층(1421)을 포함한다.
실리콘-리치 산소-리치 바닥 질화물층(1419)은 프로그래밍 이후 및 소거 이후의 전하 손실율을 감소시키고, 이것은 보유 모드에서 작은 전압 시프트에서 강조되는 한편, 실리콘-리치 질소-리치 및 산소-린 최상부 질화물층(1418)은, 실리콘-산화물-산질화물-산화물-실리콘 구조의 실시예를 이용하여 제조된 메모리 디바이스들의 전하 손실율을 손상시키지 않고 프로그램과 소거 전압 사이의 초기 차이에서의 증가 및 속도를 개선하여, 디바이스의 동작 수명을 연장시키는 것이 발견되었다.
안티-터널링층(1421)은, 바닥 질화물층(1419)으로의 터널링으로부터 프로그래밍 동안 상부 질화물층(1418)의 경계들에서 누적되는 전하의 가능성을 상당히 감소시켜, 도 1에 도시된 구조의 경우보다 더 낮은 누설 전류를 도출할 수 있음이 추가로 발견되었다.
다중층 전하 저장층은 약 50 Å 내지 약 150 Å의 전체 두께를 가질 수 있고, 특정한 실시예들에서는 약 100 Å 미만이고, 안티-터널링층(1421)의 두께는 약 5 Å 내지 약 20 Å이고, 질화물층들(1418, 1419)의 두께는 실질적으로 동일하다.
일 실시예에 따라 분리 다중층 전하 저장 구조를 형성 또는 제조하는 방법이 이제 도 15의 흐름도를 참조하여 설명될 것이다.
도 15를 참조하면, 방법은, 기판의 표면 상의 실리콘 함유층 상에 터널링 산화물층과 같은 제 1 산화물층을 형성하는 것으로 시작한다(1500). 앞서 언급된 바와 같이, 터널링 산화물층은 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디칼 산화 프로세스를 포함하는 임의의 적합한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 라디칼 산화 프로세스는, 수소(H2) 및 산소(O2) 가스를 프로세싱 챔버 또는 노로 유동시켜, 기판의 일부의 산화 소모에 의해 터널링 산화물층을 성장시키는 것을 수반한다.
다음으로, 다중층 전하 저장층의 제 1 또는 바닥 질화물 또는 질화물 함유층이 터널 산화물층의 표면 상에 형성된다(1502). 일 실시예에서, 질화물층들은, 실리콘 소스, 예를 들어, 실란(SiH4), 클로로실란(SiH3Cl), 디클로로실란 또는 DCS(SiH2Cl2), 테트라클로로실란(SiCl4) 또는 비스-3차부틸아미노 실란(BTBAS), 질소 소스, 예를 들어, 질소(N2), 암모니아(NH3), 삼산화질소(NO3) 또는 아산화질소(N2O), 및 산소 함유 가스, 예를 들어, 산소(O2) 또는 N2O를 이용하여 저압 CVD 프로세스에서 형성 또는 증착된다. 대안적으로, 예를 들어, NH3 대신에 중수소화 암모니아(ND3)로 대체하는 것을 포함하는, 수소가 중수소로 대체된 가스들이 이용될 수 있다. 수소 대신 중수소로 대체하는 것은, 실리콘-산화물 계면에서 Si 단글링 결합(dangling bond)들을 유리하게 비활성화시켜 디바이스의 NBTI(Negative Bias Temperature Instability) 수명을 증가시킨다.
예를 들어, 하부 또는 바닥 질화물층은, 기판을 증착 챔버에 배치하고, 약 2.5 분 내지 약 20 분의 기간 동안, 약 700℃ 내지 약 850℃의 온도로, 그리고 특정 실시예들에서는 적어도 약 760℃로 기판을 유지하고 약 5 mT(milliTorr) 내지 약 500 mT의 압력으로 챔버를 유지하면서, N2O, NH3 및 DCS를 포함하는 프로세스 가스를 도입시킴으로써 터널링 산화물층 상에 증착될 수 있다. 상세하게는, 프로세스 가스는, 약 8:1 내지 약 1:8의 비로 혼합된 N2O 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 200 sccm(standard cubic centimeters per minute)의 유량으로 도입될 수 있다. 이러한 조건 하에서 생성 또는 증착된 산질화물층은 실리콘-리치 산소-리치 바닥 질화물층을 생성하는 것이 발견되었다.
다음으로, 안티-터널링층은 바닥 질화물층의 표면 상에 형성 또는 증착된다(1504). 터널링 산화물층에서와 같이, 안티-터널링층은, 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디칼 산화 프로세스를 포함하는 임의의 적합한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 라디칼 산화 프로세스는, 수소(H2) 및 산소(O2) 가스를 배치 프로세싱 챔버 또는 노로 유동시켜, 바닥 질화물층의 일부의 산화 소모에 의해 안티-터널링층을 성장시키는 것을 수반한다.
그 다음, 다중층 전하 저장층의 제 2 또는 최상부 질화물층이 안티-터널링층의 표면 상에 형성된다(1506). 최상부 질화물층은, 약 2.5 분 내지 약 20 분의 기간 동안, 약 700℃ 내지 약 850℃의 기판 온도에서, 그리고 특정 실시예들에서는 적어도 약 760℃에서 약 5 mT 내지 약 500 mT의 챔버 압력으로, N2O, NH3 및 DCS를 포함하는 프로세스 가스를 이용하는 CVD 프로세스에서 안티-터널링층(1421) 상에 증착될 수 있다. 상세하게는, 프로세스 가스는, 약 8:1 내지 약 1:8의 비로 혼합된 N2O 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 20 sccm의 유량으로 도입될 수 있다. 이러한 조건 하에서 생성 또는 증착된 산질화물층은 실리콘-리치 질소-리치 및 산소-린 최상부 질화물층(1418)을 생성하고, 이는, 실리콘-산화물-산질화물-산화물-실리콘 구조의 실시예를 이용하여 제조된 메모리 디바이스들의 전하 손실율을 손상시키지 않고 프로그램과 소거 전압 사이의 초기 차이에서의 증가 및 속도를 개선하여, 디바이스의 동작 수명을 연장시키는 것이 발견되었다.
몇몇 실시예들에서, 실리콘-리치 질소-리치 및 산소-린 최상부 질화물층은, 그 내부의 트랩들의 수를 증가시키기 위해 선택되는 농도의 탄소를 추가로 포함하기 위해, 약 7:1 내지 약 1:7의 비로 혼합된 BTBAS 및 암모니아(NH3)를 포함하는 프로세스 가스를 이용하는 CVD 프로세스에서 안티-터널링층 상에 증착될 수 있다. 제 2 산질화물층 내의 탄소의 선택된 농도는 약 5% 내지 약 15%의 탄소 농도를 포함할 수 있다.
마지막으로, 최상부 차단 산화물층 또는 HTO층이 다중층 전하 저장층의 제 2 층의 표면 상에 형성된다(1508). 터널링 산화물층 및 안티-터널링층에서와 같이, HTO층은, 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디칼 산화 프로세스를 포함하는 임의의 적합한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, HTO층은 플라즈마 프로세스 챔버에서 수행되는 플라즈마 산화를 이용하여 형성된다. 이러한 프로세스에 대해 이용되는 통상적인 증착 조건들은, 1500W 내지 10000W 범위의 R.F 전력, 0% 내지 90% 용적 퍼센트의 H2 및 H2를 갖는 O2, 300C 내지 400C의 기판 온도, 20 내지 60초의 증착 시간이다.
대안적으로, HTO층은, ISSG 산화 프로세스를 이용하여 형성된다. 일 실시예에서 ISSG는, 약 0.5% 내지 33% 수소가 추가된 산소 리치 가스 혼합 수소를 이용하여 약 1050℃의 온도 및 약 8 내지 12 Torr의 압력으로, 앞서 설명된 Applied Materials로부터의 ISSG 챔버와 같은 RTP 챔버에서 수행된다. 증착 시간은 20 내지 60 초 범위이다.
어느 실시예에서든, HTO층을 형성하는 프로세스 동안 최상부 질화물층 중 일부가 효과적으로 소모 또는 산화됨에 따라 최상부 질화물층의 두께가 조정 또는 증가될 수 있음이 인식될 것이다.
선택적으로, 방법은, 트랜지스터 또는 디바이스의 게이트층을 형성하기 위해 HTO층의 표면 상에 금속 또는 폴리실리콘 함유층을 형성 또는 증착하는 것을 더 포함할 수 있다(1508). 게이트층은, 예를 들어, 실리콘-산화물-질화물-산화물-질화물-산화물-실리콘(SONOS) 구조를 형성하기 위해 CVD 프로세스에 의해 증착되는 폴리실리콘층일 수 있다.
다른 양상에서, 본 개시는 또한, 기판의 표면 상에 또는 그 위에 형성된 채널의 2측 또는 그 초과의 측들을 오버라잉하는 전하 트랩 영역들을 포함하는 멀티게이트 또는 멀티게이트-표면 메모리 디바이스들, 및 이를 제조하는 방법에 관한 것이다. 멀티게이트 디바이스들은 평면 및 비평면 디바이스들 모두를 포함한다. 평면 멀티게이트 디바이스(미도시)는 일반적으로 더블-게이트 평면 디바이스를 포함하고, 여기서, 후속적으로 형성되는 채널의 아래에 제 1 게이트를 형성하기 위해 다수의 제 1 층들이 증착되고, 제 2 게이트를 형성하기 위해 그 위에 다수의 제 2 층들이 증착된다. 비평면 멀티게이트 디바이스는 일반적으로, 기판의 표면 상에 또는 그 위에 형성되고 3측 또는 그 초과의 측들 상에서 게이트에 의해 둘러싸인 수평 또는 수직 채널을 포함한다.
도 16a는 전하 트랩 영역을 포함하는 비평면 멀티게이트 메모리 디바이스의 일 실시예를 도시한다. 도 16a를 참조하면, 통상적으로 finFET로 지칭되는 메모리 디바이스(1600)는 메모리 디바이스의 소스(1608) 및 드레인(1610)을 접속시키는 기판(1606) 상의 표면(1604)을 오버라잉하는 반도체 재료의 층 또는 박막으로부터 형성되는 채널(1602)을 포함한다. 채널(1602)은 디바이스의 게이트(1612)를 형성하는 핀(fin)에 의해 3개 측면들 상에 인클로징된다. (소스로부터 드레인으로의 방향에서 측정되는) 게이트(1612)의 두께는 디바이스의 유효 채널 길이를 결정한다.
본 개시물에 따르면, 도 16a의 비평면 멀티게이트 메모리 디바이스(1600)는 분리 전하 트랩 영역을 포함할 수 있다. 도 16b는 다중층 전하 저장층(1614)을 예시하는 게이트(1612), 채널(1602) 및 기판(1606)의 일부분을 포함하는 도 16a의 비평면 메모리 디바이스의 일부분의 단면도이다. 게이트(1612)는 메모리 디바이스(1600)의 제어 게이트를 형성하기 위해 차단층을 오버라잉하는 금속 게이트층(1620) 및 차단 유전체(1618), 상승된 채널(1602)을 오버라잉하는 터널 산화물층(1616)을 더 포함한다. 일부 실시예들에서 도핑된 폴리실리콘은 폴리실리콘 게이트층을 제공하기 위해 금속 대신에 증착될 수 있다. 채널(1602) 및 게이트(1612)는 기판 상에 또는 그 위에 형성되는, 매립된 산화물층과 같은 절연 또는 유전체층(1622) 상에 또는 기판(1606) 상에 직접 형성될 수 있다.
도 16b를 참조하면, 다중층 전하 저장층(1614)은 터널 산화물층(1616)에 더 가까운 질화물을 포함하는 적어도 하나의 하부 또는 바닥 전하 트랩층(1624) 및 바닥 전하 트랩층을 오버라잉하는 상부 또는 최상부 전하 트랩층(1626)을 포함한다. 일반적으로, 최상부 전하 트랩층(1626)은 실리콘-리치 산소-린 질화물층을 포함하며, 다수의 전하 트랩층들에 분배되는 다수의 전하 트랩들을 포함하는 한편, 바닥 전하 트랩층(1624)은 산소-리치 질화물 또는 실리콘 산질화물을 포함하며, 그 내부의 전하 트랩들의 수를 감소시키기 위해 최상부 전하 트랩층에 대해 산소-리치이다. 산소-리치에 의해 바닥 전하 트랩층(1624)에서의 산소의 농도는 약 15 내지 약 40%인 반면, 최상부 전하 트랩층(1626)에서의 산소의 농도는 약 5%보다 작음을 의미한다.
일 실시예에서, 차단 유전체(1618)는 또한 ONNO 구조를 제공하기 위해 HTO와 같은 산화물을 포함한다. 채널(1602) 및 위에 놓인 ONNO 구조는 실리콘 기판(1606) 상에 직접 형성될 수 있으며 SONNOS 구조를 제공하기 위해 도핑된 폴리실리콘 게이트층(1620)으로 오버레이될 수 있다.
도 16b에 도시된 바와 같은 일부 실시예들에서, 다중층 전하 저장층(1614)은 바닥 전하 트랩층(1624)으로부터 최상부 전하 트랩층(1626)을 분리하는, 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은, 중간 또는 안티-터널링(anti-tunneling) 층(1628)을 더 포함한다. 앞서 언급된 바와 같이, 안티-터널링층(1628)은 바닥 질화물층(1624)으로의 터널링으로부터의 프로그래밍 동안 상부 질화물층(1626)의 경계들에서 누적하는 전자 전하의 확률을 실질적으로 감소시킨다.
상술한 실시예들에 관하여, 바닥 전하 트랩층(1624) 및 최상부 전하 트랩층(1626) 중 어느 한 쪽 또는 둘 다는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어, 실리콘-리치 및 산소-리치 산질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 N2O/NH3 및 DCS/NH3 가스 혼합물을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 그 다음, 다중층 전하 저장 구조의 제 2 질화물층이 중간 산화물층 상에 형성된다. 최상부 전하 트랩층(1626)은 바닥 전하 트랩층(1624)에서와 다른 산소, 질소 및/또는 실리콘의 화학량 조성을 가지며, 또한 실리콘-리치 산소-린 최상부 질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 이용하는 CVD 프로세스에 의해 형성 또는 증착될 수 있다.
산화물을 포함하는 중간 또는 안티-터널링층(1628)을 포함하는 실시예들에서, 안티-터널링층은 라디칼 산화를 이용하여 선택된 깊이까지, 바닥 산질화물층의 산화에 의해 형성될 수 있다. 라디칼 산화는 예를 들어, 단일 웨이퍼 툴을 이용하여 1000-1100℃, 또는 배치 리액터 툴(batch reactor tool)을 이용하여 800-900℃의 온도에서 수행될 수 있다. H2 및 O2 가스들의 혼합물은 단일 웨이퍼 툴을 이용하여 1-2 분, 또는 배치 프로세스를 이용하여 30분 - 1 시간의 시간 동안, 단일 증기 툴을 이용하여 10-15 Tor 또는 배치 프로세스의 경우 300-500 Tor의 압력에서 사용될 수 있다.
마지막으로, 산화물을 포함하는 차단 유전체(1618)를 포함하는 실시예들에서, 산화물은 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서 차단 유전체(1618)의 산화물은 HTO CVD 프로세스에 증착되는 고온 산화물이다. 대안적으로, 차단 유전체(1618) 또는 차단 산화물층은 열적으로 성장될 수 있지만, 본 실시예에서 차단 산화물층을 열적으로 성장시키는 프로세스 동안 최상부 질화물의 일부가 효과적으로 소모되거나 산화됨에 따라 최상부 질화물 두께가 조정되거나 증가될 수 있다는 것이 인식될 것이다. 제 3 옵션은 라디칼 산화를 이용하여 선택된 깊이까지 최상부 질화물층을 산화시키는 것이다.
바닥 전하 트랩층(1624)에 대한 적합한 두께는 약 30Å 내지 약 160Å일 수 있으며(일부 변화가 허용되며, 예를 들어, ±10 A), 그 중 약 5-20Å은 안티-터널링층(1628)을 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 최상부 전하 트랩층(1626)에 대한 적합한 두께는 적어도 30Å일 수 있다. 특정 실시예들에서, 최상부 전하 트랩층(1626)은 최대 130Å 두께로 형성될 수 있으며, 그 중 30-70Å은 차단 유전체(1618)를 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 바닥 전하 트랩층(1624) 및 최상부 전하 트랩층(1626) 사이의 두께들의 비는 비록 다른 비들이 또한 가능할 수 있더라도, 일부 실시예들에서 대략 1:1이다.
다른 실시예들에서, 최상부 전하 트랩층(1626) 및 차단 유전체(1618) 중 어느 한 쪽 또는 둘 다는 고유전율(high K) 유전체를 포함할 수 있다. 적합한 고유전율 유전체들은 HfSiON, HfSiO 또는 HfO와 같은 하프늄 기반된 재료들, ZrSiON, ZrSiO 또는 ZrO와 같은 지르코늄 기반된 재료, 및 Y2O3와 같은 이트륨 기반된 재료를 포함한다.
도 17a 및 17b에 도시되는 다른 실시예에서, 메모리 디바이스는 메모리 디바이스의 소스 및 드레인을 접속시키는 기판 상의 표면을 오버라잉하는 반도체 재료의 박막으로 형성되는 나노와이어 채널을 포함할 수 있다. 나노와이어 채널이란 약 10 나노미터들(nm) 또는 그 미만, 및 더 바람직하게는 약 6 nm보다 작은 최대 단면 치수를 갖는, 결정 실리콘 재료의 얇은 스트립으로 형성되는 전도성 채널을 의미한다. 선택적으로, 채널은 채널의 장축에 대해 <100> 표면 결정 배향을 갖도록 형성될 수 있다.
도 17a를 참조하면, 메모리 디바이스(1700)는 기판(1706) 상의 표면을 오버라잉하거나 그 위에 있는 반도체 재료의 층 또는 박막으로 형성되며, 메모리 디바이스의 소스(1708) 및 드레인(1710)을 접속시키는 수평 나노와이어 채널(1702)을 포함한다. 도시된 실시예에서, 디바이스는 나노와이어 채널(1702)이 디바이스의 게이트(1712)에 의해 모든 측면들 상에 인클로징되는 게이트-올-어라운드(gate-all-around: GAA) 구조를 갖는다. (소스로부터 드레인 방향으로 측정되는) 게이트(1712)의 두께는 디바이스의 유효 채널 길이를 결정한다.
본 개시물에 따르면, 도 17a의 비평면 멀티게이트 메모리 디바이스(1700)는 분리 전하 트랩 영역을 포함할 수 있다. 도 17b는 분리 전하 트랩 영역을 예시하는 게이트(1712), 나노와이어 채널(1702) 및 기판(1706)의 일부분을 포함하는 도 17a의 비평면 메모리 디바이스의 일부분의 단면도이다. 도 17b를 참조하면, 게이트(1712)는 메모리 디바이스(1700)의 제어 게이트를 형성하기 위해 나노와이어 채널(1702)을 오버라잉하는 터널 산화물(1714), 분리 전하 트랩 영역, 차단 유전체(1716) 및 차단층을 오버라잉하는 게이트층(1718)을 포함한다. 게이트층(1718)은 금속 또는 도핑된 폴리실리콘을 포함할 수 있다. 분리 전하 트랩 영역은 터널 산화물(1714)에 더 가까운 질화물을 포함하는 적어도 하나의 내부 전하 트랩층(1720), 및 내부 전하 트랩층을 오버라잉하는 외부 전하 트랩층(1722)을 포함한다. 일반적으로, 외부 전하 트랩층(1722)은 실리콘-리치 산소-린 질화물층을 포함하며, 다수의 전하 트랩층들에 분배되는 다수의 전하 트랩들을 포함하는 한편, 내부 전하 트랩층(1720)은 산소-리치 질화물 또는 실리콘 산질화물을 포함하며, 그 내부의 전하 트랩들의 수를 감소시키기 위해 외부 전하 트랩층에 대해 산소-리치이다.
도시된 바와 같은 일부 실시예들에서, 분리 전하 트랩 영역은 내부 전하 트랩층(1720)으로부터 외부 전하 트랩층(1722)을 분리하는, 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은, 중간 또는 안티-터널링층(1724)을 더 포함한다. 안티-터널링층(1724)은 내부 전하 트랩층(1720)으로의 터널링으로부터의 프로그래밍 동안 외부 전하 트랩층(1722)의 경계들에서 누적하는 전자 전하의 확률을 실질적으로 감소시켜, 더 낮은 누설 전류를 발생시킨다.
상술한 실시예들에 관하여, 내부 전하 트랩층(1720) 및 외부 전하 트랩층(1722) 중 어느 한 쪽 또는 둘 다는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어, 실리콘-리치 및 산소-리치 산질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 그 다음, 다중층 전하 저장 구조의 제 2 질화물층이 중간 산화물층 상에 형성된다. 외부 전하 트랩층(1722)은 내부 전하 트랩층(1720)에서와 다른 산소, 질소 및/또는 실리콘의 화학량 조성을 가지며, 또한 실리콘-리치 산소-린 최상부 질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 이용하는 CVD 프로세스에 의해 형성 또는 증착될 수 있다.
산화물을 포함하는 중간 또는 안티-터널링층(1724)을 포함하는 실시예들에서, 안티-터널링층은 라디칼 산화를 이용하여 선택된 깊이까지, 내부 전하 트랩층(1720)의 산화에 의해 형성될 수 있다. 라디칼 산화는 예를 들어, 단일 웨이퍼 툴을 이용하여 1000-1100℃, 또는 배치 리액터 툴을 이용하여 800-900℃의 온도에서 수행될 수 있다. H2 및 O2 가스들의 혼합물은 단일 웨이퍼 툴을 이용하여 1-2 분, 또는 배치 프로세스를 이용하여 30분 - 1 시간의 시간 동안, 단일 증기 툴을 이용하여 10-15 Tor 또는 배치 프로세스의 경우 300-500 Tor의 압력에서 사용될 수 있다.
마지막으로, 차단 유전체(1716)가 산화물을 포함하는 실시예들에서, 산화물은 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서 차단 유전체(1716)의 산화물은 HTO CVD 프로세스에 증착되는 고온 산화물이다. 대안적으로, 차단 유전체(1716) 또는 차단 산화물층은 열적으로 성장될 수 있지만, 본 실시예에서 차단 산화물층을 열적으로 성장시키는 프로세스 동안 최상부 질화물의 일부가 효과적으로 소모되거나 산화됨에 따라 외부 전하 트랩층(1722)의 두께가 조정되거나 증가될 수 있음이 인식될 것이다.
내부 전하 트랩층(1720)에 대한 적합한 두께는 약 30Å 내지 약 80Å일 수 있으며(일부 변화가 허용되며, 예를 들어, ±10 A), 그 중 약 5-20Å은 안티-터널링층(1724)을 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 외부 전하 트랩층(1722)에 대한 적합한 두께는 적어도 30Å일 수 있다. 특정 실시예들에서, 외부 전하 트랩층(1722)은 최대 170Å 두께로 형성될 수 있으며, 그 중 30-70Å은 차단 유전체(1716)를 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 내부 전하 트랩층(1720) 및 외부 전하 트랩층(1722) 사이의 두께들의 비는 비록 다른 비들이 또한 가능할 수 있더라도, 일부 실시예들에서 대략 1:1이다.
다른 실시예들에서, 외부 전하 트랩층(1722) 및 차단 유전체(1716) 중 어느 한 쪽 또는 둘 다는 고유전율 유전체를 포함할 수 있다. 적합한 고유전율 유전체들은 HfSiON, HfSiO 또는 HfO와 같은 하프늄 기반된 재료들, ZrSiON, ZrSiO 또는 ZrO와 같은 지르코늄 기반된 재료, 및 Y2O3와 같은 이트륨 기반된 재료를 포함한다.
도 17c는 비트-코스트(Bit-Cost) 스케일러블(Scalable) 또는 BiCS 아키텍처(1726)에 배열되는 도 17a의 비평면 멀티게이트 디바이스들(1700)의 수직 스트링의 단면도를 도시한다. 아키텍처(1726)는 비평면 멀티게이트 디바이스들(1700)의 수직 스트링 또는 스택으로 이루어지며, 각 디바이스 또는 셀은 기판(1706)을 오버라잉하며, 메모리 디바이스의 소스 및 드레인(본 도면에 도시되지 않음)을 접속하며, 나노와이어 채널(1702)이 게이트(1712)에 의해 모든 측면들 상에 인클로징되는 게이트-올-어라운드(GAA) 구조를 갖는 채널(1702)을 포함한다. BiCS 아키텍처는 층들의 단순한 스택킹에 비교하여 임계적인 리소그래피 단계들의 수를 감소시키며, 이는 메모리 비트 당 감소된 비용을 발생시킨다.
다른 실시예에서, 메모리 디바이스는 기판상의 다수의 전도, 반도체 층들 위에 또는 그 층들로부터 돌출하는 반도체 재료로 형성되는 수직 나노와이어 채널을 포함하는 비평면 디바이스이거나 그 디바이스를 포함한다. 도 18a에서 컷어웨이(cut-away)로 도시되는 본 실시예의 일 버전에서, 메모리 디바이스(1800)는 디바이스의 소스(1804) 및 드레인(1806)을 접속시키는 반도체 재료의 실린더에 형성되는 수직 나노와이어 채널(1802)을 포함한다. 채널(1802)은 메모리 디바이스(1800)의 제어 게이트를 형성하기 위해 터널 산화물(1808), 전하 트랩 영역(1810), 차단층(1812) 및 차단층을 오버라잉하는 게이트층(1814)에 의해 둘러싸인다. 채널(1802)은 반도체 재료의 실질적으로 솔리드 실린더의 외부 층에 환형(annular) 영역을 포함할 수 있거나, 유전체 필러(filler) 재료의 실린더 위에 형성되는 환형 층을 포함할 수 있다. 상술한 수평 나노와이어들에 관하여, 채널(1802)은 단결정 채널을 형성하기 위해 폴리실리콘 또는 재결정화된 폴리실리콘을 포함할 수 있다. 선택적으로, 채널(1802)이 결정 실리콘을 포함하는 경우에, 채널은 채널의 장축에 대해 <100> 표면 결정 배향을 갖도록 형성될 수 있다.
도 18b에 도시된 바와 같은 일부 실시예들에서, 전하 트랩 영역(1810)은 터널 산화물(1808)에 가장 가까운 적어도 제 1 또는 내부 전하 트랩층(1816) 및 제 2 또는 외부 전하 트랩층(1818)을 포함하는 분리 전하 트랩 영역일 수 있다. 선택적으로, 제 1 및 제 2 전하 트랩층들은 중간 산화물 또는 안티-터널링층(1820)에 의해 분리될 수 있다.
상술한 실시예들에 관하여, 제 1 전하 트랩층(1816) 및 제 2 전하 트랩층(1818) 중 어느 한 쪽 또는 둘 다는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어, 실리콘-리치 및 산소-리치 산질화물층을 제공하기 위해 맞춤화된 유량들에서 그리고 비율들에서 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다.
마지막으로, 제 2 전하 트랩층(1818) 및 차단층(1812) 중 어느 한 쪽 또는 둘 다는 HfSiON, HfSiO, HfO, ZrSiON, ZrSiO, ZrO 또는 Y2O3와 같은 고유전율 유전체를 포함할 수 있다.
제 1 전하 트랩층(1816)을 위한 적합한 두께는 약 30Å 내지 약 80Å일 수 있으며(일부 변화가 허용되며, 예를 들어, ±10 A), 그 중 약 5-20Å은 안티-터널링층(1820)을 형성하기 위해 라디컬 산화에 의해 소모될 수 있다. 제 2 전하 트랩층(1818)에 대한 적합한 두께는 적어도 30Å일 수 있으며, 그리고 차단 유전체(1812)를 위한 적합한 두께는 약 30-70Å일 수 있다.
도 18a의 메모리 디바이스(1800)는 게이트 제 1 또는 게이트 최종 방식을 이용하여 이루어질 수 있다. 도 19a-f는 도 18a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 제 1 방식을 도시한다. 도 20a-f는 도 18a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 최종 방식을 도시한다.
도 19a를 참조하면, 게이트 제 1 방식에서 차단 산화물과 같은 제 1 또는 하부 유전체층(1902)이 기판(1906)에서의 소스 또는 드레인과 같은 제 1의, 도핑된 확산 영역(1904) 위에 형성된다. 게이트층(1908)은 디바이스의 제어 게이트를 형성하기 위해 제 1 유전체층(1902) 위에 증착되며, 제 2 또는 상부 유전체층(1910)이 그 위에 형성된다. 상술한 실시예들에 관하여, 제 1 및 제 2 유전체층들(1902, 1910)이 CVD, 라디컬 산화에 의해 증착될 수 있거나 기판 또는 하부 층의 일부분의 산화에 의해 형성될 수 있다. 게이트층(1908)은 CVD에 의해 증착되는 금속 증착된 또는 도핑된 폴리실리콘을 포함할 수 있다. 일반적으로 게이트층(1908)의 두께는 약 40 - 50Å이며, 제 1 및 제 2 유전체층들(1902, 1910)은 약 20 - 80Å이다.
도 19b를 참조하면, 제 1 개구부(1912)는 오버라잉 게이트층(1908), 및 제 1 및 제 2 유전체층들(1902, 1910)을 통해 기판(1906)에서의 확산 영역(1904)에 에칭된다. 다음으로, 터널링 산화물(1914), 전하 트랩 영역(1916) 및 차단 유전체(1918)의 층들이 개구부에 순차적으로 증착되며 그리고 상부 유전체층(1910)의 표면은 도 19c에 도시되는 중간 구조를 산출하기 위해 평탄화한다.
도시되지 않더라도, 상술한 실시예들에서와 같이 전하 트랩 영역(1916)은 터널 산화물(1914)에 더 가까운 적어도 하나의 하부 또는 바닥 전하 트랩층을 포함하는 분리 전하 트랩 영역, 및 바닥 전하 트랩층을 오버라잉하는 상부 또는 최상부 전하 트랩층을 포함할 수 있음이 이해될 것이다. 일반적으로, 최상부 전하 트랩층은 실리콘-리치 산소-린 질화물층을 포함하며, 그리고 다수의 전하 트랩층들에 분배되는 다수의 전하 트랩들을 포함하는 한편, 바닥 전하 트랩층은 산소-리치 질화물 또는 실리콘 산질화물을 포함하며, 그 내부의 전하 트랩들의 수를 감소시키기 위해 최상부 전하 트랩층에 대해 산소-리치이다. 일부 실시예들에서, 분리 전하 트랩 영역(1916)은 바닥 전하 트랩층으로부터 최상부 전하 트랩층을 분리하는, 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은, 중간 또는 안티-터널링층을 더 포함한다.
다음으로, 제 2 또는 채널 개구부(1920)는 도 19d에서 터널링 산화물(1914), 전하 트랩 영역(1916) 및 차단 유전체(1918)를 통해 이방성으로 에칭된다. 도 19e를 참조하면, 반도체 재료(1922)가 그 내부에 수직 채널(1924)을 형성하기 위해 채널 개구부에 증착된다. 수직 채널(1924)은 반도체 재료의 실질적으로 솔리드 실린더의 외부 층에서의 환형 영역을 포함할 수 있거나, 도 19e에 도시된 바와 같이, 유전체 필러 재료(1926)의 실린더를 둘러싸는 별개의, 층 반도체 재료(1922)를 포함할 수 있다.
도 19f를 참조하면, 상부 유전체층(1910)의 표면이 평탄화되며 그리고 그 내부에 형성되는, 소스 또는 드레인과 같은 제 2의, 도핑된 확산 영역(1930)을 포함하는 반도체 재료(1928)의 층이 도시된 디바이스를 형성하기 위해 상부 유전체층 위에 증착된다.
도 20a를 참조하면, 게이트 최종 방식에서 산화물과 같은 유전체층(2002)은 기판(2006) 상의 표면 상에 희생층(2004) 위에 형성되며, 유전체 및 희생층들을 통해 에칭되는 개구부 및 수직 채널(2008)이 그 내부에 형성된다. 상술한 실시예들에 관하여, 수직 채널(2008)은 다결정 또는 단결정 실리콘과 같은 반도체 재료(2010)의 실질적으로 솔리드 실린더의 외부 층에 환형 영역을 포함할 수 있거나, 유전체 필러 재료(도시되지 않음)의 실린더를 둘러싸는 별개의, 층 반도체 재료를 포함할 수 있다. 유전체층(2002)은 오버라잉 전기적 능동 층 또는 다른 메모리 디바이스로부터 메모리 디바이스(1800)의 후속적으로 형성된 게이트층을 전기적으로 격리할 수 있는, 실리콘 산화물과 같은 임의의 적합한 유전체 재료를 포함할 수 있다. 희생층(2004)은 유전체층(2002), 기판(2006) 및 수직 채널(2008)의 재료에 비해 높은 선택성으로 에칭될 수 있거나 제거될 수 있는 임의의 적합한 재료를 포함할 수 있다.
도 20b를 참조하면, 제 2 개구부(2012)는 유전체 및 희생층들(2002, 2004)을 통해 기판(1906)까지 에칭되며, 희생층(2004)은 에칭 또는 제거된다. 희생층(2004)은 유전체층(2002), 기판(2006) 및 수직 채널(2008)의 재료에 비해 높은 선택성으로 에칭될 수 있거나 제거될 수 있는 임의의 적합한 재료를 포함할 수 있다. 일 실시예에서 희생층(2004)은 버퍼링된 산화물 에칭(Buffered Oxide Etch: BOE 에칭)에 의해 제거될 수 있는 것을 포함한다.
도 20c 및 20d를 참조하면, 터널링 산화물(2014), 전하 트랩 영역(2016) 및 차단 유전체(2018)의 층들이 개구부에 순차적으로 증착되며 그리고 유전체층(2002)의 표면은 도 20c에 도시되는 중간 구조를 산출하기 위해 평탄화한다. 도 20d에 도시된 것과 같은 일부 실시예들에서, 전하 트랩 영역(2016)은 터널 산화물(2014)에 가장 가까운 적어도 제 1 또는 내부 전하 트랩층(2016a), 및 제 2 또는 외부 전하 트랩층(2016b)을 포함하는 분리 전하 트랩 영역일 수 있다. 선택적으로, 제 1 및 제 2 전하 트랩층들은 중간 산화물 또는 안티-터널링층(2020)에 의해 분리될 수 있다.
다음으로, 게이트층(2022)이 제 2 개구부(2012)로 증착되며 도 20e에 예시되는 중간 구조를 산출하기 위해 상부 유전체층(2002)의 표면이 평탄화된다. 상술한 실시예들에 관하여, 게이트층(2022)은 금속 증착된 또는 도핑된 폴리실리콘을 포함할 수 있다. 마지막으로, 개구부(2024)는 별개의 메모리 디바이스들(2026)의 제어 게이트를 형성하기 위해 게이트층(2022)을 통해 에칭된다.
따라서, 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법이 개시되었다. 본 발명의 실시예에 따르면, 클러스터 툴의 제 1 프로세스 챔버에서 제 1 유전체층을 형성하기 위해 기판이 제 1 라디칼 산화 프로세스를 겪는다. 그 다음, 클러스터 툴의 제 2 프로세스 챔버에서 제 1 유전체층 위에 전하 트랩층이 증착될 수 있다. 그 다음, 일 실시예에서, 클러스터 툴의 제 1 프로세스 챔버에서 전하 트랩층의 일부를 산화시킴으로써, 전하 트랩층 위에 제 2 유전체층을 형성하기 위해 전하 트랩층은 제 2 라디칼 산화 프로세스를 겪는다. 산화물-질화물-산화물(ONO) 스택의 모든 층들을 클러스터 툴에서 형성함으로서, 각각의 층들 사이에서 계면 손상이 감소될 수 있다. 따라서, 본 발명의 실시예에 따르면, ONO 스택의 층들 사이의 깨끗한 계면을 보존하기 위해 ONO 스택은 클러스터 툴 내의 단일 패스에서 제조된다. 특정한 실시예에서, 클러스터 툴은 단일 웨이퍼 클러스터 툴이다.

Claims (20)

  1. 메모리 디바이스를 제조하는 방법으로서,
    기판에 형성된 상기 메모리 디바이스의 소스 및 드레인을 접속시키는 채널을 오버라잉(overlying)하는 터널 산화물층을 형성하기 위해 상기 기판에 제 1 산화 프로세스를 적용하는 단계 ―상기 채널은 폴리실리콘을 포함함―;
    상기 터널 산화물층을 오버라잉하는 다중층 전하 저장층을 형성하는 단계 ―상기 다중층 전하 저장층은, 상기 터널 산화물층 상에서 질화물을 포함하는 산소-리치 제 1 층으로서, 상기 제 1 층의 화학량 조성에서 실질적으로 트랩이 없게 되는 상기 제 1 층, 및 상기 제 1 층 상에서 질화물을 포함하는 산소-린(lean) 제 2 층으로서, 상기 제 2 층의 화학량 조성에서 트랩이 조밀하게 되는 상기 제 2 층을 포함함―; 및
    상기 제 2 층의 일부를 소모하고, 상기 다중층 전하 저장층을 오버라잉하는 고온 산화물(HTO)층을 형성하기 위해 상기 기판에 제 2 산화 프로세스를 적용하는 단계를 포함하는,
    메모리 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 산화 프로세스는, 플라즈마 산화 프로세스를 포함하는, 메모리 디바이스를 제조하는 방법.
  3. 제 2 항에 있어서,
    상기 채널은 재결정화된 폴리실리콘을 포함하는, 메모리 디바이스를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 제 2 산화 프로세스는 ISSG(In-Situ Steam Generation) 프로세스를 포함하는, 메모리 디바이스를 제조하는 방법.
  5. 제 4 항에 있어서,
    상기 채널은 재결정화된 폴리실리콘을 포함하는, 메모리 디바이스를 제조하는 방법.
  6. 제 4 항에 있어서,
    상기 채널은 실리콘 나노와이어를 포함하는, 메모리 디바이스를 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 산화 프로세스 또는 상기 제 2 산화 프로세스 중 적어도 하나는, 수소(H2) 및 산소(O2) 가스를 프로세스 챔버로 유동시키고, 상기 H2 및 O2를 열분해하기 위한 점화 이벤트없이 제 2 산질화물층의 표면에 라디칼들을 형성하여, 상기 제 2 층의 일부를 소모하고 상기 HTO층을 형성하는 것을 포함하는 라디칼 산화 프로세스인, 메모리 디바이스를 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 제 1 층은, 산화물을 포함하는 안티-터널링층에 의해 상기 제 2 층으로부터 분리되는, 메모리 디바이스를 제조하는 방법.
  9. 메모리 디바이스를 제조하는 방법으로서,
    기판에 형성된 상기 메모리 디바이스의 소스 및 드레인을 접속시키는 채널을 오버라잉(overlying)하는 터널 산화물층을 형성하기 위해 상기 기판에 제 1 산화 프로세스를 적용하는 단계 ―상기 채널은 폴리실리콘을 포함함―;
    상기 터널 산화물층을 오버라잉하는 다중층 전하 저장층을 형성하는 단계 ―상기 다중층 전하 저장층은, 상기 터널 산화물층에 더 가까운 질화물을 포함하는 제 1 층 및 질화물을 포함하는 제 2 층을 포함하고, 상기 제 1 층은, 산화물을 포함하는 안티-터널링층에 의해 상기 제 2 층으로부터 분리됨―; 및
    상기 제 2 층의 일부를 소모하고, 상기 다중층 전하 저장층을 오버라잉하는 고온 산화물(HTO)층을 형성하기 위해 상기 기판에 제 2 산화 프로세스를 적용하는 단계를 포함하는,
    메모리 디바이스를 제조하는 방법.
  10. 제 9 항에 있어서,
    상기 제 2 산화 프로세스는 플라즈마 산화 프로세스를 포함하는, 메모리 디바이스를 제조하는 방법.
  11. 제 10 항에 있어서,
    상기 채널은 재결정화된 폴리실리콘을 포함하는, 메모리 디바이스를 제조하는 방법.
  12. 제 9 항에 있어서,
    상기 제 2 산화 프로세스는 ISSG(In-Situ Steam Generation) 프로세스를 포함하는, 메모리 디바이스를 제조하는 방법.
  13. 제 12 항에 있어서,
    상기 채널은 재결정화된 폴리실리콘을 포함하는, 메모리 디바이스를 제조하는 방법.
  14. 제 12 항에 있어서,
    상기 채널은 실리콘 나노와이어를 포함하는, 메모리 디바이스를 제조하는 방법.
  15. 제 9 항에 있어서,
    상기 제 1 산화 프로세스 또는 상기 제 2 산화 프로세스 중 적어도 하나는, 수소(H2) 및 산소(O2) 가스를 프로세스 챔버로 유동시키고, 상기 H2 및 O2를 열분해하기 위한 점화 이벤트없이 제 2 산질화물층의 표면에 라디칼들을 형성하여, 상기 제 2 층의 일부를 소모하고 상기 HTO층을 형성하는 것을 포함하는 라디칼 산화 프로세스인, 메모리 디바이스를 제조하는 방법.
  16. 메모리 디바이스를 제조하는 방법으로서,
    적어도 제 1 유전체층, 게이트층 및 제 2 유전체층을 포함하는 층들의 스택을 기판의 표면 상에 형성하는 단계 ―상기 게이트층은 상기 제 1 유전체층에 의해 상기 기판의 표면으로부터 분리되고, 상기 제 2 유전체층은 상기 게이트층에 의해 상기 제 1 유전체층으로부터 분리됨―;
    상기 층들의 스택을 통해, 상기 기판의 표면 상에 형성된 제 1 도핑된 확산 영역까지 연장되는 개구부를 형성하는 단계;
    상기 개구부의 측벽들 상에 고온 산화물(HTO)층을 형성하는 단계;
    상기 HTO층의 내측 측벽들 상에 다중층 전하 저장층을 형성하는 단계 ―상기 다중층 전하 저장층은, 상기 HTO층 상의 산소-린 제 1 산질화물층으로서, 상기 제 1 산질화물층의 화학량 조성에서 트랩이 조밀하게 되는 상기 제 1 산질화물층, 및 상기 제 1 산질화물층 상의 산소-리치 제 2 산질화물층으로서, 상기 제 1 산질화물층의 화학량 조성에서 실질적으로 트랩이 없게 되는 상기 제 2 산질화물층을 포함함―;
    상기 다중층 전하 저장층의 내측 측벽 상에 터널 산화물층을 형성하는 단계; 및
    상기 터널 산화물층의 내측 측벽 상에 폴리실리콘을 포함하는 수직 채널을 형성하는 단계를 포함하고,
    상기 수직 채널은, 상기 층들의 스택 및 상기 개구부 위에 후속적으로 형성되는 반도체 재료의 층에 형성되는 제 2 도핑된 확산 영역에 제 1 도핑된 확산 영역을 전기 커플링시키는,
    메모리 디바이스를 제조하는 방법.
  17. 제 16 항에 있어서,
    상기 HTO층은 플라즈마 산화 프로세스에 의해 형성되는, 메모리 디바이스를 제조하는 방법.
  18. 제 16 항에 있어서,
    상기 HTO층은 ISSG(In-Situ Steam Generation) 프로세스에 의해 형성되는, 메모리 디바이스를 제조하는 방법.
  19. 제 16 항에 있어서,
    상기 제 1 산질화물층은, 산화물을 포함하는 안티-터널링층에 의해 상기 제 2 산질화물층으로부터 분리되고, 상기 HTO층은 플라즈마 산화 프로세스에 의해 형성되는, 메모리 디바이스를 제조하는 방법.
  20. 제 16 항에 있어서,
    상기 제 1 산질화물층은, 산화물을 포함하는 안티-터널링층에 의해 상기 제 2 산질화물층으로부터 분리되고, 상기 HTO층은 ISSG(In-Situ Steam Generation) 프로세스에 의해 형성되는, 메모리 디바이스를 제조하는 방법.
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