TW201724474A - 具有多個氮氧化物層之氧化物-氮化物-氧化物堆疊 - Google Patents

具有多個氮氧化物層之氧化物-氮化物-氧化物堆疊 Download PDF

Info

Publication number
TW201724474A
TW201724474A TW106107213A TW106107213A TW201724474A TW 201724474 A TW201724474 A TW 201724474A TW 106107213 A TW106107213 A TW 106107213A TW 106107213 A TW106107213 A TW 106107213A TW 201724474 A TW201724474 A TW 201724474A
Authority
TW
Taiwan
Prior art keywords
layer
forming
gate
oxide
channel
Prior art date
Application number
TW106107213A
Other languages
English (en)
Other versions
TWI615948B (zh
Inventor
賽格 利維
克里希納斯瓦米 庫馬爾
佛瑞德 珍
薩姆 吉哈
Original Assignee
賽普拉斯半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/436,872 external-priority patent/US9449831B2/en
Application filed by 賽普拉斯半導體公司 filed Critical 賽普拉斯半導體公司
Publication of TW201724474A publication Critical patent/TW201724474A/zh
Application granted granted Critical
Publication of TWI615948B publication Critical patent/TWI615948B/zh

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本發明說明一種包含多層式電荷儲存層的半導體記憶體元件的實施例以及形成其之方法。一般來說，該元件包含：一通道，由疊置在基板的一表面上方的半導體材料所形成，用以連接該記憶體元件的源極與汲極；一穿隧氧化物層，疊置在該通道上方；以及一多層式電荷儲存層，其包含一位於該穿隧氧化物層上的富氧、第一氮氧化物層以及一位於該第一氮氧化物層上的貧氧、第二氮氧化物層，其中，該第一氮氧化物層的化學計量複合物導致其為實質上無捕獲阱，且其中，該第二氮氧化物層的化學計量複合物導致其為捕獲阱密集。於其中一實施例中，該元件包括一非平面式電晶體，其包含一具有鄰接該通道之多個表面的閘極，而且該閘極包括該穿隧氧化物層以及該多層式電荷儲存層。

Description

具有多個氮氧化物層之氧化物-氮化物-氧化物堆疊
本發明和半導體處理有關，且更明確地說，和具有改善的氧化物-氮化物或氮氧化物層的氧化物-氮化物-氧化物堆疊有關，以及形成其之方法。
相關申請案之交叉參考
本申請案係2007年6月13日提申之共同待審美國申請案序號第11/811,958號的部分接續案，該案在35 U.S.C.119(e)的規範下主張2007年5月25日提申之美國臨時專利申請案序號第60/931,947號的優先權權利。本文以引用的方式將兩案併入。
非揮發性半導體記憶體，例如，分離閘極快閃記憶體，通常使用堆疊式漂浮閘極類型的場效電晶體，其中，電子會藉由偏壓一控制閘極並且將其上形成要被程式化之記憶體胞的基板的主體區接地而被誘發至該記憶體胞的漂浮閘極之中。
氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)堆疊係作為電荷儲存層，如同在矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)電晶體中；或者作為漂浮閘極和控制閘極之間的隔離層，如同在分離閘極快閃記憶體中。
圖1所示的係具有SONOS閘極堆疊或結構102的半導體元件100(例如，記憶體元件)的中間結構的部分剖視圖，SONOS閘極堆疊或結構102包含習知的ONO堆疊104，根據習知的方法形成在矽基板108的一表面106上方。此外，元件100通常進一步包含一或更多個擴散區110，例如，源極與汲極區，它們會對準該閘極堆疊並且藉由通道區112被分開。簡言之，SONOS結構102包含多晶矽(多晶)閘極層114，形成在ONO堆疊104之上並且接觸該ONO堆疊104。多晶閘極層114會藉由ONO堆疊104而與基板108分開或電氣隔離。ONO堆疊104通常包含：一下方氧化物層116；一氮化物或氮氧化物層118，充當元件100的電荷儲存層或記憶體層；以及一頂端、高溫氧化物(High-Temperature Oxide，HTO)層120，疊置在該氮化物或氮氧化物層上方。
習知SONOS結構102以及形成其之方法的其中一項問題係氮化物或氮氧化物層118之不良的資料保留能力，這會因為經由該層產生漏電流的關係而限制元件100壽命及/或限制元件100在數種應用中的使用。
習知SONOS結構102以及形成其之方法的另一項問題係氮氧化物層118的化學計量在該層之厚度中既不均勻，亦沒有最佳化。明確地說，氮氧化物層118在習知技術中係利用單一製程氣體混合物以及固定或恆定的處理條件於單一步驟中被形成或被沉積，試圖提供在該相對為厚的層的厚度中具有高氮濃度與高氧濃度的均質層。然而，由於頂端效應與底部效應的關係，這卻可能導致氮濃度、氧濃度、以及矽濃度在整個習知的氮氧化物層118中會不相同。頂端效應係因沉積之後製程氣體被關閉的順序所造成。明確地說，含矽的製程氣體(例如，矽烷)通常先被關閉，從而 導致該氮氧化物層118的頂端部分為高氧及/或氮化物並且低矽。同樣地，底部效應則係因製程氣體被引入用以開始進行沉積的順序所造成。明確地說，該氮氧化物層118的沉積通常在退火步驟之後進行，從而在該沉積製程的開始處造成氨(NH3)的尖峰農度或是相對高的濃度，並且產生低氧與矽而且高氮的氮氧化物層底部部分。底部效應還肇因於表面凝核現象，其中，在初始製程氣體混合物中可取得的氧與矽會優先和該基板表面處的矽進行反應並且不會促成該氮氧化物層之形成。結果，電荷儲存特徵(明確地說，利用ONO堆疊104所達成之記憶體元件100的程式化與抹除速度以及資料保留能力)便會受到負面的影響。
據此，需要一種呈現改善的程式化與抹除速度以及資料保留能力之具有以氮氧化物層作為記憶體層的ONO堆疊的記憶體元件。進一步還需要一種形成呈現改善的氮氧化物化學計量之具有氮氧化物層的ONO堆疊的方法或製程。
本發明提供一種包含多層式電荷儲存層的半導體記憶體元件以及形成其之方法。一般來說，該元件包含：一通道，由疊置在基板的一表面上方的半導體材料所形成，用以連接該記憶體元件的源極與汲極；一穿隧氧化物層，疊置在該通道上方；以及一多層式電荷儲存層，其包含一位於該穿隧氧化物層上的富氧、第一氮氧化物層以及一位於該第一氮氧化物層上的貧氧、第二氮氧化物層，其中，該第一氮氧化物層的化學計量複合物導致其為實質上無捕獲阱，且其中，該第二氮氧化物層的化學計量複合物導致其為捕獲阱密集。於其中一實施例中，該元件包括一非平面式 電晶體，其包含一具有鄰接該通道之多個表面的閘極，而且該閘極包括該穿隧氧化物層以及該多層式電荷儲存層。本發明還揭示其它實施例。
100‧‧‧半導體元件
102‧‧‧SONOS閘極堆疊或基板
104‧‧‧習知的ONO堆疊
106‧‧‧表面
108‧‧‧矽基板
110‧‧‧擴散區
112‧‧‧通道區
114‧‧‧多晶矽(多晶)閘極層
116‧‧‧下方氧化物層
118‧‧‧氮化物或氮氧化物層
120‧‧‧高溫氧化物(HTO)層
200‧‧‧半導體記憶體元件
202‧‧‧閘極結構或閘極堆疊
204‧‧‧多層式電荷儲存層
206‧‧‧表面
208‧‧‧矽基板
210‧‧‧擴散區
212‧‧‧通道區
214‧‧‧多晶矽或多晶閘極層
216‧‧‧下方氧化物層或穿隧氧化物層
218‧‧‧頂端或阻隔氧化物層
220A‧‧‧頂端氮氧化物層
220B‧‧‧底部氮氧化物層
300-308‧‧‧方法
402-408‧‧‧關係曲線或直線
500-506‧‧‧方法
602‧‧‧矽基板
604‧‧‧穿隧氧化物層
606‧‧‧均質氮化物或氮氧化物電荷儲存層
608‧‧‧氧化物阻隔層
610‧‧‧多晶矽控制閘極
702‧‧‧矽基板
704‧‧‧穿隧氧化物層
706‧‧‧多層式電荷儲存層
706A‧‧‧貧氧的氮氧化物層
706B‧‧‧富氧的底部氮氧化物層
708‧‧‧氧化物阻隔層
710‧‧‧多晶矽控制閘極
800‧‧‧非平面式多閘極記憶體元件
802‧‧‧通道
804‧‧‧表面
806‧‧‧基板
808‧‧‧源極
810‧‧‧汲極
812‧‧‧閘極
814‧‧‧多層式電荷儲存層
816‧‧‧穿隧氧化物層
818‧‧‧阻隔介電質
820‧‧‧金屬閘極層
822‧‧‧絕緣層或介電質層
824‧‧‧下方或底部電荷捕獲層
826‧‧‧頂端電荷捕獲層
828‧‧‧中間或抗穿隧層
900‧‧‧記憶體元件
902‧‧‧水平奈米線通道
906‧‧‧基板
908‧‧‧源極
910‧‧‧汲極
912‧‧‧閘極
914‧‧‧穿隧氧化物層
916‧‧‧阻隔介電質
918‧‧‧閘極層
920‧‧‧內電荷捕獲層
922‧‧‧外電荷捕獲層
924‧‧‧中間或抗穿隧層
1000‧‧‧記憶體元件
1002‧‧‧垂直奈米線通道
1004‧‧‧源極
1006‧‧‧汲極
1008‧‧‧穿隧氧化物層
1010‧‧‧多層式電荷儲存層
1012‧‧‧阻隔層
1014‧‧‧閘極層
1016‧‧‧第一或內電荷捕獲層
1018‧‧‧第二或外電荷捕獲層
1020‧‧‧中間氧化物或抗穿隧層
1102‧‧‧第一或下方介電質層
1104‧‧‧第一、有摻雜的擴散區
1106‧‧‧基板
1108‧‧‧閘極層
1110‧‧‧第二或上方介電質層
1112‧‧‧第一開口
1114‧‧‧穿隧氧化物層
1116‧‧‧多層式電荷儲存層
1118‧‧‧阻隔介電質
1120‧‧‧第二或通道開口
1122‧‧‧半導體材料
1124‧‧‧垂直通道
1126‧‧‧介電質填充材料製成之圓柱
1128‧‧‧半導體材料層
1130‧‧‧第二、有摻雜的擴散區
1202‧‧‧介電質層
1204‧‧‧犧牲層
1206‧‧‧基板
1208‧‧‧垂直通道
1210‧‧‧半導體材料製成之實心圓柱
1212‧‧‧第二開口
1214‧‧‧穿隧氧化物層
1216‧‧‧多層式電荷儲存層
1216a‧‧‧第一或內電荷捕獲層
1216b‧‧‧第二或外電荷捕獲層
1218‧‧‧阻隔介電質
1220‧‧‧中間氧化物或抗穿隧層
1222‧‧‧閘極層
1224‧‧‧開口
1226‧‧‧記憶體元件
閱讀後面的詳細說明時，配合附圖和下面提供之隨附的申請專利範圍便會明白本發明結構與方法的前述與各種其它特點和優點，其中：圖1(先前技術)所示的係根據習知方法所形成之具有氧化物-氮化物-氧化物(ONO)堆疊的記憶體元件的中間結構的剖面側視方塊圖；圖2所示的係根據本發明一實施例的記憶體元件的一部分的剖面側視方塊圖，其具有包含多層式電荷儲存層的矽-氧化物-氮氧化物-氧化物-矽結構；圖3所示的係根據本發明一實施例之用以形成包含多層式電荷儲存層的氧化物-氮氧化物-氧化物結構的方法流程圖；圖4所示的係使用根據本發明所形成之記憶體層的記憶體元件的資料保留能力相較於使用習知記憶體層的記憶體元件的改善效果之圖；圖5所示的係根據本發明另一實施例之用以形成包含多層式電荷儲存層的氧化物-氮氧化物-氧化物結構的方法流程圖；圖6所示的係具有ONO結構之已程式化的習知記憶體元件的能帶圖；圖7A與7B所示的係根據本發明一實施例之包含多層式電荷儲存層的記憶體元件在程式化之前與之後的能帶圖；圖8A所示的係包含一分離電荷捕獲區的非平面式多閘極元件；圖8B所示的係圖8A的非平面式多閘極元件的剖視圖；圖9A與9B所示的係包含一分離電荷捕獲區和一水平奈米線通道的非 平面式多閘極元件；圖10A與10B所示的係包含一分離電荷捕獲區和一垂直奈米線通道的非平面式多閘極元件；圖11A至11F所示的係用以製作圖10A之非平面式多閘極元件的閘極優先(gate first)之方案；以及圖12A至12F所示的係用以製作圖10A之非平面式多閘極元件的閘極最後(gate last)之方案。
本發明大體上關於一種包括包含多層式電荷儲存層之矽-氧化物-氮氧化物-氧化物-矽閘極結構的元件，以及製作其之方法。該閘極結構與方法特別適合用來形成記憶體元件(例如，記憶體電晶體)中的記憶體層。
於下面的說明中，為達解釋之目的，會提出許多明確的細節，以便透澈的理解本發明。然而，熟習本技術的人士便會明白，即使沒有此等明確細節仍可實行本發明的結構與方法。於其它實例中，眾所熟知的結構與技術不會被詳細顯示或者係以方塊圖的形式來顯示，以免不必要地混淆對本說明的理解。
說明中引用的「其中一實施例(one embodiment)」或「一實施例(an embodiment)」的意義為配合該實施例所述之特殊特點、結構、或特徵包含在至少其中一個實施例中。因此，出現在說明書中不同地方之「於其中一實施例中(in one embodiment)」片語未必全部表示相同的實施例。本文中使用到的「耦合(to couple)」一詞可能包含直接電氣連接以及經由一或更 多個中間組件來間接連接。
簡言之，該方法涉及形成一多層式電荷儲存層，其包含具有不同氧濃度、氮濃度、及/或矽濃度的多個氮氧化物層，例如，氮氧化矽(Si2N2O)層。該等氮氧化物層係在比習知ONO結構中的氮化物層或氧化物層更高的溫度中被形成，而且該等層中的每一者係利用不同的製程氣體混合物及/或在不同的流速下所形成。一般來說，該等氮氧化物層包含至少一頂端氮氧化物層以及一底部氮氧化物層。於特定的實施例中，該等層的化學計量複合物經過設計或選擇，俾使得該下方或底部氮氧化物具有高的氧含量與矽含量；而該頂端氮氧化物層則具有高的矽濃度與高的氮濃度以及低的氧濃度，以便產生貧氧、富矽的氮化物或是氮氧化物。富矽且富氧的底部氮氧化物層會降低被儲存電荷損失，但不會損及元件速度或程式化電壓與抹除電壓之間的初始(壽命的起點)差異。富矽、貧氧的頂端氮化物層會提高程式化電壓與抹除電壓之間的差異，從而改善元件速度、提高資料保留能力、以及延長元件的操作壽命。於某些實施例中，富矽、貧氧的頂端氮化物層可能進一步包含經過選擇的碳濃度，以便提高其中的捕獲阱的數量。
視情況，該頂端氮化物層與該底部氮化物層之間的厚度比會經過選擇，以便幫助在利用乾式或濕式氧化形成第一氧化物層之後於矽-氧化物-氮氧化物-氧化物-矽閘極結構的穿隧或第一氧化物層上方形成該等氮氧化物層。
現在將參考圖2至4來更詳細說明根據本發明各種實施例的矽-氧化物-氮氧化物-氧化物-矽結構以及製作其之方法。
圖2所示的係根據其中一實施例的半導體記憶體元件200的 一部分的剖面側視方塊圖，其具有包含多層式電荷儲存層的矽-氧化物-氮氧化物-氧化物-矽閘極結構。參考圖2，記憶體元件200包含矽-氧化物-氮氧化物-氧化物-矽閘極結構或閘極堆疊202，其包含被形成在基板或矽基板208上之矽層的一表面206上方的多層式電荷儲存層204。此外，元件200還進一步包含一或更多個擴散區210，例如，源極與汲極區或結構，它們會對準該閘極堆疊202並且藉由通道區212被分開。一般來說，該矽-氧化物-氮氧化物-氧化物-矽閘極結構包含一含矽的閘極層(例如，多晶矽或多晶閘極層214，形成在該多層式電荷儲存層204之上並且接觸該多層式電荷儲存層204)以及該矽層或基板208的一部分。該多晶閘極層214會藉由多層式電荷儲存層204而與基板208分開或電氣隔離。此矽-氧化物-氮氧化物-氧化物-矽結構包含：一薄的、下方氧化物層或穿隧氧化物層216，其會分開或電氣隔離閘極堆疊202與通道區212；一頂端或阻隔氧化物層218；以及該多層式電荷儲存層204。如上面所提並且如圖2中所示，該多層式電荷儲存層204包含至少兩個氮氧化物層，其包含一頂端氮氧化物層220A以及一底部氮氧化物層220B。
基板208可能包含任何已知的基於矽半導體材料，包含：矽基板、矽-鍺基板、絕緣體上矽基板、或是藍寶石上矽基板。或者，基板208亦可能包含被形成在基於非矽半導體材料(例如，砷化鎵、鍺、氮化鎵、或是磷化鋁)上的矽層。較佳的係，基板208為有摻雜或是沒有摻雜的矽基板。
該矽-氧化物-氮氧化物-氧化物-矽結構的下方氧化物層或穿隧氧化物層216通常包含從約15埃(Å)至約22Å之相對薄的二氧化矽(SiO2)層，且於某些實施例中，其為約18Å。該穿隧氧化物層216可以藉由任何合 宜的手段來形成或沉積，舉例來說，其包含熱成長或是利用化學氣相沉積(Chemical Vapor Deposition，CVD)來沉積。一般來說，該穿隧氧化物層係利用在氧環境中進行熱氧化來形成或成長。於其中一實施例中，該製程涉及乾式氧化，其中，基板208會被放置在一沉積腔室或處理腔室中，加熱至從約700℃至約850℃的溫度，以及曝露在氧氣中維持預設的時間週期，該預設的時間週期係依據最終穿隧氧化物層216之所希望厚度來選擇。於另一實施例中，該穿隧氧化物層係在ISSG(In-Situ Steam Generation，現場水汽生成)腔室中，於至少1000℃的溫度中在該基板上利用氧(O2)和氫(H2)之間的反應以基氧化來成長。示範性製程時間係從約10分鐘至約100分鐘。氧化可以在大氣壓力下或是在低壓處實施。
如上面所提，該多層式電荷儲存層通常包含至少兩個氮氧化物層，它們具有由矽、氧、以及氮製成之不同的複合物，而且總厚度可能從約70Å至約150Å，且於特定的實施例中，其為約100Å。於其中一實施例中，該等氮氧化物層係利用矽源(例如，矽烷(SiH4)、氯化矽烷(SiH3Cl)、二氯化矽烷或DCS(SiH2Cl2)、四氯化矽烷(SiCl4)、或是雙叔丁胺基矽烷(Bis-TertiaryButylAmino Silane，BTBAS))、氮源(例如，氮(N2)、氨(NH3)、三氧化氮(NO3)、或是氧化亞氮(N2O))、以及含氧的氣體(例如，氧(O2)或是N2O)在低壓CVD製程中被形成或被沉積。或者，可能使用氫被重氫取代的氣體，舉例來說，其包含以氘代氨(ND3)取代NH3。以重氫取代氫可有利地鈍化矽-氧化物介面處的Si懸空鍵(dangling bond)，從而提高元件的NBTI(Negative Bias Temperature Instability，負偏壓溫度不穩定性)壽命。
舉例來說，該下方或底部氮氧化物層220B可藉由下面方式 被沉積在穿隧氧化物層216的上方：將基板208放置在沉積腔室中並且引入包含N2O、NH3、以及DCS的製程氣體，同時將該腔室保持在從約5毫托(mT)至約500mT的壓力下，並且保持該基板的溫度從約700℃至約850℃，且於特定的實施例中，至少約760℃，持續週期從約2.5分鐘至約20分鐘。明確地說，製程氣體可能包含以從約8：1至約1：8的比例混合N2O與NH3而製成的第一氣體混合物，以及以從約1：7至約7：1的比例混合DCS與NH3而製成的第二氣體混合物，並且可以從每分鐘約5個至約200個標準立方公分數(standard cubic centimeter per minute，sccm)的流速被引入。已經發現到，在此等條件下所生產或沉積的氮氧化物層會產出富矽、富氧的底部氮氧化物層220B，其會在程式化之後和在抹除之後減少電荷損失率，這可在保留模式中的小電壓飄移中獲得證實。
該頂端氮氧化物層220A可以在使用包含N2O、NH3、以及DCS之製程氣體的CVD製程中被沉積在該底部氮氧化物層220B的上方，腔室壓力從約5mT至約500mT，而基板溫度從約700℃至約850℃，且於特定的實施例中，至少約760℃，持續週期從約2.5分鐘至約20分鐘。明確地說，製程氣體可能包含以從約8：1至約1：8的比例混合N2O與NH3而製成的第一氣體混合物，以及以從約1：7至約7：1的比例混合DCS與NH3而製成的第二氣體混合物，並且可以從約5個sccm至約20個sccm的流速被引入。已經發現到，在此等條件下所生產或沉積的氮氧化物層會產出富矽、富氮、以及貧氧的頂端氮氧化物層220A，其會改善速度並且增加程式化電壓與抹除電壓之間的初始差異，而不會損及利用矽-氧化物-氮氧化物-氧化物-矽結構之實施例製成的記憶體元件的電荷損失率，從而延長元件的操作壽命。
於某些實施例中，該富矽、富氮、以及貧氧的頂端氮氧化物層220A會使用包含以從約7：1至約1：7的比例所混合的BTBAS與氨(NH3)之製程氣體在CVD製程中被沉積在該底部氮氧化物層220B的上方，以便進一步包含經過選擇的碳濃度，用以提高其中的捕獲阱的數量。在該第二氮氧化物層中的碳的選定濃度可能包含從約5%至約15%的碳濃度。
於特定的實施例中，頂端氮氧化物層220A係在和用來形成底部氮氧化物層220B相同的治具中依序被沉積，實質上不會中斷該沉積腔室中的真空。於特定的實施例中，頂端氮氧化物層220A被沉積實質上不會改變在沉積底部氮氧化物層220B期間基板208被加熱的溫度。於其中一實施例中，頂端氮氧化物層220A係藉由降低N2O/NH3氣體混合物相對於DCS/NH3氣體混合物的流速依序並且在沉積底部氮氧化物層220B之後立刻被沉積，用以提供該等氣體混合物的所希望比例，以便產出富矽、富氮、以及貧氧的頂端氮氧化物層220A。
於特定的實施例中，另一氧化物或氧化物層(此等圖中並未顯示)會在形成閘極堆疊202之後利用水汽氧化(steam oxidation)被形成在基板208上的不同區域中或是被形成在該元件中。於此實施例中，該頂端氮氧化物層220A以及該矽-氧化物-氮氧化物-氧化物-矽結構的頂端或阻隔氧化物層218在該水汽氧化製程期間會獲益於水汽退火(steam annealed)。明確地說，水汽退火會改善頂端或阻隔氧化物層218的品質，減少被形成在該阻隔氧化物層之頂端表面附近以及下方的頂端氮氧化物層220A之頂端表面附近的捕獲阱的數量，從而降低或實質上消弭可能跨越該阻隔氧化物層形成的電場，該電場會導致電荷載子經此反向流過並且對該電荷儲存層中的 資料或電荷保留能力造成負面影響。
經發現，底部氮氧化物層220B的合宜厚度係從約10Å至約80Å；而且經發現，該底部層與該頂端氮氧化物層之間的厚度比係從約1：6至約6：1，且於特定的實施例中，為至少約1：4。
該矽-氧化物-氮氧化物-氧化物-矽結構的頂端或阻隔氧化物層218包含相對厚的SiO2層，從約30Å至約70Å，且於特定的實施例中，約45Å。該頂端或阻隔氧化物層218可以藉由任何合宜的手段來形成或沉積，舉例來說，包含被熱成長或利用CVD被沉積。於其中一實施例中，該頂端或阻隔氧化物層218係利用CVD製程所沉積的高溫氧化物(HTO)。一般來說，該沉積製程涉及在沉積腔室中將基板208曝露於矽源(例如，矽烷、氯化矽烷、或是二氯化矽烷)以及含氧的氣體(例如，O2或是N2O)，壓力從約50mT至約1000mT，持續週期從約10分鐘至約120分鐘，同時保持基板在從約650℃至約850℃的溫度中。
於特定的實施例中，該頂端或阻隔氧化物層218係在和用來形成該等氮氧化物層220A、220B相同的治具中依序被沉積。於特定的實施例中，該等氮氧化物層220A、220B以及該頂端或阻隔氧化物層218係在和用來成長穿隧氧化物層216相同的治具中被形成或是被沉積。舉例來說，合宜的治具包含位於美國加州斯科特谷的AVIZA Technology市售的ONO AVP。
現在將參考圖3的流程圖來說明根據其中一實施例之用於形成或製作矽-氧化物-氮氧化物-氧化物-矽堆疊的方法。
參考圖3，該方法從在基板208的一表面上的含矽層上方形 成該矽-氧化物-氮氧化物-氧化物-矽閘極堆疊202的第一氧化物層(例如，穿隧氧化物層216)開始(300)。接著，多層式電荷儲存層204中包含氮氧化物的第一或底部氮氧化物層220B會被形成在該第一氧化物層的一表面上(302)。如上面所提，此第一或底部氮氧化物層220B可藉由使用包含N2O/NH3以及DCS/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該等氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該多層式電荷儲存層204的第二或頂端氮氧化物層220A接著會被形成在該第一或底部氮氧化物層220B的一表面上(304)。該第二或頂端氮氧化物層220A之由氧、氮、及/或矽製成的化學計量複合物不同於該第一或底部氮氧化物層220B之由氧、氮、及/或矽製成的化學計量複合物。明確地說，且如上面所提，該第二或頂端氮氧化物層220A可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該等氣體混合物的比例和流速經過設計，用以提供富矽、貧氧的頂端氮氧化物層。最後，該矽-氧化物-氮氧化物-氧化物-矽結構的頂端或阻隔氧化物層218會被形成在該多層式電荷儲存層之該第二層的一表面上(306)。如上面所提，此頂端或阻隔氧化物層218可以藉由任何合宜的手段來形成或沉積；但是，於某些實施例中則係在CVD製程中被沉積。於其中一實施例中，該頂端或阻隔氧化物層218係在HTO CVD製程中所沉積的高溫氧化物。或者，該頂端或阻隔氧化物層218亦可能被熱成長；然而，應該明白的係，於此實施例中，頂端氮氧化物220A的厚度可能經過調整或提高，因為該頂端氮氧化物的一部分會在熱成長該頂端或阻隔氧化物層218的製程期間被有效地消耗或氧化。
視情況，該方法可能進一步包含形成或沉積一含矽層於該頂 端或阻隔氧化物層218的一表面上，用以形成矽-氧化物-氮氧化物-氧化物-矽堆疊或結構(308)。舉例來說，該含矽層可能係藉由CVD製程所沉積的多晶矽層，以便形成電晶體或元件200的控制或多晶閘極層214。
現在將參考圖4來比較使用根據本發明一實施例所形成之記憶體層的記憶體元件和使用習知記憶體層的記憶體元件的資料保留能力。明確地說，圖4所示的係針對利用習知ONO結構以及具有多層式氮氧化物層的矽-氧化物-氮氧化物-氧化物-矽結構所製成之可電抹除程式化唯讀記憶體(Electronically Erasable Programmable Read-Only Memory，EEPROM)在程式化期間的EEPROM中之元件臨界電壓(VTP)變化和抹除期間的EEPROM中之元件臨界電壓(VTE)變化。在收集此圖的資料中，兩種元件已在85℃的環境溫度中預循環作業100K個循環。
參考圖4，關係曲線或直線402所示的係針對利用具有單一氮氧化物層的習知ONO結構所製成之EEPROM在初始寫入(程式化或抹除)之後但沒有再新該記憶體時的VTP隨著時間的變化。直線402上的實際資料點係以空心圓來表示，該條直線的剩餘部分顯示VTP的外插值，直到該EEPROM的指定壽命終點(End-Of-Life，EOL)為止。關係曲線或直線404所示的係針對利用習知ONO結構所製成之EEPROM的VTE隨著時間的變化。直線404上的實際資料點係以實心圓來表示，而且該條直線的剩餘部分顯示VTE的外插值，直到該EEPROM的EOL為止。一般來說，EEPROM在EOL處介於VTE與VTP之間的指定差異為至少0.5V，以便能夠辨識或感應程式化狀態與抹除狀態之間的差異。如從此圖中所看見，利用習知ONO結構所製成之EEPROM在20年的指定EOL處介於VTE與VTP之間的差異 為約0.35V。因此，利用習知ONO結構所製成並且操作在上述條件下的EEPROM於至少約17年之前便無法符合指定的操作壽命。
相反地，利用具有多層式氮氧化物層的矽-氧化物-氮氧化物-氧化物-矽結構所製成之EEPROM的VTP與VTE隨著時間的變化分別由直線406與408來圖解，其顯示在指定EOL處介於VTE與VTP之間的差異至少約1.96V。因此，根據本發明一實施例之利用矽-氧化物-氮氧化物-氧化物-矽結構所製成之EEPROM符合並且超過20年的指定操作壽命。明確地說，關係曲線或直線406所示的係針對根據本發明一實施例之利用矽-氧化物-氮氧化物-氧化物-矽結構所製成之EEPROM的VTP隨著時間的變化。直線406上的實際資料點係以空心方形來表示，該條直線的剩餘部分顯示VTP的外插值，直到指定的EOL為止。關係曲線或直線408所示的係該EEPROM的VTE隨著時間的變化，直線408上的實際資料點係以實心方形來表示，該條直線的剩餘部分顯示VTE的外插值，直到EOL為止。
現在將參考圖5來說明根據另一實施例之用於形成或製作半導體元件的方法。
參考圖5，該方法從在一基板上形成一穿隧氧化物層216開始(500)。接著，多層式電荷儲存層204的富氧、第一或底部氮氧化物層220B會被形成在該穿隧氧化物層216的一表面上(502)。如上面所提，此富氧、第一或底部氮氧化物層220B可藉由使用包括二氯化矽烷(SiH2Cl2)/氨(NH3)混合物以及氧化亞氮(N2O)/NH3混合物之製程氣體的CVD製程來形成或沉積，二氯化矽烷(SiH2Cl2)/氨(NH3)混合物的比例落在約5：1至約15：1的範圍中而氧化亞氮(N2O)/NH3混合物的比例落在約2：1至約4：1的範圍中，它們的流速經 過設計，用以提供實質上沒有捕獲阱之富矽且富氧的氮氧化物層。也就是，該第一或底部氮氧化物層220B的化學計量複合物包括高濃度的氧，其經過選擇用以藉由充當被捕獲在該第二或頂端氮氧化物層220A中的電荷和基板208之間的屏障來提高該多層式電荷儲存層的保留效能。該第一或底部氮氧化物層220B中的氧的選定濃度可能包含從約15%至約40%，且於特定的實施例中為約35%。
一貧氧、第二或頂端氮氧化物層220A接著會被形成在該第一或底部氮氧化物層220B的一表面上(504)。第二或頂端氮氧化物層220A之由氧、氮、及/或矽製成的化學計量複合物不同於該第一層之由氧、氮、及/或矽製成的化學計量複合物。明確地說，且如上面所提，該第二或頂端氮氧化物層220A可藉由使用包括N2O/NH3混合物以及SiH2Cl2/NH3混合物之製程氣體的CVD製程來形成或沉積，N2O/NH3混合物的比例落在約1：6至約1：8的範圍中而SiH2Cl2/NH3混合物的比例落在約1.5：1至約3：1的範圍中，用以提供氧濃度約5%或更少的捕獲阱密集氮氧化物層。因此，該第二或頂端氮氧化物層220A包括的電荷捕獲阱密度大於該第一或底部氮氧化物層220B至少1000倍。
最後，一頂端或阻隔氧化物層218會被形成在該多層式電荷儲存層204之該第二或頂端氮氧化物層220A的上方(506)。如上面所提，此頂端或阻隔氧化物層218可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，該頂端或阻隔氧化物層218被形成的方式會導致該第二或頂端氮氧化物層220A經由該第二氮氧化物層之一部分的氧化而薄化至預設的厚度。最後，如上面關於圖4所提，該多層式電荷儲存層204之已提高的保 留效能會在程式化電壓(VTP)與抹除電壓(VTE)之間的指定差異處將該半導體元件的壽命終點(EOL)增加至至少約20年。
於另一項態樣中，本發明的多層式電荷儲存層的能隙能量經過工程化設計，用以產生和在已程式化狀態中因為該電荷儲存層中之儲存電荷的關係所累增的電場反向的電場，從而提高資料保留能力，但卻不會影響程式化電壓及/或元件速度。圖6中顯示一已程式化習知元件的能帶圖，該習知元件包含一位於矽基板602中的通道、一穿隧氧化物層604、一均質氮化物或氮氧化物電荷儲存層606、氧化物阻隔層608、以及一多晶矽控制閘極610。參考圖6，應該注意的係，位於該電荷儲存層606之中心附近的大量被捕獲電荷一大電場遠離該穿隧氧化物層604朝該等被捕獲電荷累增，而且其可能導致或造成已儲存電荷的損失。
相反地，於包含本發明之多層式電荷儲存層的記憶體元件中，工程化設計該多層式電荷儲存層的能隙能量會造成電場朝內累增(從該電荷儲存層處朝該穿隧氧化物)，其和因為該已儲存電荷所造成的電場累增反向，從而提高電荷保留能力。圖7A中所示的係包含一多層式電荷儲存層706的未程式化記憶體元件。該元件包含一位於矽基板702中的通道、一穿隧氧化物層704、一貧氧的氮氧化物層706A、一富氧的底部氮氧化物層706B、一氧化物阻隔層708、以及一多晶矽控制閘極710。參考圖7A，貧氧頂端氮氧化物層706A中的捕獲阱部位產生一電場，其和由該已程式化元件中被捕獲電荷所產生的電場反向。包含多層式電荷儲存層706之元件在已程式化狀態中的最終能隙圖顯示在圖7A中。
施行方式與替代例
於另一項態樣中，本發明關於多閘極或多閘極表面記憶體元件，其包含疊置在被形成於基板的一表面上或之上的通道的二或更多個側邊之上的電荷捕獲區；並且本發明還關於製作多閘極或多閘極表面記憶體元件的方法。多閘極元件包含平面式元件與非平面式元件。平面式多閘極元件(圖中並未顯示)通常包含雙閘極平面式元件，其中，數層第一層會被沉積，用以在一接續形成的通道底下形成一第一閘極，而且數層第二層會被沉積於其上方，用以形成一第二閘極。非平面式多閘極元件通常包含一水平或垂直通道，被形成在基板的一表面上或之上，而且三或更多個側邊被一閘極包圍。
圖8A所示的係一非平面式多閘極記憶體元件的其中一種實施例，其包含一電荷捕獲區。參考圖8A，記憶體元件800，一般稱為finFET，包含一通道802，其係由疊置在基板806的一表面804上方的半導體材料製成的薄膜或層所形成，用以連接該記憶體元件的源極808與汲極810。通道802的三邊被構成該元件之閘極812的鳍部圍住。閘極812的厚度(在從源極至汲極的方向中測得)決定該元件的有效通道長度。
根據本發明，圖8A的非平面式多閘極記憶體元件800可能包含一分離電荷捕獲區。圖8B所示的係圖8A之非平面式記憶體元件之一部分的剖視圖，包含基板806的一部分、通道802、以及閘極812，用以圖解多層式電荷儲存層814。閘極812進一步包含一疊置在隆起通道802上方的穿隧氧化物層816、一阻隔介電質818、以及一疊置在該阻隔層上方的金屬閘極層820，用以形成該記憶體元件800的控制閘極。於某些實施例中，一有摻雜的多晶矽可能會被沉積，取代金屬，用以提供一多晶矽閘極層。 通道802和閘極812會直接被形成在基板806上或是被形成在已形成於該基板上或上方的絕緣層或介電質層822(例如，埋置氧化物層)上。
參考圖8B，該多層式電荷儲存層814包含：包含氮化物的至少一下方或底部電荷捕獲層824，比較靠近該穿隧氧化物層816；以及一疊置在該底部電荷捕獲層上方的上方或頂端電荷捕獲層826。一般來說，頂端電荷捕獲層826包含一富矽貧氧的氮化物層並且包含分佈在多個電荷捕獲層中的大量電荷捕獲阱；而底部電荷捕獲層824則包含一富氧的氮化物或氮氧化矽，而且相對於該頂端電荷捕獲層的富氧，以便減少其中的電荷捕獲阱的數量。富氧的意義為，底部電荷捕獲層824中的氧的濃度從約15%至約40%，而頂端電荷捕獲層826中的氧的濃度則少於約5%。
於其中一實施例中，阻隔介電質818同樣包含一氧化物(例如，HTO)，用以提供ONNO結構。該通道802與該疊置的ONNO結構會直接被形成在一矽基板806上並且疊置一有摻雜的多晶矽閘極層820，以便提供SONNOS結構。
於某些實施例中，例如，圖8B中所示的實施例，該多層式電荷儲存層814進一步包含至少一薄的、中間或抗穿隧層828，其包含介電質(例如，氧化物)，用以分開該頂端電荷捕獲層826與該底部電荷捕獲層824。該抗穿隧層828顯著降低在程式化期間累積在該上方氮化物層826之邊界處的電子電荷穿隧至該底部電荷捕獲層824的機率，從而導致低於圖1與圖6中所示之結構的漏電流。
如同上面所述實施例，該底部電荷捕獲層824與該頂端電荷捕獲層826中的任一者或兩者可能包含氮化矽或氮氧化矽，並且舉例來說， 可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該等氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該多層電荷儲存結構中的第二氮化物層接著會被形成在該中間氧化物層上。該頂端電荷捕獲層826之由氧、氮、及/或矽製成的化學計量複合物不同於該底部電荷捕獲層824之由氧、氮、及/或矽製成的化學計量複合物，並且同樣可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該等氣體混合物的比例和流速經過設計，用以提供富矽貧氧的頂端氮化物層。
於包含包含氧化物之中間或抗穿隧層828的實施例中，該抗穿隧層可藉由該底部氮氧化物層之氧化來形成，利用基氧化形成至選定的深度。舉例來說，基氧化可以利用單晶圓治具在1000至1100℃的溫度中實施，或者，利用批次反應器治具在800至900℃的溫度中實施。H2氣體與O2氣體之混合物可在300至500托的壓力下運用於批次製程，或是在10至15托的壓力下使用單氣相治具，使用單晶圓治具的持續時間為1至2分鐘，或者，使用批次製程的持續時間為30分鐘至1小時。
最後，於包含包含氧化物之阻隔介電質818的實施例中，該氧化物可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，阻隔介電質818的氧化物為在HTO CVD製程中所沉積的高溫氧化物。或者，該阻隔介電質818或阻隔氧化物層亦可被熱成長；然而，應該明白的係，於此實施例中，該頂端氮化物厚度可能會調整或提高，因為該頂端氮化物的一部分會在熱成長該阻隔氧化物層的製程期間被有效地消耗或氧化。第三種作法係使用基氧化來氧化該頂端氮化物層至選定的深度。
底部電荷捕獲層824的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層828。頂端電荷捕獲層826的合宜厚度可能為至少30Å。於特定的實施例中，該頂端電荷捕獲層826可能形成厚達130Å，其中的30至70Å可能被基氧化消耗，用以形成該阻隔介電質818。於某些實施例中，底部電荷捕獲層824和頂端電荷捕獲層826之間的厚度比約1：1，不過，亦可採用其它比例。
於其它實施例中，該頂端電荷捕獲層826與該阻隔介電質818中的任一者或兩者可能包含高K介電質。合宜的高K介電質包含基於鉿的材料(例如，HfSiON、HfSiO、或是HfO)、基於鋯的材料(例如，ZrSiON、ZrSiO、或是ZrO)、以及基於釔的材料(例如，Y2O3)。
於圖9A與9B中所示的另一實施例中，該記憶體元件可能包含一奈米線通道，由疊置在基板的一表面上方的半導體材料製成的薄膜所形成，用以連接該記憶體元件的源極與汲極。奈米線通道的意義為形成在由結晶矽材料製成的薄帶之中的導體通道，最大剖面維度為約10奈米(nm)或更小，且更佳的係，小於約6nm。視情況，該通道會被形成相對於該通道之長軸具有<100>的表面結晶定向。
參考圖9A，記憶體元件900包含一水平奈米線通道902，由位於基板906的一表面上或是疊置在基板906的一表面上方的半導體材料製成的薄膜或層所形成，並且連接該記憶體元件的源極908與汲極910。於圖中所示的實施例中，該元件具有環繞式閘極(Gate-All-Around，GAA)結構，其中，該奈米線通道902的所有側邊都被該元件之閘極912圍住。閘極912 的厚度(在從源極至汲極的方向中測得)決定該元件的有效通道長度。
根據本發明，圖9A的非平面式多閘極記憶體元件900可能包含一分離電荷捕獲區。圖9B所示的係圖9A之非平面式記憶體元件之一部分的剖視圖，包含基板906的一部分、奈米線通道902、以及閘極912，用以圖解分離電荷捕獲區。參考圖9B，閘極912包含一疊置在奈米線通道902上方的穿隧氧化物層914、一分離電荷捕獲區、一阻隔介電質916、以及一疊置在該阻隔層上方的閘極層918，用以形成該記憶體元件900的控制閘極。該閘極層918可能包含金屬或是有摻雜的多晶矽。該多層式電荷儲存層包含：包含氮化物的至少一內電荷捕獲層920，比較靠近該穿隧氧化物層914；以及一疊置在該內電荷捕獲層上方的外電荷捕獲層922。一般來說，外電荷捕獲層922包含一富矽貧氧的氮化物層並且包含分佈在多個電荷捕獲層中的大量電荷捕獲阱；而內電荷捕獲層920則包含一富氧的氮化物或氮氧化矽，而且相對於該外電荷捕獲層的富氧，以便減少其中的電荷捕獲阱的數量。
於某些實施例中，例如圖中所示的實施例，該多層式電荷儲存層進一步包含至少一薄的、中間或抗穿隧層924，其包含介電質(例如，氧化物)，用以分開外電荷捕獲層922與內電荷捕獲層920。該抗穿隧層924顯著降低在程式化期間累積在該外電荷捕獲層922之邊界處的電子電荷穿隧至該內電荷捕獲層920的機率，從而導致較低的漏電流。
如同上面所述實施例，該內電荷捕獲層920與該外電荷捕獲層922中的任一者或兩者可能包含氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該等氣體 混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。該多層電荷儲存結構中的第二氮化物層接著會被形成在該中間氧化物層上。該外電荷捕獲層922之由氧、氮、及/或矽製成的化學計量複合物不同於該內電荷捕獲層920之由氧、氮、及/或矽製成的化學計量複合物，並且同樣可藉由使用包含DCS/NH3以及N2O/NH3氣體混合物之製程氣體的CVD製程來形成或沉積，該等氣體混合物的比例和流速經過設計，用以提供富矽貧氧的頂端氮化物層。
於包含包含氧化物之中間或抗穿隧層924的實施例中，該抗穿隧層可藉由該內電荷捕獲層920之氧化來形成，利用基氧化形成至選定的深度。舉例來說，基氧化可以利用單晶圓治具在1000至1100℃的溫度中實施，或者，利用批次反應器治具在800至900℃的溫度中實施。H2氣體與O2氣體之混合物可在300至500托的壓力下運用於批次製程，或是在10至15托的壓力下使用單氣相治具，使用單晶圓治具的持續時間為1至2分鐘，或者，使用批次製程的持續時間為30分鐘至1小時。
最後，於包含包含氧化物之阻隔介電質916的實施例中，該氧化物可以藉由任何合宜的手段來形成或沉積。於其中一實施例中，阻隔介電質916的氧化物為在HTO CVD製程中所沉積的高溫氧化物。或者，該阻隔介電質916或阻隔氧化物層亦可被熱成長；然而，應該明白的係，於此實施例中，該外電荷捕獲層922的厚度可能需要調整或提高，因為該頂端氮化物的一部分會在熱成長該阻隔氧化物層的製程期間被有效地消耗或氧化。
內電荷捕獲層920的合宜厚度可能從約30Å至約80Å(允許 特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層924。外電荷捕獲層922的合宜厚度可能為至少30Å。於特定的實施例中，該外電荷捕獲層922可能形成厚達120Å，其中的30至70Å可能被基氧化消耗，用以形成該阻隔介電質916。於某些實施例中，內電荷捕獲層920和外電荷捕獲層922之間的厚度比約1：1，不過，亦可採用其它比例。
於其它實施例中，該外電荷捕獲層922與該阻隔介電質916中的任一者或兩者可能包含高K介電質。合宜的高K介電質包含基於鉿的材料(例如，HfSiON、HfSiO、或是HfO)、基於鋯的材料(例如，ZrSiON、ZrSiO、或是ZrO)、以及基於釔的材料(例如，Y2O3)。
於另一實施例中，該記憶體元件係或者包含非平面式元件，包含被形成在半導體材料中的垂直奈米線通道或是由半導體材料所形成的垂直奈米線通道，其突出在基板上數個導體層、半導體層之上或是從基板上數個導體層、半導體層處突出。於圖10A中剖面圖所示之此實施例的其中一種版本中，記憶體元件1000包含一垂直奈米線通道1002，形成在半導體材料製成的圓柱中，用以連接該元件的源極1004與汲極1006。通道1002被一穿隧氧化物層1008、一多層式電荷儲存層1010、一阻隔層1012、以及一疊置在該阻隔層上方的閘極層1014包圍，用以形成該記憶體元件1000的控制閘極。該通道1002可能包含一位於由半導體材料製成之實質實心圓柱之外層中的環狀區，或者可能包含一被形成在由介電質填充材料製成之圓柱上方的環狀層。如同上面所述之水平奈米線，通道1002可能包含多晶矽或再結晶多晶矽，用以形成單晶通道。視情況，當通道1002包含結晶矽 時，該通道會被形成相對於該通道之長軸具有<100>的表面結晶定向。
於某些實施例中，例如圖10B中所示的實施例，多層式電荷儲存層1010可能係一包含下面的多層式電荷儲存層：至少一第一或內電荷捕獲層1016，最靠近穿隧氧化物層1008；以及一第二或外電荷捕獲層1018。視情況，該等第一與第二電荷捕獲層會被一中間氧化物或抗穿隧層1020分開。
如同上面所述實施例，該第一電荷捕獲層1016與該第二電荷捕獲層1018中的任一者或兩者可能包含氮化矽或氮氧化矽，並且舉例來說，可藉由包含N2O/NH3以及DCS/NH3氣體混合物的CVD製程來形成，該等氣體混合物的比例和流速經過設計，用以提供富矽且富氧的氮氧化物層。
最後，該第二電荷捕獲層1018與該阻隔層1012中的任一者或兩者可能包含高K介電質，例如，HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO、或是Y2O3。
第一電荷捕獲層1016的合宜厚度可能從約30Å至約80Å(允許特定變異量，舉例來說，±10Å)，其中約5至20Å可能被基氧化消耗，用以形成該抗穿隧層1020。第二電荷捕獲層1018的合宜厚度可能為至少30Å，而阻隔介電質1012的合宜厚度可能約30至70Å。
圖10A的記憶體元件1000可利用閘極優先(gate first)或閘極最後(gate last)之方案來製造。圖11A至11F所示的係用以製作圖10A之非平面式多閘極元件的閘極優先之方案。圖12A至12F所示的係用以製作圖10A之非平面式多閘極元件的閘極最後之方案。
參考圖11A，在閘極優先之方案中，第一或下方介電質層 1102(例如，阻隔氧化物)會被形成在基板1106中的第一、有摻雜的擴散區1104(例如，源極或汲極)上方。一閘極層1108會被沉積在該第一介電質層1102上方，用以形成該元件的控制閘極，而第二或上方介電質層1110則被形成在其上方。如同上面所述實施例，該等第一介電質層1102和第二介電質層1110可藉由CVD、基氧化來沉積，或者，可藉由氧化下方層或基板的一部分來形成。該閘極層1108可能包含藉由CVD所沉積的金屬或是有摻雜的多晶矽。一般來說，閘極層1108的厚度為約40至50Å，而該等第一介電質層1102和第二介電質層1110的厚度為約20至80Å。
參考圖11B，第一開口1112會被蝕穿該疊置閘極層1108以及該等第一介電質層1102和第二介電質層1110，抵達基板1106中的擴散區1104。接著，包含穿隧氧化物層1114、多層式電荷儲存層1116、以及阻隔介電質1118的各層會依序被沉積在該開口中和上方介電質層1110的該表面中，平坦化以產生圖11C中所示的中間結構。
圖中雖然並未顯示；不過，應該瞭解的係，如同上面所述實施例中，多層式電荷儲存層1116可能包含一包含下面的多層式電荷儲存層：至少一下方或底部電荷捕獲層，比較靠近該穿隧氧化物層1114；以及一疊置在該底部電荷捕獲層上方的上方或頂端電荷捕獲層。一般來說，該頂端電荷捕獲層包括一富矽貧氧的氮化物層並且包含分佈在多個電荷捕獲層中的大量電荷捕獲阱；而該底部電荷捕獲層則包含一富氧的氮化物或氮氧化矽，而且相對於該頂端電荷捕獲層的富氧，以便減少其中的電荷捕獲阱的數量。於某些實施例中，該多層式電荷儲存層1116進一步包含至少一薄的、中間或抗穿隧層，其包含介電質(例如，氧化物)，用以分開該頂端電 荷捕獲層與該底部電荷捕獲層。
接著，一第二或通道開口1120會被非等向蝕穿穿隧氧化物層1114、多層式電荷儲存層1116、以及阻隔介電質1118，圖11D。參考圖11E，半導體材料1122會被沉積在該通道開口之中，用以於其中形成一垂直通道1124。垂直通道1124可能包含一位於由半導體材料製成之實質實心圓柱之外層中的環狀區，或者，如圖11E中所示，可能包含一由半導體材料1122製成的分開層，包圍介電質填充材料製成之圓柱1126。
參考圖11F，上方介電質層1110的該表面會被平坦化，而且一半導體材料層1128(其包含形成於其中的第二、有摻雜的擴散區1130，例如，源極或汲極)會被沉積在該上方介電質層上方，用以形成圖中所示的元件。
參考圖12A，於閘極最後之方案中，一介電質層1202(例如，氧化物)會被形成在基板1206之一表面上的一犧牲層1204的上方，一開口會被蝕穿該等介電質層與犧牲層，而且一垂直通道1208會被形成在該開口之中。如同上面所述實施例，垂直通道1208可能包含一位於由半導體材料(例如，多晶矽或單晶矽)製成之實質實心圓柱1210之外層中的環狀區，或者，可能包含一由半導體材料製成的分開層，包圍介電質填充材料製成之圓柱(圖中並未顯示)。介電質層1202可能包含任何合宜的介電質材料，例如，氧化矽，其能夠電氣隔離該記憶體元件1000中後續形成的閘極層和疊置電氣作用層或是另一記憶體元件。該犧牲層1204可能包含能夠以相對於該介電質層1202、基板1206、以及垂直通道1208之材料有高選擇性之方式被蝕刻或被移除的任何合宜材料。
參考圖12B，一第二開口1212會被蝕穿該等已被蝕穿的介電質層1202與犧牲層1204，抵達基板1206，而且該犧牲層1204會被蝕刻或是被移除。該犧牲層1204可能包含能夠以相對於該介電質層1202、基板1206、以及垂直通道1208之材料有高選擇性之方式被蝕刻或是被移除的任何合宜材料。於其中一實施例中，該犧牲層1204包含能夠被緩衝氧化物蝕刻(BOE蝕刻)移除的二氧化矽。
參考圖12C與12D，由穿隧氧化物層1214、多層式電荷儲存層1216、以及阻隔介電質1218組成的各層會依序被沉積在該開口中和介電質層1202的該表面中，平坦化以產生圖12C與12D中所示的中間結構。於某些實施例中，例如圖12D中所示的實施例，多層式電荷儲存層1216可能係一包含下面的多層式電荷儲存層：至少一第一或內電荷捕獲層1216a，最靠近穿隧氧化物層1214；以及一第二或外電荷捕獲層1216b。視情況，該等第一與第二電荷捕獲層會被一中間氧化物或抗穿隧層1220分開。
接著，一閘極層1222會被沉積至該第二開口1212之中以及該上方介電質層1202的該表面，平坦化以產生圖12E中所示的中間結構。如同上面所述實施例，該閘極層1222可能包括經沉積的金屬或是有摻雜的多晶矽。最後，一開口1224會被蝕穿該閘極層1222，用以形成多個不同記憶體元件1226的控制閘極。
本文中所述之電荷保留元件的實施例可以運用在邏輯電路中，用以充當機器-記憶體。熟習本技術的人士便會明白，有各種邏輯施行方式可以具現已述結構，而且較佳的方式將會隨著該等製程被部署的背景而改變。舉例來說，倘若施行者決定速度和精確性為最重要的話，施行者 可能會選擇硬體及/或韌體方式；或者，倘若靈活性為最重要的話，施行者則可能會選擇僅有軟體的施行方式；又，或者，施行者可能會選擇硬體、軟體、及/或韌體的某種組合。所以，雖然有許多方式可以運用本文中所述的元件；但是，沒有任何一種方式本質上優於另一種方式，因為要被運用的任何方式係相依於該方式被部署的背景以及施行者的特定關切事物(舉例來說，速度、靈活性、或是可預期性)，任何一者皆可能改變。熟習本技術的人士便會理解，施行方式的可見態樣可能涉及可見導向的硬體、軟體、及/或韌體。
上面雖然已顯示且說明僅有兩個氮氧化物層，也就是，一頂端層與一底部層；但是，本發明並不受限於此，而且該多層式電荷儲存層可以包含任何數量的(n個)氮氧化物層，其中的任何或全部氮氧化物層可能具有不同之由氧、氮、及/或矽製成的化學計量複合物。明確地說，本發明已經生產且測試過具有高達五個氮氧化物層的多層式電荷儲存層，各具有不同化學計量複合物。然而，熟習本技術的人士便會明白，通常希望運用盡量較少的層來達成所希望的結果，減少用以生產該元件所需要的製程步驟，並且從而提供更簡單且更強健的製程。又，運用盡量較少的層還會導致較高的產量，因為控制該等較少層的化學計量複合物以及維度會比較簡單。
進一步要明白的係，本文中雖然顯示且描述為記憶體元件中的矽-氧化物-氮氧化物-氧化物-矽堆疊的一部分；不過，本發明的結構與方法並不受限於此，而且該矽-氧化物-氮氧化物-氧化物-矽結構可以使用在任何半導體技術中或是配合任何半導體技術來使用，或者可以使用在需要電 荷儲存層或堆疊或是需要介電質層或堆疊的任何元件中，舉例來說，包含分離閘極快閃記憶體、TaNOS堆疊、1T(電晶體)SONOS型胞體、2T SONOS型胞體、3T SONOS型胞體、局部化2位元胞體、以及多位準程式化或胞體(or cell)、及/或9T或12T非揮發性半導體記憶體(Non-Volatile Semiconductor Memory，NVSM)胞體，其並不會脫離本發明的範疇。
前面的詳細說明已經透過使用方塊圖、流程圖、及/或範例提出前述元件及/或製程的各種實施例。此等方塊圖、流程圖、及/或範例雖然含有一或更多項功能及/或操作；但是，本技術領域內的人士便很容易瞭解，此等方塊圖、流程圖、或是範例裡面的每一項功能及/或操作能夠藉由各式各樣的硬體、軟體、韌體、或是實際上它們的任何組合以個別及/或集體的方式來施行。
本文中所述之結構的實施例可以運用在特定應用積體電路(Application Specific Integrated Circuit，ASIC)、可場程式化閘陣列(Field Programmable Gate Array，FPGA)、中央處理單元(Central Processing Unit，CPU)、數位訊號處理器(Digital Signal Processor，DSP)、或是其它積體形式之中。然而，熟習本技術的人士便會理解，本文中所揭示之實施例的某些態樣，全部或者部分，可以等效施行在專屬的記憶體電路中，用以達到將資料之數位資訊及/或在一或更多部電腦上運轉之程式(舉例來說，在一或更多個電腦系統上運轉之一或更多個程式)儲存成為在一或更多個處理器上運轉之一或更多個程式(舉例來說，儲存成為在一或更多個微處理器上運轉之一或更多個程式)、韌體、或是實際上它們之任何組合的目的。
依照一般的意義，熟習本技術的人士便會理解，本文中所述 的各種結構可藉由各式各樣的電氣電路系統以個別及/或集體的方式來具現。如本文中的用法，「電氣電路系統」包含，但是並不受限於：具有至少一離散電氣電路的電氣電路系統；具有至少一積體電路的電氣電路系統；具有至少一特定應用積體電路的電氣電路系統；形成由電腦程式配置而成之一般用途計算元件(舉例來說，由至少部分實行本文中所述之製程及/或元件的電腦程式配置而成之一般用途電腦，或是由至少部分實行本文中所述之製程及/或元件的電腦程式配置而成之微處理器)的電氣電路系統；形成記憶體元件(舉例來說，各種形式的隨機存取記憶體)的電氣電路系統；及/或形成通訊元件(舉例來說，數據機、通訊交換機、或是光電設備)的電氣電路系統。
熟習本技術的人士便會理解，在本技術裡常見以本文中提出的方式來說明元件及/或製程並且接著使用標準的工程手法將此等已述元件及/或製程整合至較大型系統之中。也就是，不需要過度數量的試驗便能夠將本文中所述元件及/或製程的至少一部分整合至網路處理系統之中。
200‧‧‧半導體記憶體元件
202‧‧‧閘極結構或閘極堆疊
204‧‧‧多層式電荷儲存層
206‧‧‧表面
208‧‧‧矽基板
210‧‧‧擴散區
212‧‧‧通道區
214‧‧‧多晶矽或多晶閘極層
216‧‧‧下方氧化物層或穿隧氧化物層
218‧‧‧頂端或阻隔氧化物層
220A‧‧‧頂端氮氧化物層
220B‧‧‧底部氮氧化物層

Claims (20)

  1. 一種方法，包括：於一基板的一表面上方的一半導體材料中形成一通道，該通道連接該記憶體元件的一源極與一汲極；以及形成鄰接該通道的閘極，其中形成該閘極包含：形成一穿隧氧化物層鄰接該通道；形成一多層式電荷儲存層於該穿隧氧化物層上方，該多層式電荷儲存層包含位於該穿隧氧化物層上的一第一氮化物層以及位於該第一氮化物層上的一第二氮化物層，其中，該第一氮化物層的一化學計量複合物導致其為實質上無捕獲阱，且其中，該第二氮化物層的一化學計量複合物導致其為捕獲阱密集；形成一阻隔介電質於該多層式電荷儲存層上方，並且處理該阻隔介電質以減少該阻隔介電質之一上表面的捕獲阱的數量。
  2. 根據申請專利範圍第1項的方法，其中，處理該阻隔介電質包括在一水蒸氣中加熱該阻隔介電質。
  3. 根據申請專利範圍第2項的方法，其中，處理該阻隔介電質包括蒸氣退火該阻隔介電質。
  4. 根據申請專利範圍第3項的方法，其中，蒸氣退火該阻隔介電質減少該第二氮化物層的一上表面的捕獲阱的數量。
  5. 根據申請專利範圍第1項的方法，其中，該記憶體元件包括一非平面式電晶體，且其中，形成該閘極包括形成該閘極鄰接該通道的多個表面。
  6. 根據申請專利範圍第5項的方法，其中，該通道包括一矽奈米線；且其 中，形成該閘極包括形成一環繞式閘極結構。
  7. 根據申請專利範圍第5項的方法，其中，該元件包括一鰭式場效電晶體(finFET)，且其中，形成該閘極包括形成該閘極鄰接該通道的三個表面。
  8. 根據申請專利範圍第1項的方法，其中，該第一氮化物層包括一富氧的氮氧化物層，且其中該第二氮化物層包括一貧氧的氮氧化物層。
  9. 根據申請專利範圍第1項的方法，其中，形成該多層式電荷儲存層進一步包含形成一抗穿隧層，該抗穿隧層包含一氧化物，該氧化物將該第一氮化物層與該第二氮化物層分隔開。
  10. 一種方法，包括：於一基板的一表面上方的一半導體材料中形成一通道，該通道連接該記憶體元件的一源極與一汲極；形成鄰接該通道的閘極，其中形成該閘極包含：形成一穿隧氧化物層鄰接該通道；形成一多層式電荷儲存層於該穿隧氧化物層上方，該多層式電荷儲存層包含位於該穿隧氧化物層上的實質上無捕獲阱且富氧的一第一氮氧化物層以及位於該第一氮氧化物層上的捕獲阱密集且貧氧的一第二氮氧化物層；以及形成一阻隔介電質於該多層式電荷儲存層上方，其中，該第二氮氧化物層進一步包括經過選擇的碳濃度，以便提高其中的捕獲阱的數量。
  11. 根據申請專利範圍第10項的方法，其中，該記憶體元件包括一非平面式電晶體，且其中，形成該閘極包括形成該閘極鄰接該通道的多個表面。
  12. 根據申請專利範圍第11項的方法，其中，該通道包括一矽奈米線；且其中，形成該閘極包括形成一環繞式閘極結構。
  13. 根據申請專利範圍第11項的方法，其中，該元件包括一鰭式場效電晶體(finFET)，且其中，形成該閘極包括形成該閘極鄰接該通道的三個表面。
  14. 根據申請專利範圍第10項的方法，其中，形成該多層式電荷儲存層進一步包含形成一抗穿隧層，該抗穿隧層包含一氧化物，該氧化物將該第一氮氧化物層與該第二氮氧化物層分隔開。
  15. 根據申請專利範圍第14項的方法，其中，形成該抗穿隧層包括使用基氧化來氧化該第一氮氧化物層的一部份。
  16. 一種方法，其包括：於一基板的一表面上方的一半導體材料中形成一通道，該通道連接該記憶體元件的一源極與一汲極；以及形成鄰接該通道的閘極，其中形成該閘極包含：形成一穿隧氧化物層鄰接該通道；形成一多層式電荷儲存層於該穿隧氧化物層上方，該多層式電荷儲存層包含位於該穿隧氧化物層上的一第一氮化物層以及位於該第一氮化物層上的一第二氮化物層，其中，該第一氮化物層包括一化學計量複合物導致該第一氮化物層為實質上無捕獲阱，並且該第二氮化物層包括一化學計量複合物，該化學計量複合物包含一濃度的碳，其導致該第二氮化物層為捕獲阱密集；形成一阻隔介電質於該多層式電荷儲存層上方；以及處理該阻隔介電質以減少該阻隔介電質之一上表面的捕獲阱 的數量。
  17. 根據申請專利範圍第16項的方法，其中，該記憶體元件包括一非平面式電晶體，且其中，形成該閘極包括形成該閘極鄰接該通道的多個表面。
  18. 根據申請專利範圍第17項的方法，其中，該通道包括一矽奈米線；且其中，形成該閘極包括形成一環繞式閘極結構。
  19. 根據申請專利範圍第17項的方法，其中，該元件包括一鰭式場效電晶體(finFET)，且其中，形成該閘極包括形成該閘極鄰接該通道的三個表面。
  20. 根據申請專利範圍第16項的方法，其中，形成該多層式電荷儲存層進一步包含形成一抗穿隧層，該抗穿隧層包含一氧化物，該氧化物將該第一氮化物層與該第二氮化物層分隔開。
TW106107213A 2012-03-31 2013-03-22 製造半導體裝置的方法 TWI615948B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/436,872 2012-03-31
US13/436,872 US9449831B2 (en) 2007-05-25 2012-03-31 Oxide-nitride-oxide stack having multiple oxynitride layers

Publications (2)

Publication Number Publication Date
TW201724474A true TW201724474A (zh) 2017-07-01
TWI615948B TWI615948B (zh) 2018-02-21

Family

ID=49261089

Family Applications (2)

Application Number Title Priority Date Filing Date
TW102110223A TWI584450B (zh) 2012-03-31 2013-03-22 具有多個氮氧化物層之氧化物－氮化物－氧化物堆疊
TW106107213A TWI615948B (zh) 2012-03-31 2013-03-22 製造半導體裝置的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW102110223A TWI584450B (zh) 2012-03-31 2013-03-22 具有多個氮氧化物層之氧化物－氮化物－氧化物堆疊

Country Status (6)

Country Link
EP (3) EP2831917A4 (zh)
JP (2) JP6709051B2 (zh)
KR (2) KR102085388B1 (zh)
CN (2) CN111180525B (zh)
TW (2) TWI584450B (zh)
WO (1) WO2013148343A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI847373B (zh) * 2017-08-11 2024-07-01 美商美光科技公司 具有電荷捕獲結構之設備、記憶體裝置及製造電荷捕捉結構之方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
EP2831916A4 (en) * 2012-03-27 2015-10-28 Cypress Semiconductor Corp SONOS BATTERY WITH SLOTTED NITRIDE MEMORY LAYER
EP2831917A4 (en) * 2012-03-31 2015-11-04 Cypress Semiconductor Corp OXIDE-NITRIDE-OXIDE STACK WITH MULTIPLE OXYNITRIDE LAYERS
JP6306233B1 (ja) * 2017-02-28 2018-04-04 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびその製造方法
JP6833079B2 (ja) * 2017-08-01 2021-02-24 イラミーナ インコーポレーテッド 電界効果センサ
CN113875017B (zh) * 2021-08-06 2023-04-18 英诺赛科(苏州)科技有限公司 半导体装置及其制造方法
CN114038918A (zh) * 2021-11-08 2022-02-11 珠海创飞芯科技有限公司 一种存储单元、存储单元的制作方法以及存储器

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5348903A (en) * 1992-09-03 1994-09-20 Motorola Inc. Process for fabricating a semiconductor memory cell having thin-film driver transistors overlapping dual wordlines
JPH07153769A (ja) * 1993-11-30 1995-06-16 Hitachi Ltd 半導体集積回路装置の製造方法および製造装置
EP0801427A3 (en) * 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
JP4617574B2 (ja) * 2001-01-16 2011-01-26 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
KR100395762B1 (ko) * 2001-07-31 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US6709928B1 (en) * 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
KR100790859B1 (ko) * 2002-11-15 2008-01-03 삼성전자주식회사 수직 나노튜브를 이용한 비휘발성 메모리 소자
JP4489359B2 (ja) * 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
JP2009535800A (ja) * 2006-04-26 2009-10-01 エヌエックスピー ビー ヴィ 不揮発性メモリデバイス
JP2008034456A (ja) * 2006-07-26 2008-02-14 Toshiba Corp 不揮発性半導体記憶装置
JP4282699B2 (ja) * 2006-09-01 2009-06-24 株式会社東芝 半導体装置
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
KR100890040B1 (ko) * 2006-10-23 2009-03-25 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
US8643124B2 (en) * 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) * 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8063434B1 (en) * 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8067284B1 (en) * 2007-05-25 2011-11-29 Cypress Semiconductor Corporation Oxynitride bilayer formed using a precursor inducing a high charge trap density in a top layer of the bilayer
US8283261B2 (en) * 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
JP2009027134A (ja) * 2007-06-21 2009-02-05 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置
JP2011507231A (ja) * 2007-12-07 2011-03-03 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ シリコン−ゲルマニウムナノワイヤ構造およびその形成方法
JP2009252774A (ja) * 2008-04-01 2009-10-29 Toshiba Corp 半導体記憶装置およびその製造方法
JP2009272348A (ja) * 2008-04-30 2009-11-19 Toshiba Corp 半導体装置およびその製造方法
JP2009295694A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010016228A (ja) * 2008-07-04 2010-01-21 Toshiba Corp 不揮発性半導体記憶装置及びその形成方法
CN102099913A (zh) * 2008-07-09 2011-06-15 昆南诺股份有限公司 纳米结构存储器件
JP5356005B2 (ja) * 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
WO2010106922A1 (ja) * 2009-03-19 2010-09-23 株式会社 東芝 半導体装置及びその製造方法
US8222688B1 (en) * 2009-04-24 2012-07-17 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
JP2011035228A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8169835B2 (en) * 2009-09-28 2012-05-01 Macronix International Co., Ltd. Charge trapping memory cell having bandgap engineered tunneling structure with oxynitride isolation layer
JP2011199194A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体装置の製造方法
JP5514004B2 (ja) * 2010-06-15 2014-06-04 株式会社東芝 半導体記憶装置及びその製造方法
WO2011162725A1 (en) * 2010-06-25 2011-12-29 Agency For Science, Technology And Research Nanowire transistor and method for manufacturing a nanowire transistor
US8890233B2 (en) * 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
TWI534897B (zh) * 2011-01-14 2016-05-21 賽普拉斯半導體公司 具有多重氮氧化物層之氧化物-氮化物-氧化物堆疊
KR20110093746A (ko) * 2011-07-01 2011-08-18 고려대학교 산학협력단 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법
EP2831916A4 (en) * 2012-03-27 2015-10-28 Cypress Semiconductor Corp SONOS BATTERY WITH SLOTTED NITRIDE MEMORY LAYER
EP2831917A4 (en) * 2012-03-31 2015-11-04 Cypress Semiconductor Corp OXIDE-NITRIDE-OXIDE STACK WITH MULTIPLE OXYNITRIDE LAYERS

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI847373B (zh) * 2017-08-11 2024-07-01 美商美光科技公司 具有電荷捕獲結構之設備、記憶體裝置及製造電荷捕捉結構之方法

Also Published As

Publication number Publication date
KR102085388B1 (ko) 2020-03-05
TWI615948B (zh) 2018-02-21
JP2015516678A (ja) 2015-06-11
JP2020074420A (ja) 2020-05-14
TWI584450B (zh) 2017-05-21
KR20200024952A (ko) 2020-03-09
EP3537483A3 (en) 2019-10-02
CN111180525B (zh) 2023-08-08
WO2013148343A1 (en) 2013-10-03
JP7042852B2 (ja) 2022-03-28
JP6709051B2 (ja) 2020-06-10
KR102220842B1 (ko) 2021-03-02
EP3537483A2 (en) 2019-09-11
CN104321878A (zh) 2015-01-28
CN111180525A (zh) 2020-05-19
EP2831917A4 (en) 2015-11-04
TW201347151A (zh) 2013-11-16
KR20140144181A (ko) 2014-12-18
EP2831917A1 (en) 2015-02-04
EP3709370A1 (en) 2020-09-16

Similar Documents

Publication Publication Date Title
US11784243B2 (en) Oxide-nitride-oxide stack having multiple oxynitride layers
US12009401B2 (en) Memory transistor with multiple charge storing layers and a high work function gate electrode
TWI584450B (zh) 具有多個氮氧化物層之氧化物－氮化物－氧化物堆疊
US20230074163A1 (en) Sonos ono stack scaling
TWI581432B (zh) 包含具有分離的氮化物記憶體層的ｓｏｎｏｓ堆疊的記憶體元件及相關的製造製程