JP6709051B2 - 多層酸窒化物層を有する酸化物−窒化物−酸化物積層体 - Google Patents

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本出願は、３５U.S.C119(e)に基づいて２００７年５月２５日に出願された米国仮特許出願第６０／９３１，９４７号の優先権の利益を主張して２００７年６月１３日に出願された同時継続米国出願第１１／８１１，９５８号の一部継続出願であり、その両出願とも引用することにより本明細書に援用されるものとする。

本発明は、半導体製造技術に関し、特に改善された酸化物−窒化物層又は酸窒化物層を有する酸化物−窒化物−酸化物積層体及びその製造方法に関する。

スプリットゲートフラッシュメモリ等の不揮発性半導体メモリは、典型的には、積層フローティングゲート型電界効果トランジスタを使用する。この型の電界効果トランジスタでは、制御ゲートをバイアスするとともにメモリセルが形成されている基板の本体領域を接地することによってプログラムすべきメモリセルのフローティングゲート内に電子が誘起される。

酸化物−窒化物−酸化物（ＯＮＯ）積層体は、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）トランジスタにおいて電荷蓄積層として使用され、またスプリットゲートフラッシュメモリにおいて、フローティングゲート及び制御ゲートとの間の絶縁層として使用される。

図１はメモリデバイス等の半導体デバイス１００の中間構造の部分断面図であり、このデバイス１００は、ＳＯＮＯＳゲート積層体、即ちシリコン基板１０８の表面１０６上に通常の方法に従って形成された通常のＯＮＯ積層体１０４を含む構造１０２を有する。更に、デバイス１００は、典型的には、ゲート積層体にアライメントされ且つチャネル領域１１２で分離されたソース及びドレイン領域等の１つ以上の拡散領域１１０を更に含む。簡単に説明すると、ＳＯＮＯＳ構造１０２は、ＯＮＯ積層体１０４上に形成されこれと接触するポリシリコン（ポリ）ゲート層１１４を含む。このポリゲート層１１４はＯＮＯ積層体１０４によって基板１０８から分離され、電気的に絶縁される。ＯＮＯ積層体１０４は一般に底部酸化物層１１６、デバイス１００の電荷蓄積層又はメモリ層として作用する窒化物層又は酸窒化物層１１８、及び窒化物層又は酸窒化物層を覆う上部高温酸化物（ＨＴＯ）層１２０を含む。

従来のＳＯＮＯＳ構造１０２及びその製造方法と関連する一つの問題は、窒化物層又は酸窒化物層１１８のデータ保持性能が悪く、この層を通して漏れるリーク電流のために、デバイス１００の寿命及び／又はいくつかの用途における使用が制限される点にある。

ＳＯＮＯＳ構造１０２及びその製造方法と関連する別の問題は、酸窒化物層１１８の化学量論的組成が層の厚さに亘って均一にならず、また最適にならない点にある。特に、酸窒化物層１１８は、従来、比較的厚い層の厚さに亘って高い窒素及び高い酸素濃度を有する均一な層を得るために、単一のプロセスガス混合物及び固定又は一定の処理条件を用いて単一のステップで形成又は堆積されている。しかし、トップ及びボトム効果のために、この方法は従来の酸窒化物層１１８全体に亘って変化する窒素、酸素及びシリコン濃度を生じる。トップ効果は、プロセスガスが堆積後に遮断される順番に起因する。特に、典型的にはシラン等のシリコン含有プロセスガスが最初に遮断されるので、酸窒化物層１１８のトップ部分（上部）において酸素及び／又は窒素が高くシリコンが低くなる。同様に、ボトム効果は、プロセスガスが堆積を開始するために導入される順序に起因する。特に、酸窒化物層１１８の堆積は典型的にはアニール工程後であるから、堆積プロセスの開始時にピーク又は比較的高い濃度のアンモニア（ＮＨ_３）が生じ、酸窒化物層のボトム部分（底部）において酸素及びシリコンが低く、窒素が高くなる。更に、ボトム効果は、初期プロセスガス混合物中の使用可能な酸素及びシリコンが基板の表面でシリコンと優先的に反応し、酸窒化物の形成に寄与しないという表面核形成現象にも起因する。従って、ＯＮＯ積層体１０４からなるメモリデバイス１００は電荷蓄積特性、特にプログラミング及び消去速度及びデータ保持性能が悪影響を受けている。

従って、メモリ層として改善されたプログラミング及び消去速度及びデータ保持性能を示す酸窒化物層を含むＯＮＯ積層体を有するメモリデバイスが必要とされている。更に、改善された酸窒化物の化学量論組成を示す酸窒化物層を有するＯＮＯ積層体を形成する方法又はプロセスが必要とされている。

多層電荷蓄積層を含む半導体メモリデバイス及びその製造方法が提供される。一般的に、当該デバイスは、基板の表面を覆う半導体材料から形成され、メモリデバイスのソースとドレインとを接続するチャネルと、チャネルを覆うトンネル酸化物層と、前記トンネル酸化物層上にあって殆どトラップを生じない化学量論的組成を有する酸素リッチな第１の酸窒化物層及び前記第１の酸窒化物層上にあって高密度のトラップを生じる化学量論的組成を有する酸素リーンな第２の酸窒化物層を含む多層電化蓄積層と、を備える。一実施形態では、当該デバイスはチャネルに当接する複数の表面を有するゲートを含む非平面状トランジスタを備え、ゲートはトンネル酸化物層及び多層電荷蓄積層を備える。他の実施形態も開示される。

本発明の構造及び方法のこれらの及び他の様々な特徴及び利点は、以下の詳細な説明を添付図面及び特許請求の範囲とともに参照することによって明らかになる。

従来の方法に従って形成された酸化物−窒化物−酸化物（ＯＮＯ）積層体を有するメモリデバイスの製造中の中間構造の断面を示す（従来技術の）ブロック線図である。 本発明の一実施形態による、多層電荷蓄積層を含むシリコン−酸化物−窒化物−酸化物−シリコン構造を有する半導体デバイスの一部分の断面を示すブロック線図である。 本発明の一実施形態による、多層電荷蓄積層を含む酸化物−窒化物−酸化物構造を形成する方法の流れ図である。 本発明により形成されたメモリ層を用いるメモリデバイスのデータ保持性能の改善を従来のメモリ層を用いるメモリデバイスと比較して示すグラフである。 本発明の別の実施形態による、多層電荷蓄積層を含む酸化物−窒化物−酸化物構造を形成する方法の流れ図である。 ＯＮＯ構造を有するプログラムされた従来のメモリデバイスのエネルギーバンド図である。 図７Ａ及び図７Ｂは本発明の一実施形態による多層電荷蓄積層を含むメモリデバイスのプログラミング前及び後のエネルギーバンド図である。 図８Ａは分離した電荷トラップ領域を含む非平面状マルチゲートデバイスを示す図である。図８Ｂは図８Ａの非平面状マルチゲートデバイスの断面図である。 図９Ａ及び図９Ｂは分離した電荷トラップ領域及び水平ナノワイヤチャネルを含む非平面状マルチゲートデバイスを示す図である。 図１０Ａ及び図１０Ｂは分離した電荷トラップ領域及び垂直ナノワイヤチャネルを含む非平面状マルチゲートデバイスを示す図である。 図１１Ａ及び図１１Ｂは図１０Ａの非平面状マルチゲートデバイスを製造するためのゲート最初のスキームを示す図である。 図１２Ａ及び図１２Ｂは図１０Ａの非平面状マルチゲートデバイスを製造するためのゲート最後のスキームを示す図である。

本発明は、一般に多層電荷蓄積層を含むシリコン−酸化物−酸窒化物−酸化物−シリコンゲート構造を備えるデバイス及びその製造方法を対象とする。このゲート構造及び製造方法はメモリトランジスタ等のメモリデバイスのメモリ層を形成するのに特に有用である。

以下の記載において、本開示の十分な理解をもたらすために、説明の目的で、多くの特定の細部について述べる。しかしながら、本発明の構造及び方法はこれらの特定の細部の記載がなくても実施できることは当業者に明らかである。更に、本開示の理解を不必要に不明瞭にしないように、周知の構造及び技術は詳細に示さないでブロック線図の形で示している。

本明細書において、「一つの実施形態」又は「一実施形態」とは、実施形態と関連して記載される特定の特徴、構造又は特性が少なくとも一つの実施形態に含まれることを意味する。したがって本明細書の様々な箇所で「一実施形態」と呼ぶものは、必ずしもすべて同じ実施形態を指すものではない。更に本明細書で使用される「結合する」とは、一つ以上の介在要素によって直接接続すること及び間接的に接続することの両方を意味する。

簡単に説明すると、本方法は、異なる濃度の酸素、窒素及び／又はシリコンを有するシリコン酸窒化物（Ｓｉ_２Ｎ_２Ｏ）等の多層酸窒化物層を含む多層電荷蓄積層を形成するステップを含む。これらの酸窒化物層は、従来のＯＮＯ構造内の窒化物又は酸窒化物より高い温度で形成され、各層は異なるプロセスガス混合物及び／又は異なる流量を用いて形成される。一般に、これらの酸酸化物層は少なくとも上部酸窒化物層及び底部酸窒化物層を含む。特定の実施形態においては、これらの層の化学量論的組成は、下部又は底部酸窒化物層が高い酸素及びシリコン含量を有するように且つ上部酸窒化物層が高いシリコン及び高い窒素濃度及び低い酸素濃度を有し酸素リーン、シリコンリッチ窒化物又は酸窒化物を生成するように調整又は選択される。シリコンリッチ及び酸素リッチな底部酸窒化物層は、デバイス速度又は初期（寿命初期）のプログラミング電圧と消去電圧の差を低下することなく蓄積電荷の損失を低減する。シリコンリッチ、酸素リーンな上部酸窒化物層はメモリデバイスのプログラミング電圧と消去電圧の差を増大し、それによりデバイス速度を向上し、デバイス保持性能を増大し、デバイスの動作寿命を延長する。いくつかの実施形態においては、シリコンリッチ、酸素リーンな上部酸窒化物層は層内のトラップ数を増大するように選択された濃度の炭素を更に含むことができる。

オプションとして、ドライ又はウェット酸化によるシリコン−酸化物−酸窒化物−酸化物−シリコンゲート構造のトンネル又は第１の酸化物層の形成後におけるその第１の酸化物層上への酸窒化物層の形成を容易にするために、上部酸窒化物層と底部酸窒化物層の厚さの比を選択することができる。

本発明の種々の実施形態によるシリコン−酸化物−酸窒化物−酸化物−シリコン構造及びその製造方法について図２−４を参照して以下に詳細に説明する。

図２は、本発明の一実施形態による、多層電荷蓄積層を含むシリコン−酸化物−酸窒化物−酸化物−シリコンゲート構造を有する半導体メモリデバイス２００の一部分の断面を示すブロック線図である。図２を参照するに、メモリデバイス２００は、基板又はシリコン基板２０８上のシリコン層の表面２０６上に形成された、多層電荷蓄積層２０４を含むシリコン−酸化物−酸窒化物−酸化物−シリコンゲート積層体２０２を備える。更に、デバイス２００は、ゲート積層体２０２にアライメントされ且つゲートチャネル領域２１２で分離されたソース及びドレイン領域又は構造等の１つ以上の拡散領域２１０を含む。一般に、シリコン−酸化物−酸窒化物−酸化物−シリコンゲート構造２０２は、多層電荷蓄積層２０４上に形成され該層と接触するシリコン含有ゲート層、例えばポリシリコン又はポリゲート層２１４及びシリコン層又は基板２０８の一部分を含む。ポリゲート層２１４は多層電荷蓄積層２０４によってシリコン層又は基板２０８から分離され、電気的に絶縁される。シリコン−酸化物−酸窒化物−酸化物−シリコン構造は、ゲート積層体２０２をチャネル領域２１２から分離又は電気的に絶縁する薄い下部酸化物層又はトンネル酸化物層２１６、上部又は阻止酸化物層２１８及び多層電荷蓄積層２０４を含む。上述され、図２に示されるように、多層電荷蓄積層２０４は上部酸窒化物層２２０Ａ及び底部酸窒化物層２２０Ｂなどの少なくとも２つの酸窒化物層を含む。

基板２０８は、シリコン、シリコン−ゲルマニウム、シリコン・オン・インシュレータ又はシステム・オン・サファイヤ基板等の既知のシリコンベース半導体材料を含むことができる。代わりに、基板２０８は砒化ガリウム、ゲルマニウム、窒化ガリウム又は燐化アルミニウム等の非シリコンベースの半導体材料上に形成されたシリコン層を含むことができる。特定の実施形態においては、基板２０８はドープ又はアンドープシリコン基板とする。

シリコン−酸化物−酸窒化物−酸化物−シリコン構造の下部酸化物層又はトンネル酸化物層２１６は一般的には約１５Å（オングストローム）〜約２２Å、いくつかの実施形態においては約１８Åの二酸化シリコン（ＳｉＯ_２）の比較的薄い層を含む。トンネル酸化物層２１６は任意の適切な手段によって形成又は堆積することができ、例えば熱的に成長させる、又は化学気相成長（ＣＶＤ）を用いて堆積することができる。一般に、トンネル酸化物層は酸素雰囲気中で熱酸化を用いて形成または成長される。一実施形態においては、そのプロセスはドライ酸化法を使用し、この方法では基板２０８を堆積又は処理チャンバ内に置き、約７００℃〜約８５０℃の温度に加熱し、完成トンネル酸化物層２１６の所望の厚さに基づいて選択される所定の期間に亘って酸素に暴露する。別の実施形態においては、トンネル酸化物層は、ＩＳＳＧ（In-Situ Stream Generation）チャンバ内において、少なくとも１０００℃の温度で酸素（Ｏ_２）と水素（Ｈ_２）の反応を用いてラジカル酸化により基板上に成長される。模範的な処理時間は約１０〜１００分である。酸化は大気圧又は低圧力で実行できる。

上述したように、多層電荷蓄積層は一般にシリコン、酸素及び窒素の異なる組成を有する少なくとも２つの酸窒化物層を含み、約７０Å〜１５０Å（特定の実施形態では１００Å）の総合厚さを有することができる。一実施形態においては、酸窒化物層は、シラン（ＳｉＨ_４）、クロロシラン（ＳｉＨ_３Ｃｌ）、ジクロロシラン又はＤＣＳ（ＳｉＨ_２Ｃｌ_２）、テトラクロロシラン（ＳｉＣｌ_４）又はビスターシャルブチル アミンシラン（ＢＴＢＡＳ）等のシリコン源、窒素（Ｎ_２）、アンモニア（ＮＨ_３）、三酸化窒素（ＮＯ_３）又は亜酸化窒素（Ｎ_２Ｏ）等の窒素源、及び酸素（Ｏ_２）又はＮ_２Ｏなどの酸素含有ガスを用いて低圧ＣＶＤプロセスで形成又は堆積される。代わりに、水素が重水素で置換されたガスを使用することもでき、例えばＮＨ_３の代りに重水素化されたアンモニア（ＮＤ_３）を使用することができる。水素を重水素と置換すると、シリコン−酸化物界面におけるＳｉダングリングボンドが不活性化され、よってデバイスのＮＢＴＩ（Negative Bias Temperature Instability）寿命が増大する。

例えば、下部又は底部酸窒化物層２２０Ｂは、基板２０８を堆積チャンバ内に置き、約２．５分〜約２０分の期間に亘ってチャンバを約５ミリトル（ｍＴ）〜約５００ｍＴの圧力に維持するとともに、基板を約７００℃〜約８５０℃（特定の実施形態においては少なくとも約７６０℃）の温度に維持しながら、Ｎ_２Ｏ，ＮＨ_３及びＤＣＳを含むプロセスガスを導入することによって、トンネル酸化物層２１６の上に堆積することができる。特に、プロセスガスは、約８：１〜１：８の比で混合されたＮ_２０及びＮＨ_３の第１のガス混合物及び約７：１〜１：７の比で混合されたＤＣＳ及びＮＨ_３の第２のガス混合物を含むことができ、約５〜２００立方センチメートル毎分（ｓｃｃｍ）の流量で導入することができる。これらの条件で生成又は堆積された酸窒化物層はシリコンリッチ、酸素リッチな底部酸窒化物層２２０Ｂをもたらすことが確かめられ、この底部酸窒化物層はプログラミング後及び消去後の電荷損失レートを減少し、保持状態における電圧シフトを小さくする。

上部酸窒化物層２２０Ａは、Ｎ_２Ｏ，ＮＨ_３及びＤＣＳを含むプロセスガスを使用し、約５ｍＴ〜約５００ｍＴのチャンバ圧力及び約７００℃〜約８５０℃（特定の実施形態においては少なくとも約７６０℃）の温度で、約２．５分〜約２０分の期間に亘るＣＶＤプロセスによって底部酸窒化物層２２０Ｂ上に堆積することができる。特に、プロセスガスは、約８：１〜１：８の比で混合されたＮ_２０及びＮＨ_３の第１のガス混合物及び約７：１〜１：７の比で混合されたＤＣＳ及びＮＨ_３の第２のガス混合物を含むことができ、約５〜２０ｓｃｃｍの流量で導入することができる。これらの条件で生成又は堆積された酸窒化物層はシリコンリッチ、窒素リッチ及び酸素リーンな上部酸窒化物層２２０Ａをもたらすことが確かめられ、この上部酸窒化物層は、シリコン−酸化物−酸窒化物−酸化物−シリコン構造を用いて製造されるメモリの電荷損失レートに妥協することなく、速度の向上及びプログラミング電圧及び消去電圧の初期差の増大をもたらし、よってデバイスの動作寿命の延長をもたらす。

いくつかの実施形態においては、シリコンリッチ、窒素リッチ及び酸素リーンな上部酸窒化物層２２０Ａは、層内のトラップ数を増大するように選択された濃度の炭素を含有させるために、約７：１〜１：７の比で混合されたＢＴＢＡＳ及びアンモニア（ＮＨ_３）を含むプロセスガスを用いてＣＶＤで底部酸窒化物層２２０Ｂ上に堆積させることができる。第２の酸窒化物層内の選択された濃度の炭素は約５％〜約１５％の炭素濃度を含むことができる。

特定の実施形態においては、上部窒化物層２２０Ａは底部酸窒化物層２０Ｂの形成に使用した同じツール内において、実質的に堆積チャンバの真空を破ることなく連続的に堆積される。特定の実施形態においては、上部酸窒化物層２２０Ａは、下部酸窒化物層２２０Ｂの堆積中に加熱される基板２０８の温度を殆ど変更することなく連続的に堆積される。一実施形態においては、上部酸窒化物層２２０Ａは、シリコンリッチ、窒素リッチ及び酸素リーンな上部酸窒化物２２０Ａが生成されるように、ＤＣＳ／ＮＨ_３ガス混合物に対してＮ_２０／ＮＨ_３ガス混合物の流量を減少させて所望の比のガス混合物を供給することによって、底部酸窒化物層２２０Ａの堆積の直後に連続的に堆積される。

所定の実施形態においては、ゲート積層体２０２の形成後に、別の酸化物又は酸化物層（これらの図には示されていない）が基板２０８上の異なる領域又はデバイス内に蒸気酸化によって形成される。この実施形態においては、シリコン−酸化物−酸窒化物−酸化物−シリコン構造の上部酸窒化物層２２０Ａ及び上部又は阻止酸化物層２１８は蒸気酸化処理中に蒸気アニールするのが有益である。特に、蒸気アニールは阻止酸化物層２１８の品質を改善し、阻止酸化物層２１８の上面の近く及び底部酸窒化物層２２０Ａの上面の近くに形成されるトラップの数を低減する結果、さもなければ発生し得る阻止酸化物層を横切る電界（電荷キャリアの逆流を生じ、電荷蓄積層のデータ又は電荷保持性能に悪影響を与える）を低減もしくはほぼ除去することができる。

底部酸窒化物層２２０Ｂの適切な厚さは、約１０Å〜約８０Åであり、底部酸窒化物層及び上部酸窒化物層の厚さの比は約１：６〜６：１であり、特定の実施形態においては少なくとも約１：４であることが確かめられた。

シリコン−酸化物−酸窒化物−酸化物−シリコン構造の上部又は阻止酸化物層２１８は、約３０Å〜約７０Å、特定の実施形態においては約４５Åの比較的厚いＳｉＯ_２層を含む。上部又は阻止酸化物層２１８は、任意の適切な手段、例えば熱成長又はＣＶＤを用いて成長又は堆積することができる。一実施形態においては、上部又は阻止酸化物層２１８はＣＶＤプロセスを用いて堆積された高温酸化物（ＨＴＯ）である。一般に、この堆積プロセスは、堆積チャンバ内において、基板２０８を約６５０℃〜約８５０℃の温度に維持しながら、約５０ｍＴ〜約１０００ｍＴの圧力で、約１０分〜約１２０分の期間に亘って、シラン、クロロシラン又はジクロロシラン等のシリコン源及びＯ_２又はＮ_２Ｏ等の酸素含有ガスに暴露するステップを含む。

特定の実施形態においては、上部又は阻止酸化物層２１８は酸窒化物層２２０Ａ，２２０Ｂの形成に使用した同じツール内で連続的に堆積される。特定の実施形態においては、酸窒化物層２２０Ａ，２２０Ｂ及び上部又は阻止酸化物層２１８は、トンネル酸化物層２１６の成長に使用した同じツール内で形成又は堆積される。適切なツールは、例えばカリフォルニア州スコッツバレーのＡＶＩＺＡテクノロジー社から入手し得るＯＮＯ、ＡＶＰである。

一実施形態によるシリコン−酸化物−酸窒化物−酸化物−シリコン積層体を形成又は製造する方法を図３の流れ図を参照して以下に説明する。

図３を参照するに、本方法は、シリコン−酸化物−酸窒化物−酸化物−シリコンゲート積層体２０２のトンネル酸化物層２１６のような第１の酸化物層を基板２０８の表面上のシリコン含有層の上に形成することから始まる（３００）。次に、酸窒化物を含む多層電荷蓄積層２０４の第１又は底部酸窒化物層２２０Ｂが第１の酸化物層の表面上に形成される（３０２）。上述したように、この第１又は底部酸窒化物層２２０Ｂは、シリコンリッチ及び酸素リッチな酸窒化物層が得られるように調整された比及び流量でＮ_２Ｏ／ＮＨ_３及びＤＣＳ／ＮＨ_３ガス混合物を含むプロセスガスを用いてＣＶＤによって形成又は堆積することができる。次に、多層電荷蓄積層２０４の第２又は上部酸窒化物層２２０Ａが第１又は底部酸窒化物層２２０Ｂの表面上に形成される（３０４）。第２又は上部酸窒化物層２２０Ａは第１又は底部酸窒化物層２２０Ｂと異なる酸素、窒素及び／又はシリコンの化学量論的組成を有する。特に、上述したように、第２又は上部酸窒化物層２２０Ａは、シリコンリッチ、酸素リーンな酸窒化物層が得られるように調整された比及び流量でＤＣＳ／ＮＨ_３及びＮ_２Ｏ／ＮＨ_３ガス混合物を含むプロセスガスを用いてＣＶＤによって形成又は堆積することができる。最後に、シリコン−酸化物−酸窒化物−酸化物−シリコン構造の上部又は阻止酸化物層２１８が多層電荷蓄積層の第２の層の表面上に形成される（３０６）。上述したように、この上部又は阻止酸化物層２１８は任意の適切な手段によって形成又は堆積できるが、いくつかの実施形態においてはＣＶＤプロセスで堆積される。一実施形態においては、上部又は阻止酸化物層２１８はＨＴＯＣＶＤプロセスで堆積される高温酸化物である。代わりに、上部又は阻止酸化物層２１８は熱的に成長させることもできる。しかし、この実施形態においては、上部酸窒化物層２２０Ａは、その酸窒化物の一部分が上部又は阻止酸化物層２１８の熱成長プロセス中に有効に消費又は酸化されるので、その厚さを調整もしくは増大することができる。

オプションとして、本方法は、シリコン−酸化物−酸窒化物−酸化物−シリコン積層体又は構造を形成するために上部又は阻止酸化物層２１８の表面上にシリコン含有層を形成又は堆積するステップを更に含むことができる（３０８）。このシリコン含有層は、トランジスタ又はデバイス２００の制御又はポリゲート層２１４を形成するために、例えばＣＶＤプロセスにより堆積されたポリシリコン層とすることができる。

ここで、図４を参照して本発明の一つの実施形態に従って形成されたメモリ層を用いてなるメモリデバイスのデータ保持性能と従来のメモリ層を用いてなるメモリデバイスのデータ保持性能との比較を行う。特に、図４は、従来のＯＮＯ構造及び本発明の多層酸窒化物層を有するシリコン−酸化物−酸窒化物−酸化物−シリコン構造を用いる電気的に消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）内のメモリデバイスのデバイス寿命中のプログラミング時中のしきい値電圧（ＶＴＰ）及び消去時のしきい値電圧（ＶＴＥ）の変化を示す。この図のためのデータ収集において、両デバイスを８５℃の周囲温度で１００Ｋサイクルに亘り予め循環動作させた。

図４を参照するに、グラフ又は線４０２は、初期書き込み（プログラム又は消去）後にメモリをリフレッシュしない単一の酸窒化物層を有する従来のＯＮＯ構造を用いたＥＥＰＲＯＭに対するＶＴＰの経時変化を示す。線４０２上の実際のデータ点は白丸で示され、この線の残部はＥＥＰＲＯＭの規定の寿命の終り（ＥＯＬ）までのＶＴＰの外挿値を示す。グラフ又は線４０４は、従来のＯＮＯ構造を用いたＥＥＰＲＯＭに対するＶＴＥの経時変化を示す。線４０４上の実際のデータ点は黒丸で示され、この線の残部はＥＥＰＲＯＭの規定のＥＯＬまでのＶＴＥの外挿値を示す。一般に、ＥＯＬにおけるＥＥＰＲＯＭのＶＴＥ及びＶＴＰ間の規定の差は、プログラム状態と消去状態との差を識別又は検知可能にするために０．５Ｖ以上である。この図から明らかなように、従来のＯＮＯ構造を用いたＥＥＰＲＯＭは、２０年の規定のＥＯＬにおいて約０．３５ＶのＶＴＥ及びＶＴＰ間の差を有する。従って、従来のＯＮＯ構造を用いたＥＥＰＲＯＭは、上記の条件の下で動作すると、少なくとも約１７年で規定の操作寿命を満たさなくなる。

これに対し、多層酸窒化物層を有するシリコン−酸化物−酸窒化物−酸化物−シリコン構造を用いたＥＥＰＲＯＭのＶＴＰ及びＶＴＥの経時変化はそれぞれ線４０６及び４０８で示され、規定のＥＯＬにおいて少なくとも約１．９６ＶのＶＴＥ及びＶＴＰ間の差を示す。従って、本発明の一つの実施形態によるシリコン−酸化物−酸窒化物−酸化物−シリコン構造を用いたＥＥＰＲＯＭは２０年の規定の動作寿命を満たし上回る。特に、グラフ又は線４０６は本開示の一つの実施形態によるシリコン−酸化物−酸窒化物−酸化物−シリコン構造を用いたＥＥＰＲＯＭのＶＴＰの経時変化を示す。線４０６上の実際のデータ点は白四角で示され、この線の残部は規定のＥＯＬまでのＶＴＰの外挿値を示す。グラフ又は線４０８は、ＥＥＰＲＯＭに対するＶＴＥの経時変化を示し、線４０８上の実際のデータ点は黒四角で示され、この線の残部はＥＯＬまでのＶＴＥの外挿値を示す。

次に、別の実施形態による半導体デバイスの形成又は製造方法を図５を参照して説明する。

図５を参照するに、本方法は、トンネル酸化物層２１６を基板上に形成することから始まる（５００）。次に、多層電荷蓄積層２０４の酸素リッチな第１又は底部酸窒化物層２２０Ｂがトンネル酸化物層２１６の表面上に形成される（５０２）。上述したように、この酸素リッチな第１又は底部酸窒化物層２２０Ｂは、約５：１〜１５：１の範囲の比で混合されたジクロロシラン（ＳｉＨ_２Ｃｌ_２）／アンモニア（ＮＨ_３）混合物及び約２：１〜４：１の範囲の比で混合された亜酸化窒素（Ｎ_２Ｏ）／ＮＨ_３混合物を含むプロセスガスをシリコンリッチ及び酸素リッチでほぼトラップのない酸窒化物層が得られるように調整された流量で用いて、ＣＶＤによって形成又は堆積することができる。即ち、第１又は底部酸窒化物層２２０Ｂの化学量論的組成は多層電荷蓄積層の保持性能を増大するように選択された高濃度の酸素を含み、第２又上部酸窒化物層２２０Ａにトラップされる電荷と及び基板２０８との間の障壁として作用する。第１又は底部酸窒化物層２２０Ｂ内の選択された酸素濃度は約１５％〜約４０％の酸素濃度であり、特定の実施形態においては約３５％である。

次に、酸素リーンな第２又は上部酸窒化物層２２０Ａが第１又は低部酸窒化物層２２０Ｂの表面上に形成される（５０４）。第２又は上部酸窒化物層２２０Ａは第１酸窒化物層とは異なる酸素、窒素及び／又はシリコンの化学量論的組成を有する。特に、上述したように、第２又は上部酸窒化物層２２０Ａは、約５％以下の酸素濃度を有するトラップ密度の高い酸窒化物層を得るために、約１：６〜１：８の範囲の比で混合されたＮ_２Ｏ／ＮＨ_３混合物及び約１．５：１〜３：１の範囲の比で混合されたＳｉＨ_２Ｃｌ_２／ＮＨ_３混合物を含むプロセスガスを用いて、ＣＶＤによって形成又は堆積することができる。こうして、第２又は上部酸窒化物層２２０Ａは第１又は底部酸窒化物層２２０Ｂの１０００倍以上の電荷トラップ密度を含むものとなる。

最後に、上部又は阻止酸化物層２１８が多層電荷蓄積層２０４の第２又は上部酸窒化物層２２０Ａ上に形成される。上述したように、この上部又は阻止酸化物層２１８は、第２又は上部酸窒化物層２２０Ａの一部分の酸化によって第２又は上部酸窒化物層２２０Ａの所定の厚さへの肉薄化が生じるように形成することができる。最後に、図４につき述べたように、多層電荷蓄積層２０４の保持性能の向上によって、プログラム電圧（ＶＴＰ）及び消去電圧（ＶＴＥ）間の規定の差における半導体デバイスの寿命の終り（ＥＯＬ）が２０年以上に延長する。

他の態様においては、本発明の多層電荷蓄積層はプログラムされた状態における電荷蓄積層内の蓄積電荷により発生される電界と反対方向の電界を発生するように設計されたバンドギャップエネルギーを有し、その結果プログラム電圧及び／又は消去電圧に影響を与えることなくデータ保持性能が向上する。シリコン基板６０２内のチャネル、トンネル酸化物層６０４、均質な窒化物又は酸窒化物電界蓄積層６０６、阻止酸化物層６０８及びポリシリコン制御ゲート６１０を含むプログラムされた従来のデバイスのエネルギーバンド図が図６に示されている。図６を参照するに、電荷蓄積層６０６の中心近くに位置するトラップされた多数の電荷はトンネル酸化物層６０４からトラップされた電荷に向かう大きな電界を発生し、この電界は蓄積電荷の損失を生じ得る点に注意されたい。

これに対し、本開示の多層電荷蓄積層を含むメモリ装置においては、多層電荷蓄積層に生じるバンドギャップエネルギーは蓄積電荷により発生される電界と反対の内向き（電荷蓄積層からトンネル酸化物に向う方向）の電界を発生し、電荷保持性能を高める。多層電荷蓄積層７０６を含むプログラムされてないメモリデバイスが図７Ａに示されている。このデバイスは、シリコン基板７０２内のチャネル、トンネル酸化物層７０４、酸素リーンな酸窒化物層７０６Ａ、酸素リッチな底部酸窒化物層７０６Ｂ、阻止酸化物層７０８及びポリシリコン制御ゲート７１０を含む。図７Ａを参照するに、酸素リーンな上部酸窒化物層７０６Ａ内のトラップサイトは、プログラムされたデバイスにおいてトラップされた電荷により発生される電界と反対の方向の電界を発生する。プログラムされた状態において得られる多層電荷蓄積層７０６を含むデバイスのバンドギャップ図は図７Ａに示されている。
＜実装及び代替手段＞

他の態様において、本開示は、基板の表面上に形成されるチャネルの２つ以上の面を覆う電荷トラップ領域を含む、マルチゲートの又はマルチゲート表面のメモリデバイスに向けられたものであり、また当該メモリデバイスを製造する方法に向けられたものである。マルチゲートデバイスは、平面状デバイスも非平面状デバイスも含む。（図示しない）平面状マルチゲートデバイスは一般に、多数の第1の層が堆積されて、後に形成されるチャネルの下に第1のゲートを形成し、多数の第2の層がその上に堆積されて、第2のゲートを形成する、ダブルゲート型平面状デバイスを含む。非平面状マルチゲートデバイスは一般に、基板の表面の上に形成される水平又は垂直チャネルを含み、３つ以上の面上でゲートによって取り囲まれる。

図８Ａは、電荷トラップ領域を含む非平面状マルチゲートメモリデバイスの一実施形態を示す。図８Ａを参照すると、一般にｆｉｎＦＥＴと呼ばれる、メモリデバイス８００は、基板８０６の表面８０４上を覆う半導体材料の薄い膜または層から形成され、メモリデバイスのソース８０８とドレイン８１０とを接続する、チャネル８０２を含む。チャネル８０２は３つの面で、デバイスのゲート８１２を形成するフィンによって囲まれる。（ソースからドレインへの方向で測定される）ゲート８１２の厚さは、デバイスの有効チャネル長を決定する。

本開示に従って、図８Ａの非平面型マルチゲートメモリデバイス８００は、分離した電荷トラップ領域を含むことができる。図８Ｂは、図８Ａの非平面状メモリデバイスの一部の断面図であり、基板８０６、チャネル８０２、及び多層電荷蓄積層８１４を示すゲート８１２の一部を含む。ゲート８１２は更に、隆起したチャネル８０２を覆うトンネル酸化物層８１６と、阻止誘電体８１８と、阻止層を覆いメモリデバイス８００の制御ゲートを形成する金属ゲート層８２０とを含む。ある実施形態では、ドープされたポリシリコンを金属の代わりに堆積して、ポリシリコンのゲート層を設けることができる。チャネル８０２及びゲート８１２を、基板８０６上に直接形成することができ、又は、当該基板上に形成される、埋設された酸化物層等の、絶縁層若しくは誘電体層８２２上に直接形成することができる。

図８Ｂを参照すると、多層電荷蓄積層８１４は、トンネル酸化物層８１６に更に近い窒化物を含む、少なくとも１層の、下部又は最下部電荷トラップ層８２４を含む。そして多層電荷蓄積層８１４は、当該下部電荷トラップ層を覆う、上部又は最上部電荷トラップ層８２６を含む。一般的に、上部電荷トラップ層８２６は、シリコンリッチ、酸素リーンな窒化物層を含み、多数の電荷トラップ層に区分される大部分の電荷トラップを含み、その一方で、最下部電荷トラップ層８２４は、酸素リッチな窒化物又はシリコン酸窒化物を含み、最上部電荷トラップ層に対して酸素リッチとして最下部電荷トラップ層８２４内の電荷トラップの数を低減させている。酸素リッチとは、最下部電荷トラップ層８２４中の酸素濃度を約１５〜約４０％とするのに対して、最上部電荷トラップ層８２６中の酸素濃度を約５％未満とすることを意味する。

ある実施形態では、阻止誘電体８１８は、ＨＴＯ等の酸化物も含み、ＯＮＮＯ構造を提供する。チャネル８０２及びチャネル８０２の上を覆うＯＮＮＯ構造を、シリコン基板８０６上に直接形成し、ドープされたポリシリコンゲート層８２０で覆い、ＳＯＮＮＯＳ構造を提供することができる。

例えば図８Ｂに示されるような、ある実施形態では、多層電荷蓄積層８１４は、酸化物等の誘電体を含む、少なくとも１層の薄い中間層又は反トンネル層８２８を更に含み、最上部電荷トラップ８２６を最下部電荷トラップ層８２４から分離する。反トンネル層８２８は、プログラムしている間に上部窒化物層８２６の境界で蓄積する、トンネル層から最下部窒化物層８２４への電子電荷の確率を、実質的に低減し、図１及び図６に示される構造に対する漏れ電流よりも少ない漏れ電流をもたらす。

上述した実施形態と同様に、最下部電荷トラップ層８２４及び最上部電荷トラップ層８２６のいずれか又は両方は、シリコン窒化物又はシリコン酸窒化物を含むことができ、例えばシリコンリッチ及び酸素リッチな酸窒化物層が得られるように比及び流量が調整されたＮ_２Ｏ／ＮＨ_３及びＤＣＳ／ＮＨ_３ガスの混合物を含むＣＶＤプロセスによって、形成されることができる。多層電荷蓄積構造の第２の窒化物層はその後、中間酸化層上に形成される。最上部電荷トラップ層８２６は、最下部電荷トラップ層８２４と異なる酸素、窒素及び／又はシリコンの化学量論的組成を有し、シリコンリッチ及び酸素リーンな最上部窒化物層が得られるように比及び流量が調整されたＤＣＳ／ＮＨ_３及びＮ_２Ｏ／ＮＨ_３ガスの混合物を含むプロセスガスを用いるＣＶＤプロセスによって形成又は堆積されることもできる。

酸化物を含む中間又は反トンネル層８２８を含む実施形態において、ラジカル酸化を用いて、最下部酸窒化物を選んだ深さまで酸化させることによって反トンネル層を形成することができる。例えば、１０００−１１００℃の温度でシングルウェハーツールを用いて、又は８００−９００℃でバッチ反応器ツールを用いて、ラジカル酸化を行うことができる。水素及び酸素ガスの混合物を、３００−５００トルの圧力でバッチプロセスに対して、又は１０−１５トルでシングル蒸発ツールを用いて、１−２分間シングルウェハーツールを用いて、又は３０分−１時間バッチプロセスを用いて、使用することができる。

最後に、酸化物を含む阻止誘電体８１８を含む実施形態において、当該酸化物を適切な手段によって形成又は堆積することができる。ある実施形態では、阻止誘電体８１８の酸化物は、ＨＴＯ ＣＶＤプロセスで堆積された高温酸化物である。あるいは、阻止誘電体８１８又は阻止酸化物層を熱的に成長させることができるが、この実施形態では、阻止酸化物層を熱的に成長させるプロセスの間、最上部窒化物のいくつかを有効に消費又は酸化するため、最上部窒化物の厚さを調整又は増加できることが理解されるであろう。第３の選択肢は、最上部窒化物を、ラジカル酸化を用いて選択された深さまで酸化させることである。

最下部電荷トラップ層８２４の厚さを、約３０Åから約８０Åまで（ある許容される変動、たとえば±１０Ａで）適切に形成することができる。ラジカル酸化により最下部電荷トラップ層８２４の約５−２０Åを消費して反トンネル層８２８を形成することができる。最上部電荷トラップ層８２６の適切な厚さを、少なくとも３０Åとすることができる。ある実施形態では、最上部電荷トラップ層８２６の厚さを最大で１３０Åとすることができ、ラジカル酸化により最上部電荷トラップ層８２６の３０−７０Åを消費して阻止誘電体８１８を形成することができる。ある実施形態では、最下部電荷トラップ層８２４と最上部電荷トラップ層８２６との間の厚さの比を約１：１とすることができるが、他の比も可能である。

他の実施形態では、最上部電荷トラップ層８２６及び阻止誘電体８１８のいずれか又は両方は、高誘電率誘電体を含むことができる。適切な高誘電率誘電体は、ＨｆＳｉＯＮ、ＨｆＳｉＯ又はＨｆＯ等の材料をベースにしたハフニウムと、ＺｒＳｉＯＮ、ＺｒＳｉＯ又はＺｒＯ等の材料をベースにしたジルコニウムと、Ｙ_２Ｏ_３等の材料をベースにしたイットリウムとを含むことができる。

図９Ａ及び９Ｂに示される、他の実施形態では、メモリデバイスは、基板の表面を覆う半導体材料の薄膜から形成され、メモリデバイスのソースとドレインとを接続するナノワイヤチャネルを含むことができる。ナノワイヤチャネルとは、結晶シリコン材料の薄いストリップに形成される伝導チャネルという意味であり、当該伝導チャネルは約１０ナノメートル（ｎｍ）以下の最大断面寸法を有し、より好ましくは６ｎｍ未満の最大断面寸法を有する。任意に、当該チャネルの長軸線に対して、結晶方位＜１００＞の表面を有するように、当該チャネルを形成することができる。

図９Ａを参照すると、メモリデバイス９００は、基板９０６の表面上に又は表面を覆う、半導体材料の薄膜又は薄層から形成される水平ナノワイヤチャネル９０２を含む。ナノワイヤチャネル９０２は、メモリデバイスのソース９０８とドレイン９１０とを接続する。図示される実施形態では、当該デバイスは、デバイスのゲート９１２がナノワイヤチャネル９０２の全側面を取り囲む、全周ゲート（ＧＡＡ）構造を有する。（ソースからドレインへの方向で計測される）ゲート９１２の厚さは、デバイスの有効チャネル長を決定する。

本開示に従って、図９Ａの非平面状マルチゲートメモリデバイス９００は、分離した電荷トラップ領域を含むことができる。図９Ｂは、図９Ａの非平面状メモリデバイスの一部の断面図であり、基板９０６、ナノワイヤチャネル９０２、及び、分離した電荷トラップ領域を示すゲート９１２の一部を含む。図９Ｂを参照すると、ゲート９１２は、ナノワイヤチャネル９０２を覆うトンネル酸化物層９１４と、分離した電荷トラップ領域と、阻止誘電体９１６と、阻止層を覆いメモリデバイス９００の制御ゲートを形成するゲート層９１８とを含む。ゲート層９１８は、金属又はドープされたポリシリコンを含むことができる。多層電荷蓄積層は、トンネル酸化物層９１４により近い、窒化物を含む、少なくとも１層の内側電荷トラップ層９２０と、当該内側電荷トラップ層を覆う外側電荷トラップ層９２２とを備える。一般に、外側電荷トラップ層９２２は、シリコンリッチ、酸素リーンな窒化物層を含み、複数の電荷トラップ層に区分される大部分の電荷トラップを含み、その一方で、内側電荷トラップ層９２０は、酸素リッチな窒化物又はシリコン酸窒化物を含み、外側電荷トラップ層に対して酸素リッチとして内側電荷トラップ層９２０内の電荷トラップ数を低減させている。

例えば図示されるような、ある実施形態では、多層電荷蓄積層は、酸化物等の誘電体を含む、少なくとも１層の薄い、中間層又は反トンネル層９２４を更に含み、外側電荷トラップ９２２を内側電荷トラップ層９２０から分離する。反トンネル層９２４は、プログラムしている間に外側電荷トラップ９２２の境界で蓄積する、トンネル層から内側電荷トラップ層９２０への電子電荷の確率を実質的に低減し、より少ない漏れ電流をもたらす。

上述した実施形態と同様に、内側電荷トラップ層９２０及び外側電荷トラップ層９２２のいずれか又は両方は、シリコン窒化物又はシリコン酸窒化物を含むことができ、例えばシリコンリッチ及び酸素リッチな酸窒化物層が得られるように比及び流量が調整されたＮ_２Ｏ／ＮＨ_３及びＤＣＳ／ＮＨ_３ガスの混合物を含むＣＶＤプロセスによって、形成されることができる。多層電荷蓄積構造の第２の窒化物層はその後、中間酸化層上に形成される。外側電荷トラップ層９２２は、内側電荷トラップ層９２０と異なる酸素、窒素及び／又はシリコンの化学量論的組成を有し、シリコンリッチ及び酸素リーンな最上部窒化物層が得られるように比及び流量が調整されたＤＣＳ／ＮＨ_３及びＮ_２Ｏ／ＮＨ_３ガスの混合物を含むプロセスガスを用いるＣＶＤプロセスによって形成又は堆積されることもできる。

酸化物を含む中間又は反トンネル層９２４を含む実施形態において、ラジカル酸化を用いて、内側電荷トラップ層９２０を選んだ深さまで酸化させることによって反トンネル層を形成することができる。例えば、１０００−１１００℃の温度でシングルウェハーツールを用いて、又は８００−９００℃でバッチ反応器ツールを用いて、ラジカル酸化を行うことができる。水素及び酸素ガスの混合物を、３００−５００トルの圧力でバッチプロセスに対して、又は１０−１５トルでシングル蒸発ツールを用いて、１−２分間シングルウェハーツールを用いて、又は３０分−１時間バッチプロセスを用いて、使用することができる。

最後に、阻止誘電体９１６が酸化物を含む実施形態において、当該酸化物を適切な手段によって形成又は堆積することができる。ある実施形態では、阻止誘電体９１６の酸化物は、ＨＴＯ ＣＶＤプロセスで堆積された高温酸化物である。あるいは、阻止誘電体９１６又は阻止酸化物層を熱的に成長させることができるが、この実施形態では、阻止酸化物層を熱的に成長させるプロセスの間、最上部窒化物のいくつかを有効に消費又は酸化するため、外側電荷トラップ層９２２の厚さを調整又は増加する必要があることが理解されるであろう。

内側電荷トラップ層９２０の厚さを、約３０Åから約８０Åまで（ある許容される変動、たとえば±１０Ａで）適切に形成することができる。ラジカル酸化により内側電荷トラップ層９２０の約５−２０Åを消費して反トンネル層９２４を形成することができる。外側電荷トラップ層９２２の適切な厚さを、少なくとも３０Åとすることができる。ある実施形態では、外側電荷トラップ層９２２の厚さを最大で１２０Åとすることができ、ラジカル酸化により外側電荷トラップ層９２２の３０−７０Åを消費して阻止誘電体９１６を形成することができる。ある実施形態では、内側電荷トラップ層９２０と外側電荷トラップ層９２２との間の厚さの比を約１：１とすることができるが、他の比も可能である。

他の実施形態では、外側電荷トラップ層９２２及び阻止誘電体９１６のいずれか又は両方は、高誘電率誘電体を含むことができる。適切な高誘電率誘電体は、ＨｆＳｉＯＮ、ＨｆＳｉＯ又はＨｆＯ等の材料をベースにしたハフニウムと、ＺｒＳｉＯＮ、ＺｒＳｉＯ又はＺｒＯ等の材料をベースにしたジルコニウムと、Ｙ_２Ｏ_３等の材料をベースにしたイットリウムとを含むことができる。

他の実施形態では、メモリデバイスは、基板上の多数の導電層、半導体層の上に突出し又はこれらの層から突出する、半導体材料に形成され又はこの半導体材料から形成される、垂直ナノワイヤチャネルを含む非平面状デバイスであり又はこの非平面状デバイスを含む。図１０Ａに切断図で示す、この実施形態のあるバージョンでは、メモリデバイス１０００は、デバイスのソース１００４及びドレイン１００６を接続する半導体材料の円筒に形成される垂直ナノワイヤチャネル１００２を含む。チャネル１００２は、トンネル酸化物層１００８、多層電荷蓄積層１１１０、阻止層１０１２、及び当該阻止層を覆いメモリデバイス１０００の制御ゲートを形成するゲート層１０１４に取り囲まれている。チャネル１００２は、半導体材料の十分堅固な円柱の外側層に、環状の領域を含むことができ、又は誘電体の充填材の円柱上に形成される環状層を含むことができる。上述した水平ナノワイヤと同様に、チャネル１００２は、ポリシリコン又は再結晶ポリシリコンを含んで、単結晶チャネルを形成することができる。チャネル１００２が結晶性シリコンを含む場合には、任意に、当該チャネルの長軸線に対して結晶方位＜１００＞の表面を有するように、チャネルを形成することができる。

図１０Ｂに示すような、ある実施形態では、多層電荷蓄積層１０１０を、少なくとも、トンネル酸化物層１００８に最も近い第１又は内側電荷トラップ層１０１６と、第２又は外側電荷トラップ層１０１８とを含む、多層電荷蓄積層とすることができる。任意に、中間の酸化物層又は反トンネル層１０２０によって、当該第１及び第２電荷トラップ層を分離させることができる。

上述した実施形態と同様に、第１電荷トラップ層１０１６及び第２電荷トラップ層１０１８のいずれか又は両方は、シリコン窒化物又はシリコン酸窒化物を含むことができ、例えばシリコンリッチ及び酸素リッチな酸窒化物層が得られるように比及び流量が調整されたＮ_２Ｏ／ＮＨ_３及びＤＣＳ／ＮＨ_３のガス混合物を含むＣＶＤプロセスによって、形成されることができる。

最後に、第２電荷トラップ層１０１８及び阻止層１０１２のいずれか又は両方は、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ又はＹ_２Ｏ_３等の、高誘電率誘電体を含むことができる。

第１電荷トラップ層１０１６の厚さを、約３０Åから約８０Åまで（許容される変動、たとえば±１０Ａで）適切に形成することができる。ラジカル酸化により第１電荷トラップ層１０１６の約５−２０Åを消費して反トンネル層１０２０を形成することができる。第２電荷トラップ層１０１８の適切な厚さを少なくとも３０Åとすることができ、阻止誘電体１０１２の適切な厚さを約３０−７０Åとすることができる。

図１０Ａのメモリデバイス１０００を、ゲート最初のスキーム又はゲート最後のスキームのいずれか一方を用いて製造することができる。図１１Ａ−Ｆは、図１０Ａの非平面状マルチゲートデバイスを製造するためのゲート最初のスキームを示す。図１２Ａ−Ｆは、図１０Ａの非平面状マルチゲートデバイスを製造するためのゲート最後のスキームを示す。

図１１Ａを参照すると、ゲート最初のスキームにおいて、阻止酸化物等の、第１又は下部誘電体層１１０２を、ソース又はドレイン等の、基板１１０６内の第１のドープされた拡散領域１１０４上に形成する。ゲート層１１０８を第１誘電体層１１０２上に堆積してデバイスの制御ゲートを形成し、第２又は上部誘電体層１１１０をその上に形成する。上述した実施形態と同様に、第１及び第２誘電体層１１０２、１１１０を、ＣＶＤ若しくはラジカル酸化によって堆積することができ、又は、下層又は下部基板の一部の酸化によって形成することができる。ゲート層１１０８は、ＣＶＤによって堆積された、金属又はドープされたポリシリコンを含むことができる。一般に、ゲート層１１０８の厚さは約４０Å−５０Åであり、第１及び第２誘電体層１１０２、１１１０の厚さは約２０Å−８０Åである。

図１１Ｂを参照して、上を覆うゲート層１１０８並びに第１及び第２誘電体層１１０２、１１１０を貫通して基板１１０６内の拡散領域１１０４へ達する第１開口部１１１２をエッチングして形成する。次に、トンネル酸化物層１１１４、多層電荷蓄積層１１１６及び阻止誘電体１１１８を含む層を開口部に連続的に堆積し、上部誘電体層１１１０の表面を平坦化して、図１１Ｃに示す中間構造を産出する。

当然のことながら、図示はしないが、上述した実施形態において、多層電荷蓄積層１１１６は、トンネル酸化物層１１１４に最も近い少なくとも１層の下部又は最下部電荷トラップ層と、当該最下部電荷トラップ層を覆う上部又は最上部電荷トラップ層と、を含む多層電荷蓄積層を含むことができる。一般に、最上部電荷トラップ層は、シリコンリッチ、酸素リーンな窒化物層を含み、複数の電荷トラップ層に区分される大部分の電荷トラップを含み、その一方で、最下部電荷トラップ層は、酸素リッチな窒化物又はシリコン酸窒化物を含み、最下部電荷トラップ層を最上部電荷トラップに対して酸素リッチとして最下部電荷トラップ内の電荷トラップの数を低減させている。ある実施形態では、多層電荷蓄積層１１１６は、酸化物等の誘電体を含む、少なくとも１層の薄い、中間層又は反トンネル層を更に含み、最上部電荷トラップを最下部電荷トラップ層から分離する。

次に、トンネル酸化物層１１１４、多層電荷蓄積層１１１６及び阻止誘電体１１１８を貫通する第２又はチャネル開口部１１２０を、異方的にエッチングして形成する（図１１Ｄ）。図１１Ｅを参照して、チャネル開口部に半導体材料１１１２を堆積して、開口部内に垂直チャネル１１２４を形成する。垂直チャネル１１２４は、半導体材料の十分に堅固な円柱の外側層に、環状領域を含むことができ、又は、図１１Ｅに示すように、垂直チャネル１１２４は、誘電体の充填材１１２６の円柱を取り囲む、別個の層状半導体材料１１２２を含むことができる。

図１１Ｆを参照して、上部誘電体層１１１０の表面を平坦化する。そしてソース又はドレイン等の、第２のドープされた拡散領域１１３０をその中に形成した、半導体材料１１２８の層を上部誘電体層の上に堆積して、図示のデバイスを形成する。

図１２を参照して、ゲート最後のスキームにおいて、酸化物等の誘電体層１２０２を基板１２０６表面の犠牲層１２０４上に形成し、誘電体及び犠牲層を貫通する開口部をエッチングで形成し、垂直チャネル１２０８を当該開口部内に形成する。上述した実施形態と同様に、垂直チャネル１２０８は、多結晶シリコン若しくは単結晶シリコン等の半導体材料１２１０の十分に堅固な円柱の外側層に環状領域を含むことができ、又は、（図示はしないが）垂直チャネル１２０８は、誘電体の充填材の円柱を取り囲む、別個の層状半導体材料を含むことができる。誘電体層１２０２は、酸化シリコン等の任意の適切な誘電材料を含むことができ、メモリデバイス１０００の、続いて形成されるゲート層を、ゲート層上を覆う電気的に活性な層又は他のメモリデバイスから、電気的に絶縁することができる。犠牲層１２０４は、誘電体層１２０２、基板１２０６及び垂直チャネル１２０８の材料に対して高い選択性を有する、エッチング又は除去可能な任意の適切な材料を含むことができる。

図１２Ｂを参照して、誘電体層及び犠牲層１２０２、１２０４を貫通し基板１２０６に達する第２開口部１２１２をエッチングして形成し、犠牲層１２０４をエッチング又は除去する。犠牲層１２０４は、誘電体層１２０２、基板１２０６及び垂直チャネル１２０８の材料に対して高い選択性を有する、エッチング又は除去可能な任意の適切な材料を含むことができる。ある実施形態では、犠牲層１２０４は緩衝酸化物エッチング（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈ、ＢＯＥ ｅｔｃｈ）によって除去可能な二酸化ケイ素を含む。

図１２Ｃ及び１２Ｄを参照して、トンネル酸化物層１２１４、多層電荷蓄積層１２１６及び阻止誘電体１２１８の層を順に開口部に堆積し、誘電体層１２０２の表面を平坦化して図１２Ｃ及び１２Ｄに示す中間構造を産出する。図１２Ｄに示すような、ある実施形態では、多層電荷蓄積層１２１６を、少なくとも、トンネル酸化物層１２１４に最も近い第１又は内側電荷トラップ層１２１６ａと第２又は外側電荷トラップ層１２１６ｂと、を含む多層電荷蓄積層とすることができる。任意に、第１及び第２電荷トラップ層を、中間酸化物又は反トンネル層１２２０によって分離することができる。

次に、ゲート層１２２２を第２開口部１２１２内へ堆積し、上部誘電体層１２０２の表面を平坦化して、図１２Ｅに示す中間構造を産出する。上述した実施形態と同様に、ゲート層１２２２は、堆積した金属又はドープされたポリシリコンを含むことができる。最後に、ゲート層１２２２を貫通する開口部１２２４をエッチングで形成して、単独のメモリデバイス１２２６の制御ゲートを形成する。

本明細書に記載された電荷保持デバイスの実施形態を論理回路に用いて、マシンメモリとして機能させることができる。当業者は、記載された構造を具現化できる様々なロジックの実装が存在し、好ましい手段はプロセスが展開される事情によって変化することを理解できる。例えば、実装者が速度及び精度を最重要と決定した場合には、実装者はハードウェア手段及び／又はファームウェア手段を選ぶことができ、あるいは、柔軟性を最重要と決定した場合には、実装者はソフトウェア実装だけを選ぶことができ、又は、更に代案として、実装者はハードウェア、ソフトウェア及び／又はファームウェアの組み合わせを選ぶことができる。従って、本明細書に記載されるデバイスを用いる多数の手段が存在し、利用される任意の手段は、変化しうる、当該手段を用いる事情及び実装者の特定の関心事項（例えば速度、柔軟性又は予測可能性）によって決まる選択物であるから、これらの手段のいずれも、他の手段より本質的に優れるものではない。当業者は、実施形態の光学的態様が、光学的に配向されるハードウェア、ソフトウェア及び／又はファームウェアを含むことを認識することができる。

多層電荷蓄積層は２つの酸窒化物層、即ち最上部及び最下部層を有するものとして図示し説明したが、本発明はこれに限定されず、任意の数の酸窒化物層を含み、それらの一部又はすべてが酸素、窒素及び／又はシリコンの異なる化学量論的組成を有するものとすることができる。特に、それぞれ異なる化学量論的組成を有する５つの酸窒化物層を有する多層電荷蓄積層を製造し、試験した。しかしながら、当業者に明らかなように、一般には所望の結果を達成するのにできるだけ少数の層を使用し、より簡単でよりロバストなプロセスを提供するのが好ましい。更に、できるだけ少数の層を使用すると、少数の層の化学量論的組成及び寸法の制御がより簡単になるので、歩留まりも更に高くなる。

更に、シリコン−酸化物−酸窒化物−酸化物−シリコン構造はメモリデバイスのシリコン−酸化物−酸窒化物−酸化物−シリコンスタックの一部分として図示し説明したが、本発明はこの構造及びその製造に限定されず、このシリコン−酸化物−酸窒化物−酸化物−シリコン構造は、本発明の範囲から逸脱することなく、電荷蓄積又は絶縁層又は積層を必要とする任意の半導体技術又は任意のデバイス、例えばスプリットゲートフラッシュメモリ、ＴａＮＯＳスタック、ＩＴ（トランジスタ）ＳＮＯＳ型セル、２ＴＳＯＮＯＳ型セル、３Ｔ ＳＮＯＳ型セル、局所化２ビットセル、マルチレベルプログラミングセル、及び／又は９Ｔ若しくは１２Ｔ不揮発性半導体メモリ（ＮＶＳＭ）等に又はこれとともに使用することができる。

前述の詳細な説明では、ブロック図、フローチャート及び／又は実施例により、デバイス及び／又はプロセスの様々な実施形態を説明した。そのようなブロック図、フローチャート及び／又は実施例は、１つ以上の機能及び／又は動作を含む限りでは、そのようなブロック図、フローチャート又は実施例内の、各機能及び／又は動作を、広範囲のハードウェア、ソフトウェア、ファームウェア又はこれらの事実上任意の組み合わせによって、単独に及び／又は共同で実装することができることを、当業者は周知として理解できる。

本明細書で説明した構造の実施形態を、特定用途向け集積回路（ＡＳＩＣｓ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡｓ）、中央演算処理装置（ＣＰＵｓ）、デジタル・シグナル・プロセッサ（ＤＳＰｓ）又は他の統合された構成で用いることができる。しかしながら当業者は、データに対するデジタル情報及び／又は１つ以上のコンピュータを実行させるプログラム（例えば１つ以上のコンピュータシステム上で動作する１つ以上のプログラム、１つ以上のプロセッサ上で動作する１つ以上のプログラム、１つ以上のマイクロプロセッサ上で動作する１つ以上のプログラム）、ファームウェア又はこれらの事実上任意の組み合わせを記憶することを目的として、本明細書に記載された実施形態のいくつかの態様を、全体として又は一部として、専用のメモリ回路で同等に実装することができることを認識することができる。

一般的な意味で、当業者は、本明細書に記載された様々な構造を、単独に及び／又は共同で、広範囲の電気回路によって具体化できることを認識することができる。本明細書で用いる「電気回路」は、少なくとも１つの個別の電気回路を有する電気回路、少なくとも１つの集積回路を有する電気回路、少なくとも１つの特定用途向け集積回路を有する電気回路、コンピュータプログラムにより設定される汎用コンピュータ・デバイス（例えば、コンピュータプログラムにより設定され、本明細書に記載されるプロセス及び／又はデバイスを少なくとも部分的に実行する汎用コンピュータ、又は、コンピュータプログラムにより設定され、本明細書に記載されるプロセス及び／又はデバイスを少なくとも部分的に実行するマイクロプロセッサ）を形成する電気回路、メモリデバイスを形成する（例えばランダムアクセスメモリを形成する）電気回路、及び／又は、（モデム、通信スイッチ又は光電気装置等の）通信機器を形成する電気回路を含むが、これらに限定されない。

当業者は、本明細書に記載したようなデバイス及び／又はプロセスを説明することが、通常、当業者の技術の範囲内であることを認識することができ、従って標準の技術的手法を用いてそのような説明したデバイス及び／又はプロセスをより大きなシステムに組み込むことが当業者の技術の範囲内であることを認識することができる。すなわち、本明細書に記載されたデバイス及び／又はプロセスの少なくとも一部を、過度の量の実験を行うことなく、ネットワーク処理システムに組み込むことができる。

Claims (19)

1. 基板の表面上に配置される半導体材料から形成され、メモリデバイスのソース及びドレインを接続するチャネルと、
   前記チャネルを覆うトンネル酸化物層と、
   前記トンネル酸化物層上の酸素リッチであり酸化物を含む反トンネル層によって前記第２の酸窒化物層から分離される第１の酸窒化物層、及び、前記第１の酸窒化物層上の酸素リーンな第２の酸窒化物層を含む多層電荷蓄積層と、
   を備えるメモリデバイスであり、
   前記第１の酸窒化物層の化学量論的組成は、前記第１の酸窒化物層のトラップを実質的に無くし、
   前記第２の酸窒化物層の化学量論的組成は、前記第２の酸窒化物層のトラップ密度を高くし、
   前記メモリデバイスは前記チャネルに当接し前記チャネルの全面を取り囲む複数の表面を有するゲートを含む非平面状トランジスタを備え、
   前記ゲートはトンネル酸化物層と前記多層電荷蓄積層とを備え、
   前記第２の酸窒化物層はＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ及びＹ_２Ｏ_３から選択される高誘電率誘電体を含む、メモリデバイス。
2. 請求項１に記載のメモリデバイスであり、前記チャネルはポリシリコンを含む、メモリデバイス。
3. 請求項１に記載のメモリデバイスであり、前記チャネルは再結晶ポリシリコンを含む、メモリデバイス。
4. 請求項１に記載のメモリデバイスであり、前記チャネルはシリコンナノワイヤを含む、メモリデバイス。
5. 請求項１に記載のメモリデバイスであり、前記ゲートは、前記多層電荷蓄積層を覆う阻止誘電体と、前記阻止誘電体の層を覆う金属ゲート層とを更に備える、メモリデバイス。
6. 請求項５に記載のメモリデバイスであり、前記阻止誘電体は高誘電率誘電体を備える、メモリデバイス。
7. 請求項１に記載のメモリデバイスであり、前記第２の酸窒化物層は、前記第２の酸窒化物層内のトラップ数を増加させるように選択された濃度の炭素を更に含む、メモリデバイス。
8. 基板の表面上に配置される半導体材料から形成され、メモリデバイスのソースとドレインとを接続する導電チャネルと、
   前記チャネルに当接する複数の表面を有するゲートと、を備えるメモリデバイスであり、
   前記ゲートは、
   前記チャネルを覆うトンネル酸化物層と、
   前記トンネル酸化物層により近く酸素リッチな第１の酸窒化物層、及び酸素リーンな第２の酸窒化物層を含む多層電荷蓄積層とを備え、
   前記第１の酸窒化物層は、酸化物を含む反トンネル層によって前記第２の酸窒化物層から分離され、
   前記メモリデバイスは前記チャネルに当接し前記チャネルの全面を取り囲む複数の表面を有する前記ゲートを含む非平面状トランジスタを備え、
   前記第２の酸窒化物層はＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ及びＹ_２Ｏ_３から選択される高誘電率誘電体を含む、メモリデバイス。
9. 請求項８に記載のメモリデバイスであり、前記チャネルはシリコンナノワイヤを含む、メモリデバイス。
10. 請求項８に記載のメモリデバイスであり、前記ゲートは、前記多層電荷蓄積層を覆う阻止誘電体と、前記阻止誘電体の層を覆う金属ゲート層とを更に備える、メモリデバイス。
11. 請求項１０に記載のメモリデバイスであり、前記阻止誘電体は高誘電率誘電体を備える、メモリデバイス。
12. 請求項８に記載のメモリデバイスであり、前記反トンネル層は、ラジカル酸化により酸化された前記第１の酸窒化物層の一部を備える、メモリデバイス。
13. 請求項８に記載のメモリデバイスであり、前記第１の酸窒化物層は実質的にトラップが無く、酸素リッチな酸窒化物層であり、
    前記第２の酸窒化物層はトラップ密度が高く、酸素リーンな酸窒化物層であり、前記第２の酸窒化物層内のトラップ数を増加させるように選択された濃度の炭素を更に含む、メモリデバイス。
14. 半導体材料の薄い突起から形成され、基板表面に形成される第１の拡散領域から前記基板表面の上方に形成される第２の拡散領域へ延びるとともに中空円筒である垂直チャネルと、
    前記垂直チャネルに当接するトンネル酸化物層と、
    前記トンネル酸化物層に当接する多層電荷蓄積層とを備えるメモリデバイスであり、
    前記垂直チャネルは、前記第１の拡散領域を第２の拡散領域へ電気的に接続し、
    前記多層電荷蓄積層は、前記トンネル酸化物層により近い酸素リッチな窒化物を含む第１の酸窒化物層と、シリコンリッチ、酸素リーンな窒化物を含み、前記第１の酸窒化物層を覆う第２の酸窒化物層とを備え、
    前記第２の酸窒化物層は、分離した電荷トラップ領域に区分される大部分の電荷トラップを備え、
    前記メモリデバイスは前記垂直チャネルに当接し前記垂直チャネルの全面を取り囲む複数の表面を有するゲートを含む非平面状トランジスタを備え、
    前記ゲートはトンネル酸化物層と前記多層電荷蓄積層とを備え、
    前記第２の酸窒化物層はＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ及びＹ_２Ｏ_３から選択される高誘電率誘電体を含む、メモリデバイス。
15. 請求項１４に記載のメモリデバイスであり、前記チャネルは垂直シリコンナノワイヤを含む、メモリデバイス。
16. 請求項１５に記載のメモリデバイスであり、前記多層電荷蓄積層は、前記第１の酸窒化物層を前記第２の酸窒化物層から分離する酸化物反トンネル層を更に備える、メモリデバイス。
17. 請求項１５に記載のメモリデバイスであり、前記多層電荷蓄積層を覆う高誘電率阻止誘電体を更に備える、メモリデバイス。
18. 請求項１７に記載のメモリデバイスであり、前記多層電荷蓄積層は前記第１の酸窒化物層を前記第２の酸窒化物層から分離する酸化物反トンネル層を更に備える、メモリデバイス。
19. 請求項１４に記載のメモリデバイスであり、前記第２の酸窒化物層は前記第２の酸窒化物層内のトラップ数を増加させるように選択された濃度の炭素を更に含む、メモリデバイス。
    

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