KR100695892B1 - 굴곡진 프로파일을 갖는 부유 게이트를 구비하는 비휘발성메모리 소자 및 그 형성 방법 - Google Patents

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Abstract

프로그램 및 소거 효율을 증대시킬 수 있는 비휘발성 메모리 소자 및 그 형성 방법을 개시한다. 이 소자는, 반도체 기판에 위치하여 활성 영역을 정의하는 복수개의 소자 분리막들; 상기 소자분리막들 상을 가로지르되, 서로 평행한 복수개의 워드라인들; 상기 활성 영역에서 상기 반도체 기판과 상기 워드라인 사이에 적어도 일부 개재되는 부유 게이트; 상기 부유 게이트와 상기 활성 영역 사이에 개재되는 터널 산화막; 상기 부유 게이트와 상기 워드라인 사이에 개재되는 게이트 층간절연막; 상기 워드라인의 일 측의 상기 활성 영역에 위치하는 소오스 영역; 및 상기 워드라인의 다른 측의 상기 활성 영역에 위치하는 드레인 영역을 구비한다. 상기 부유 게이트는, 상기 소오스 영역과 접하는 제 1 변, 및 상기 소오스 영역과 접하지 않으나 상기 워드라인과 접하는 제 2 변을 구비하며, 적어도 상기 제 1 변은 굴곡진 것을 특징으로 한다.
Figure 112005004411874-pat00001
스플리트 게이트형 비휘발성 메모리 소자. 부유 게이트

Description

굴곡진 프로파일을 갖는 부유 게이트를 구비하는 비휘발성 메모리 소자 및 그 형성 방법{Non-volatile memory device having floating gate of curved profile and method of forming the same}
도 1은 종래 기술에 따른 스플리트(split) 게이트를 구비하는 비휘발성 메모리 소자의 셀 평면도를 나타낸다.
도 2는 도 1의 I-I'선을 따라 자른 단면도를 나타낸다.
도 3a는 본 발명의 일 실시예에 따른 스플리트 게이트를 구비하는 비휘발성 메모리 소자의 셀 평면도를 나타낸다.
도 3b는 도 3a을 II-II'선을 따라 자른 단면도를 나타낸다.
도 3c는 도 3a을 III-III'선을 따라 자른 단면도를 나타낸다.
도 3d는 도 3a의 'B' 부분을 확대한 것이다.
도 3e는 도 3a의 단위 셀의 사시도를 나타낸다.
도 4a, 5a, 6a 및 7a는 도 3a의 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 평명도들이다.
도 4b, 5b, 6b 및 7b는 각각 도 4a, 5a, 6a 및 7a의 II-II'선을 따라 자른 것으로 도 3b의 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 4c, 5c, 6c 및 7c는 각각 도 4a, 5a, 6a 및 7a의 III-III'선을 따라 자른 것으로 도 3c의 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 8 내지 11은 본 발명의 실시예들에 따른 스플리트 게이트를 구비하는 비휘발성 메모리 소자의 셀 평면도들을 나타낸다.
도 12a는 본 발명의 다른 실시예에 따른 스택 게이트를 구비하는 비휘발성 메모리 소자의 셀 평면도를 나타낸다.
도 12b는 도 12a을 II-II'선을 따라 자른 단면도를 나타낸다.
도 12c는 도 12a을 III-III'선을 따라 자른 단면도를 나타낸다.
도 13a는 도 12a의 비휘발성 메모리 소자를 형성하는 방법을 나타내는 공정 평명도이다.
도 13b는 각각 도 13a의 II-II'선을 따라 자른 것으로 도 12b의 비휘발성 메모리 소자를 형성하는 방법을 나타내는 공정 단면도이다.
도 13c는 각각 도 13a의 III-III'선을 따라 자른 것으로 도 12c의 비휘발성 메모리 소자를 형성하는 방법을 나타내는 공정 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 굴곡진 프로파일을 갖는 부유 게이트를 구비하는 비휘발성 메모리 소자 및 그 형성 방법에 관한 것이다.
플래쉬 메모리 소자와 같은 비휘발성 메모리 소자는 데이타를 저장하기 위한 부유 게이트와, 프로그램, 읽기 및 소거 기능을 위한 제어 게이트를 구비한다. 비휘발성 메모리 소자는 상기 게이트들의 구조상 스플리트(split) 게이트형과 스택(stack) 게이트형으로 나뉠 수 있다.
도 1은 종래 기술에 따른 스플리트(split) 게이트를 구비하는 비휘발성 메모리 소자의 셀 평면도를 나타낸다. 도 2는 도 1의 I-I'선을 따라 자른 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 반도체 기판(1) 상에 소자분리막(FOX)가 위치하여 활성 영역을 정의한다. 상기 반도체 기판(1) 상에 상기 소자분리막(FOX)을 가로지르는 워드라인(WL, 11)이 위치하고 상기 워드라인(WL, 11)과 상기 반도체 기판(1) 사이에 부유 게이트(FG, 7)가 일부 개재되어 있다. 상기 부유 게이트(FG, 7)와 상기 반도체 기판(1) 사이에는 터널 산화막(5)이 개재된다. 상기 워드라인(11)과 상기 반도체 기판(1) 사이 및 상기 워드라인(11)과 상기 부유 게이트(5) 사이에는 게이트 층간절연막(9)이 개재된다. 그리고 상기 부유 게이트(5) 상에는 산화막(7)이 위치하여 상기 부유 게이트(5)의 상단부 모서리들이 뾰족해지는 팁(tip)을 이루도록 한다. 상기 워드라인(WL, 11)들 사이에 위치하는 상기 활성 영역들 중에서 상기 부유 게이트(FG, 5)에 가까운 쪽의 상기 활성 영역에는 공통 소오스 영역(CSL, 13a)이 위치하고, 상기 공통 소오스 영역(CSL, 13a)의 반대쪽의 상기 활성 영역에 는 드레인(D, 13b)이 위치한다. 도시하지는 않았지만, 상기 드레인(D, 13b)에는 비트라인콘택(미도시)이 위치하고 상기 워드라인(WL, 11)을 가로지르는 방향의 비트라인(미도시)이 상기 비트라인 콘택(미도시)과 연결된다. 상기 부유 게이트(FG, 5)는 설계도에는 직사각형 또는 정사각형으로 설계되나 실제 형성되는 패턴은 사진 식각 공정에서 근접효과(Proximity effect)때문에 사각형의 모서리가 둥글게 형성된다.
계속해서, 도 1 및 도 2를 참조하면, 상기 스플리트 게이트형 비휘발성 메모리 소자를 프로그램할 때에는 상기 공통 소오스 영역(CSL, 13a)에 고전압을 인가하고, 상기 드레인(D, 13b)에 저전압을 인가한다. 상기 워드라인(WL, 11)에 상기 저전압보다 낮은 전압이 인가될 수 있다. 이로써 핫 캐리어에 의해 상기 부유 게이트(FG, 5)가 프로그램될 수 있다. 이때 상기 공통 소오스 영역(CSL, 13a)에 고전압을 인가하는 것은, 도시하지는 않았지만, 상기 공통 소오스 영역(CSL, 13a)의 끝단에 위치하는 콘택 플러그를 통해 이루어질 수 있다. 그러나 상기 공통 소오스 영역의 끝단에 고전압을 인가하더라도, 공통 소오스 영역의 길이에 따른 면저항에 의해 최초 인가하는 지점으로부터 거리가 멀수록 전압이 강하하게 된다. 이로써, 특정 거리에 위치하는 부유 게이트는 원하는 소오스 전압이 걸리지 않아 프로그램되지 않을 수도 있다. 반도체 소자가 고집적화됨에 따라, 면저항은 워드라인들 및 부유 게이트들 간의 폭도 좁아지고 있으며 이에 따라 공통 소오스 영역의 면저항도 증가되어 이러한 문제가 발생할 확률도 증가되고 있다.
따라서, 상기 문제점을 해결하기 위하여 본 발명의 기술적 과제는 프로그램 효율을 높일 수 있는 비휘발성 메모리 소자 및 그 형성 방법을 제공하는데 있다.
본 발명의 다른 기술적 과제는 소거(erase) 효율을 높일 수 있는 비휘발성 메모리 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판 상에 터널 산화막; 상기 터널산화막 상의 부유 게이트; 상기 부유 게이트막 상의 게이트 층간절연막; 상기 게이트 층간절연막 상의 제어게이트; 상기 부유 게이트의 일측의 상기 반도체 기판에 위치하는 소오스 영역; 및 상기 부유 게이트의 다른 측의 상기 반도체 기판에 위치하는 드레인 영역을 구비한다. 그리고 상기 부유 게이트는 상기 소오스 영역에 인접하는 제 1 면 및 상기 드레인 영역에 인접하는 제 2 면을 구비할 수 있으며, 상기 제 1 면은 상기 드레인 영역 쪽으로 굴곡질 수 있다.
상기 비휘발성 메모리 소자는 스플리트(split) 게이트 형일 수 있다. 이때, 상기 제 2 면은 상기 드레인 영역 쪽으로 또는 상기 소오스 영역 쪽으로 굴곡질 수 있다. 상기 제어 게이트는 상기 소오스 영역에 인접하는 제 3 면과 상기 드레인 영역에 인접하는 제 4 면을 구비하며, 상기 제 4 면은 상기 제 2 면의 프로파일을 따라 굴곡질 수 있다.
상기 비휘발성 메모리 소자는 스택(stack) 게이트 형일 수 있다. 이때, 상기 제어 게이트는 상기 소오스 영역에 인접하는 제 3 면과 상기 드레인 영역에 인접하 는 제 4 면을 구비하며, 상기 제 3 면은 상기 제 1 면과 정렬되며, 그리고 상기 제 4 면은 상기 제 2 면과 정렬될 수 있다. 상기 제 2 면은 상기 드레인 영역 쪽으로 또는 상기 소오스 영역 쪽으로 굴곡질 수 있다.
상기 비휘발성 메모리 소자는 상기 부유 게이트의 적어도 상단 가장자리에 형성되는 HSG 막을 더 구비할 수 있다.
상기 스플리트 게이트형 비휘발성 메모리 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판에 소자분리막을 형성하여 활성 영역을 정의한다. 상기 활성 영역 상에 터널 산화막을 형성한다. 전면적으로 부유게이트폴리막을 형성한다. 상기 부유게이트폴리막 개구부를 갖는 하드마스크를 형성한다. 산화 공정을 진행하여 상기 개구부에 노출된 상기 부유 게이트 폴리막을 일부 산화하여 마스크산화막을 형성한다. 상기 하드마스크를 제거한다. 상기 마스크 산화막을 식각 마스크로 이용하여 상기 부유 게이트 폴리막을 식각하여 부유 게이트를 형성한다. 상기 부유 게이트를 덮는 게이트 층간절연막을 형성한다. 제어 게이트막을 형성한다. 적어도 상기 제어 게이트막을 시각하여 상기 부유 게이트의 일 측벽과 상부의 일부 및 상기 활성 영역의 일부를 덮는 제어 게이트를 형성한다. 상기 부유 게이트의 일측의 상기 반도체 기판에 소오스 영역을 형성한다. 그리고, 상기 부유 게이트의 다른 측의 상기 반도체 기판에 드레인 영역을 형성한다. 이때 상기 부유 게이트는 상기 소오스 영역과 인접하는 제 1 면을 구비하며, 상기 제 1 면은 상기 드레인 영역 쪽으로 함몰되어 굴곡지도록 형성될 수 있다.
상기 하드마스크를 형성하기 전에, 상기 부유게이트폴리막 상에 HSG막을 형 성할 수 있다.
상기 스택 게이트형 비휘발성 메모리 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판에 소자분리막을 형성하여 활성 영역을 정의한다. 상기 활성 영역 상에 터널 산화막을 형성한다. 전면적으로 부유게이트폴리막을 형성한다. 상기 부유 게이트폴리막을 패터닝하여 상기 소자분리막을 노출시킨다. 전면적으로 게이트 층간절연막 및 제어 게이트막을 형성한다. 상기 제어 게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트 폴리막을 순차적으로 패터닝하여 상기 소자분리막들을 가로지르는 워드라인 및 그 하부의 부유 게이트를 형성한다. 상기 부유 게이트의 일측의 상기 반도체 기판에 소오스 영역을 형성한다. 그리고, 상기 부유 게이트의 다른 측의 상기 반도체 기판에 드레인 영역을 형성한다. 이때 상기 부유 게이트는 상기 소오스 영역과 인접하는 제 1면을 구비하며, 상기 제 1 면은 상기 드레인 영역 쪽으로 함몰되어 굴곡지도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 예를 들면, 본 실시예들에서는 노어(NOR) 형의 비휘발성 메모리 소자의 평면도를 참조하여 설명되어지나 낸드(NAND)형에도 적용될 수 있는 것은 당업자에게 자명할 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. 본 명세서에서 워드라인과 제어게이트는 동일한 의미를 갖는다.
도 3a는 본 발명의 일 실시예에 따른 스플리트 게이트를 구비하는 비휘발성 메모리 소자의 셀 평면도를 나타낸다. 도 3b는 도 3a을 II-II'선을 따라 자른 단면도를 나타낸다. 도 3c는 도 3a을 III-III'선을 따라 자른 단면도를 나타낸다. 도 3d는 도 3a의 'B' 부분을 확대한 것이다. 도 3e는 도 3a의 단위 셀의 사시도를 나타낸다.
도 3a, 3b, 3c, 3d 및 3e를 참조하면, 반도체 기판(100) 상에 소자분리막(FOX)가 위치하여 활성 영역을 정의한다. 상기 반도체 기판(100) 상에 상기 소자분리막(FOX)을 가로지르는 워드라인(제어 게이트 라인, WL, 112)이 위치하고 상기 워드라인(WL, 112)과 상기 반도체 기판(100) 사이에 상기 부유 게이트(FG, 106)가 일부 개재되어 있다. 상기 부유 게이트(FG, 106)와 상기 반도체 기판(100) 사이에는 터널 산화막(104)이 개재된다. 상기 워드라인(112)과 상기 반도체 기판(100) 사이 및 상기 워드라인(112)과 상기 부유 게이트(106) 사이에는 게이트 층간절연막(110)이 개재된다. 상기 게이트 층간절연막(110)은 산화막 또는 질화막의 단일막 또는 이중막을 구비할 수 있다. 그리고 상기 부유 게이트(106) 상에는 산화막(108)이 위치하여 상기 부유 게이트(106)의 상단부 모서리들이 뾰족해지는 팁(tip)을 이루도록 한다. 상기 워드라인(WL, 112)들 사이에 위치하는 상기 활성 영역들 중에서 상기 부유 게이트(FG, 106)에 가까운 쪽의 상기 활성 영역에는 공통 소오스 영역 (CSL, 114a)이 위치하고, 상기 공통 소오스 영역(CSL, 114a)의 반대쪽의 상기 활성 영역에는 드레인(D, 114b)이 위치한다. 도시하지는 않았지만, 상기 드레인(D, 114b)에는 비트라인콘택(미도시)이 위치하고 상기 워드라인(WL, 112)을 가로지르는 방향의 비트라인(미도시)이 상기 비트라인 콘택(미도시)과 연결된다.
계속해서, 도 3a, 3b, 3c, 3d 및 3e를 참조하면, 상기 부유 게이트(FG, 106)는 상기 부유 게이트(FG, 106)가 상기 공통 소오스 영역(CSL, 114a)와 인접하는 제 1 면(도 3e의 S1)과 제 1 변(도 3d의 L1), 그리고 상기 공통 소오스 영역(CSL, 114a)과 접하지 않으나 상기 워드라인(WL, 112)과 인접하는 제 2면(도 3e의 S2)과 제 2 변(도 3d의 L2)을 구비한다. 상기 제 1 면(S1)과 상기 제 1 변(L1)은 상기 워드라인(WL, 112) 쪽으로 함몰되어 굴곡진다. 그리고 상기 제 2 면(S2)과 상기 제 2 변(L2)은 상기 드레인(D, 114b) 쪽으로 돌출되어 굴곡진다. 상기 부유 게이트(FG, 106)의 둘레는 6군데(번호 ①~⑥)의 굴곡진 부분을 갖는다. 상기 부유 게이트(FG, 106)에서 상기 제 1면(S1), 즉 상기 제 1 변(L1)이 상기 워드라인(WL, 112) 쪽으로 굴곡지므로 이웃하는 두개의 부유 게이트(FG, 106)들 사이의 폭(W1)은 넓어 진다. 이로써 상기 공통 소오스 라인(CSL, 114a)의 전체 면적도 넓어져 면저항(Sheet resistance)도 줄어든다. 상기 부유 게이트(FG, 106)은 식각 공정에 의해 형성되므로 상기 제 1 면(S1)의 수평적 프로파일은 상기 제 1 변(L1)과 일치하며, 상기 제 2면(S2)의 수평적 프로파일은 상기 제 2 변(L2)와 일치한다. 상기 워드라인(112)은 상기 소오스 영역(114a)과 인접하는 제 3 면(도 3e의 S3)과 제 3 변(도 3d의 L3), 그리고 상기 드레인 영역(114b)과 인접하는 제 4 면(도 3e의 S4)과 제 4 변(도 3d 의 L4)을 구비한다. 상기 워드라인(112)도 식각 공정에 의해 형성되므로 상기 제 3 면(S3)의 수평적 프로파일은 상기 제 3 변(L3)과 일치하며, 상기 제 4면(S4)의 수평적 프로파일은 상기 제 4 변(L4)와 일치한다. 본 실시예에서 상기 제 3 변(L3)과 상기 제 3 변(L4)은 직선이다.
한편, 종래의 부유 게이트는 상기 제 1 변(L1)과 제 2 변(L2)에 해당하는 선이 직선으로 이루어진다. 그러나 본 실시예의 상기 부유 게이트(FG, 106)는 상기 제 1 변(L1)과 제 2 변(L2)이 굽으므로 직선보다 길어진다. 따라서, 상기 제 1 변(L1)이 굴곡지므로 상기 부유 게이트(FG, 106)와 상기 공통 소오스 영역(CSL, 114a)가 중첩되는 면적(A1)도 종래에 비해 증가된다. 상기 중첩된 면적(A1)이 증가되면, 부유 게이트(FG, 106)과 상기 공통 소오스 영역(CSL, 114a)의 커플링 비가 높아져 종래에 비해 빠르게 프로그램할 수 있어 프로그램 효율이 증가될 수 있다.
한편, 상기 제 2 변(L2)이 굴곡지므로 종래의 직선에 비해 길어지므로 상기 비휘발성 메모리 소자의 소거 동작시 종래에 비해 빠르게 소거될 수 있어 소거 효율을 높일 수 있다. 또한 소자분리막과 접하는 상기 부유 게이트의 가장자리의 길이가 종래에 비해 길어져 누설전류를 방지할 수 있다.
도 4a, 5a, 6a 및 7a는 도 3a의 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 평명도들이다. 도 4b, 5b, 6b 및 7b는 각각 도 4a, 5a, 6a 및 7a의 II-II'선을 따라 자른 것으로 도 3b의 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다. 도 4c, 5c, 6c 및 7c는 각각 도 4a, 5a, 6a 및 7a의 III-III'선을 따라 자른 것으로 도 3c의 비휘발성 메모리 소자 를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 4a, 4b 및 4c를 참조하면, 반도체 기판(100)에 소자분리막(FOX, 102)을 형성한다. 상기 소자분리막(FOX, 102)은 일반적인 얕은 트렌치 격리(Shallow trench isolation) 방법에 의해 산화막 및 질화막등으로 형성될 수 있다.
도 5c, 5b 및 5c를 참조하면, 상기 소자분리막(FOX, 102)이 형성된 상기 반도체 기판(100)을 열산화 공정등을 진행하여 터널 산화막(104)을 형성한다. 상기 터널 산화막(104)이 형성된 상기 반도체 기판(100) 상에 부유 게이트폴리막(106)을 전면적으로 형성한다. 상기 부유 게이트 폴리막(106)은 예를 들면 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 부유 게이트 폴리막(106) 상에 굴곡진 둘레를 갖는 개구부(109)를 구비하는 하드마스크막(107)을 예를 들면 실리콘질화막으로 형성한다. 상기 개구부(109)는 도 3a의 부유 게이트막의 형태를 정의하는 형상을 구비하며, 상기 소자분리막(FOX, 102) 상 및 소자분리막(FOX, 102)들 사이의 부유 게이트막(106)을 노출시키도록 형성된다.
도 6c, 6b 및 6c를 참조하면, 열산화 공정을 진행하여 상기 개구부(109)에 의해 노출되는 상기 부유 게이트 폴리막(106)을 산화시킨다. 이로써 마스크 산화막(108)이 형성된다. 상기 마스크 산화막(108)은 중심부분에서 두껍게 그리고 버즈빅(Bird's beak) 현상에 의해 가장자리에서 얇게 형성된다.
도 7c, 7b 및 7c를 참조하면, 상기 하드마스크막(107)을 제거하고 상기 부유 게이트 폴리막(106)을 노출시킨다. 그리고 상기 마스크 산화막(108)을 식각 마스크 로 이용하여 상기 부유 게이트 폴리막(106)을 식각하여 상기 반도체 기판(100)을 노출시키는 동시에 부유 게이트(106a)을 형성한다. 상기 부유 게이트(106a)의 가장자리는 상기 소자분리막(FOX, 102) 상에 위치하도록 형성된다.
후속으로, 도 3c, 3b 및 3c를 참조하면, 게이트 층간절연막(110) 및 제어 게이트막(112)을 덮고 패터닝하여 상기 부유 게이트(FG, 106a)의 일부와 활성 영역들을 일부 노출시키고, 상기 소자분리막(FOX, 102)들을 가로지르는 워드라인(WL, 112)을 형성한다. 그리고 이온주입 공정들과 열처리 공정들을 진행하여 공통 소오스 영역(CSL, 114a) 및 드레인(D, 114b)을 형성한다.
부유 게이트(FG)와 워드라인(WL)의 형태는 도 8 내지 11에 도시된바와 같이 변경될 수 있다. 도 8 내지 11은 본 발명의 실시예들에 따른 스플리트 게이트를 구비하는 비휘발성 메모리 소자의 셀 평면도들을 나타낸다.
도 8을 참조하면, 부유 게이트(FG)외의 다른 구성요소는 도 3a과 동일하다. 도 8에서 부유 게이트(FG)의 둘레는 6개 이상의 많은 굴곡진 부분들을 구비한다. 도 8의 부유 게이트(FG)는 도 5a의 개구부(109)를 도 8의 부유 게이트(FG)의 형태로 형성함으로써 형성될 수 있다. 또는 도 5a의 하드마스크막(107)을 형성하기 전에 상기 부유 게이트 폴리막(106)의 전면 상에 HSG를 형성할 수 있다. 그리고 하드마스크막(107)과 마스크 산화막(108)을 형성하면, 최종적으로 형성되는 부유 게이트(FG)의 상단 모서리는 상기 HSG에 의해 울퉁불퉁하게 형성된다. 상기 부유 게이트(FG)의 상단 모서리는 상기 HSG에 의해 길이가 길어지므로 상기에서 설명한 바와 같이 소거 효율을 높일 수 있다.
부유 게이트(FG)가 상기 워드라인(WL)과 접하는 제 2 변(L2)이 도 9와 같이 상기 공통 소오스 영역(CSL) 쪽으로 굴곡지어질 수 있다. 따라서 도 9에서는 상기 부유 게이트(FG)의 중간 부분이 오목해진다. 한편, 도 3a에서 상기 부유 게이트(FG)의 제 2 변(L2)가 상기 드레인(D) 쪽으로 굴곡지는 반면에 상기 워드 라인(WL)은 직선으로 되어 있다. 따라서 상기 워드 라인(WL)을 형성할 때 공정마진이 적어 오정렬(misalign)에 취약하다. 이를 해결할 수 있는 구조는 도 10과 도 11에 제시된 바와 워드라인(WL)에서 상기 부유 게이트(FG)와 인접하지 않는 변, 즉 제 4변(L4)이 상기 부유 게이트(FG)의 제 2 변(L2)의 프로파일을 따라 굴곡되는 것이다. 도 11에서는 워드라인(WL)이 상기 부유 게이트(FG)와 인접하는 변, 즉 제 3변(L3) 또한 제 1 변(L1)의 프로파일을 따라 굴곡된다. 이로써 상기 부유 게이트(FG)를 덮지 않는 상기 워드 라인은 일정 폭(W2) 이상을 구비하게 된다.
도 12a는 본 발명의 다른 실시예에 따른 스택 게이트를 구비하는 비휘발성 메모리 소자의 셀 평면도를 나타낸다. 도 12b는 도 12a을 II-II'선을 따라 자른 단면도를 나타낸다. 도 12c는 도 12a을 III-III'선을 따라 자른 단면도를 나타낸다.
도 12a, 12b 및 12c를 참조하면, 반도체 기판(200) 상에 소자분리막(FOX, 202)가 위치하여 활성 영역을 정의한다. 상기 반도체 기판(200) 상에 상기 소자분리막(FOX, 202)을 가로지르는 워드라인(WL, 210)이 위치하고 상기 워드라인(WL, 210)과 상기 반도체 기판(200) 사이에 상기 부유 게이트(FG, 206)가 개재되어 있 다. 상기 부유 게이트(FG, 206)와 상기 반도체 기판(200) 사이에는 터널 산화막(204)이 개재된다. 상기 워드라인(WL, 210)과 상기 반도체 기판(200) 사이 및 상기 워드라인(WL, 210)과 상기 부유 게이트(FG, 206) 사이에는 게이트 층간절연막(208)이 개재된다. 상기 워드라인(WL, 210)들의 일 측의 활성 영역에는 공통 소오스 영역(CSL, 212a)이 위치하고, 상기 공통 소오스 영역(CSL, 212a)의 반대쪽의 상기 활성 영역에는 드레인(D, 212b)이 위치한다. 도시하지는 않았지만, 상기 드레인(D, 212b)에는 비트라인콘택(미도시)이 위치하고 상기 워드라인(WL, 210)을 가로지르는 방향의 비트라인(미도시)이 상기 비트라인 콘택(미도시)과 연결된다. 상기 부유 게이트(FG, 206)은 굴곡지되, 상기 공통 소오스 영역(CSL, 212a)의 폭이 커지도록 상기 드레인(D, 212b) 쪽으로 굴곡진다. 그리고 상기 부유 게이트(FG, 206)의 프로파일을 따라 상기 워드라인(WL, 210)도 굴곡지며 상기 워드라인(WL, 210)의 측벽은 상기 부유 게이트(FG, 206)의 측벽과 정렬된다. 즉, 부유 게이트(FG, 206)은 상기 공통 소오스 영역(CSL, 212a)과 인접하는 제 1변(L1)과 상기 드레인 영역(D, 212b)과 인접하는 제 2변(L2)을 구비하며, 상기 워드라인(WL, 210)은 상기 공통 소오스 영역(CSL, 212a)과 인접하는 제 3변(L3)과 상기 드레인 영역(D, 212b)과 인접하는 제 4변(L4)을 구비한다. 상기 제 1변(L1)은 상기 드레인(D, 212b)쪽으로 함몰되어 굴곡지며, 상기 제 3변(L3)은 상기 제 1 변(L1)의 프로파일을 따른다. 상기 제 2 변(L2)은 상기 드레인(D, 212b)쪽으로 돌출되어 굴곡지며, 상기 제 4변(L4)은 상기 제 2 변(L2)의 프로파일을 따른다.
상기 스택 게이트형 비휘발성 메모리 소자에서 상기 부유 게이트(FG, 206)가 굴곡진 프로파일을 갖음으로 인해, 도 3a를 참조하여 설명된 바와 같이, 프로그램 효율을 높일 수 있다.
도 13a는 도 12a의 비휘발성 메모리 소자를 형성하는 방법을 나타내는 공정 평명도이다. 도 13b는 각각 도 13a의 II-II'선을 따라 자른 것으로 도 12b의 비휘발성 메모리 소자를 형성하는 방법을 나타내는 공정 단면도이다. 도 13c는 각각 도 13a의 III-III'선을 따라 자른 것으로 도 12c의 비휘발성 메모리 소자를 형성하는 방법을 나타내는 공정 단면도들이다.
도 13a, 13b 및 13c를 참조하면, 도 4a, 4b 및 4c에 도시한 것처럼 반도체 기판(200)에 소자분리막(FOX, 202)을 형성한 상태에서 상기 반도체 기판(200)을 열산화하여 상기 활성 영역 상에 터널 산화막(204)을 형성한다. 상기 반도체 기판(200) 상에 부유 게이트폴리막(206)을 적층한다. 그리고, 상기 부유 게이트 폴리막(206)을 패터닝하여 상기 소자분리막(FOX, 202)을 일부 노출시키되 상기 소자분리막(FOX, 202)들 사이의 상기 활성 영역을 가로지르는 부유 게이트 폴리 패턴(206b)을 형성한다.
후속으로, 도 12a, 12b 및 12c를 참조하면, 상기 반도체 기판(200)을 열산화 공정 또는 화학기상증착 공정등으로 게이트 층간절연막(208)을 형성하고 제어게이트막(미도시)을 전면적으로 형성한다. 포토레지스트 패턴(미도시)등을 식각마스크로 이용하여 상기 제어 게이트막, 상기 게이트 층간절연막(208) 및 상기 부유 게이트 폴리 패턴(206b)을 순차적으로 식각하여 도 12a의 워드라인(WL, 210)과 부유 게 이트(FG, 206)를 형성한다.
따라서, 본 발명에 따른 비휘발성 메모리 소자 및 그 형성 방법에 따르면, 상기 비휘발성 메모리 소자가 굴곡진 프로파일을 갖는 부유 게이트를 구비하므로 인해, 공통 소오스 영역의 면저항을 낮출 수 있어 프로그램 효율을 증가시킬 수 있다. 또한 워드라인(제어 게이트)과 부유 게이트가 접하는 면이 길어져 소거 효율을 증대시킬 수 있다.

Claims (14)

  1. 반도체 기판 상에 터널 산화막;
    상기 터널산화막 상의 부유 게이트;
    상기 부유 게이트 상의 게이트 층간절연막;
    상기 게이트 층간절연막 상의 제어게이트;
    상기 부유 게이트의 일측의 상기 반도체 기판에 위치하는 소오스 영역; 및
    상기 부유 게이트의 다른 측의 상기 반도체 기판에 위치하는 드레인 영역을 구비하되,
    상기 부유 게이트는 상기 소오스 영역에 인접하는 제 1 면 및 상기 드레인 영역에 인접하는 제 2 면을 구비하며, 상기 제 1 면은 상기 드레인 영역 쪽으로 굴곡진 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리 소자는 스플리트(split) 게이트 형인 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 제 2 면은 굴곡진 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제 2 면은 상기 드레인 영역 쪽으로 굴곡진 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 3 항에 있어서,
    상기 제 2 면은 상기 소오스 영역 쪽으로 굴곡진 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 3 항에서,
    상기 제어 게이트는 상기 소오스 영역에 인접하는 제 3 면과 상기 드레인 영역에 인접하는 제 4 면을 구비하며, 상기 제 4 면은 상기 제 2 면의 프로파일을 따라 굴곡지는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 비휘발성 메모리 소자는 스택(stack) 게이트 형이며,
    상기 제어 게이트는 상기 소오스 영역에 인접하는 제 3 면과 상기 드레인 영역에 인접하는 제 4 면을 구비하며, 상기 제 3 면은 상기 제 1 면과 정렬되며, 그리고 상기 제 4 면은 상기 제 2 면과 정렬되는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 7 항에 있어서,
    상기 제 2 면은 굴곡진 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 8 항에 있어서,
    상기 제 2 면은 상기 드레인 영역 쪽으로 굴곡진 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 8 항에 있어서,
    상기 제 2 면은 상기 소오스 영역 쪽으로 굴곡진 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 1 항에 있어서,
    상기 부유 게이트의 적어도 상단 가장자리에 형성되는 HSG막을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 반도체 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역 상에 터널 산화막을 형성하는 단계;
    전면적으로 부유게이트폴리막을 형성하는 단계;
    상기 부유게이트폴리막을 일부 노출하는 개구부를 갖는 하드마스크를 형성하는 단계;
    산화 공정을 진행하여 상기 개구부에 노출된 상기 부유 게이트 폴리막을 일부 산화하여 마스크산화막을 형성하는 단계;
    상기 하드마스크를 제거하는 단계;
    상기 마스크 산화막을 식각 마스크로 이용하여 상기 부유게이트폴리막을 식각하여 부유 게이트를 형성하는 단계;
    상기 부유 게이트를 덮는 게이트 층간절연막을 형성하는 단계;
    제어 게이트막을 형성하는 단계;
    적어도 상기 제어 게이트막을 식각하여 상기 부유 게이트의 일 측벽과 상부의 일부 및 상기 활성 영역의 일부를 덮는 제어 게이트를 형성하는 단계;
    상기 부유 게이트의 일측의 상기 반도체 기판에 소오스 영역을 형성하는 단계; 및
    상기 부유 게이트의 다른 측의 상기 반도체 기판에 드레인 영역을 형성하는 단계를 구비하되,
    상기 부유 게이트는 상기 소오스 영역과 인접하는 제 1 면을 구비하며, 상기 제 1 면은 상기 드레인 영역 쪽으로 함몰되어 굴곡지도록 형성되는 비휘발성 메모리 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 하드마스크를 형성하기 전에, 상기 부유게이트폴리막 상에 HSG막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
  14. 반도체 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계;
    상기 활성 영역 상에 터널 산화막을 형성하는 단계;
    전면적으로 부유게이트폴리막을 형성하는 단계;
    상기 부유게이트폴리막을 패터닝하여 상기 소자분리막을 노출시키는 단계;
    전면적으로 게이트 층간절연막 및 제어 게이트막을 형성하는 단계;
    상기 제어 게이트막, 상기 게이트 층간절연막 및 상기 부유게이트폴리막을 순차적으로 패터닝하여 상기 소자분리막들을 가로지르는 워드라인 및 그 하부의 부유 게이트를 형성하는 단계;
    상기 부유 게이트의 일측의 상기 반도체 기판에 소오스 영역을 형성하는 단계; 및
    상기 부유 게이트의 다른 측의 상기 반도체 기판에 드레인 영역을 형성하는 단계를 구비하되,
    상기 부유 게이트는 상기 소오스 영역과 인접하는 제 1 면을 구비하며, 상기 제 1 면은 상기 드레인 영역 쪽으로 함몰되어 굴곡지도록 형성되는 비휘발성 메모리 소자의 형성 방법.
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