JP4838431B2 - 画像表示装置 - Google Patents
画像表示装置 Download PDFInfo
- Publication number
- JP4838431B2 JP4838431B2 JP2001020114A JP2001020114A JP4838431B2 JP 4838431 B2 JP4838431 B2 JP 4838431B2 JP 2001020114 A JP2001020114 A JP 2001020114A JP 2001020114 A JP2001020114 A JP 2001020114A JP 4838431 B2 JP4838431 B2 JP 4838431B2
- Authority
- JP
- Japan
- Prior art keywords
- scanning
- modulation
- wiring
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はテレビジョン画像信号等の画像表示装置に関し、より詳細には、マトリクス画像表示パネルの走査配線を線順次駆動し、変調配線をパルス幅変調したパルスで駆動し画像を表示する画像表示装置及びそのような画像表示装置に用いられる電子源の駆動方法に関わる。
【０００２】
【従来の技術】
従来、冷陰極素子−例えば表面伝導型放出素子や、電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）−を用いた電子源の応用が研究されている。
【０００３】
例えば、それらを大面積にわたり多数の素子を形成し、画像表示装置、画像記録装置などの画像形成装置や、荷電ビ−ム源、等が研究されている。
【０００４】
特に、マトリクス画像表示パネルにおいて、線順次走査とパルス幅変調の組み合わせについて研究がされている。
【０００５】
例えば、本出願人による「特開2000-075830 走査ドライバ回路と前記回路を含む画像形成装置」において開示されるように、多数の素子を配列したマトリクス画像表示パネルの走査配線を駆動するための方法が研究されている。
【０００６】
本出願人による「特開2000-075830 走査ドライバ回路と前記回路を含む画像形成装置」において開示されるように、多数の冷陰極素子を配列したマトリクス画像表示パネルの変調配線をパルス幅変調し走査配線を順次駆動する場合、例えば、冷陰極素子の動作電圧が１６Ｖ時、走査電圧を-８Ｖ、変調電圧を＋８Ｖとした。そして、走査配線を線順次駆動し、輝度に対応するパルス幅で変調配線を駆動し画像をマトリクス画像表示パネルに表示していた。
【０００７】
このような従来の構成においてマトリクス画像表示パネルに画像表示が行うことができた。
【０００８】
【発明が解決しようとする課題】
しかしわずかではあるが、コントラストの悪化正確に言えば黒表示時および低輝度時の輝度が高くなるという問題が生じた。
【０００９】
このような問題点が発生する要因を図１６から図１８で説明する。
【００１０】
図１６は、本マトリクス画像表示パネルで使用している冷陰極素子の特性を示す図であり、図１６において横軸は冷陰極素子の駆動電圧（Ｖｆ）、縦軸は冷陰極素子に流れる素子電流（Ｉｆ）、素子から放出される放出電流（Ｉｅ）を示す。駆動電圧（Ｖｆ）が１６Ｖのとき素子電流（Ｉｆ）は０.８[mA]、放出電流（Ｉｅ）は０．５[μA]である。なお本特性は冷陰極素子の一例であり冷陰極素子製造プロセス等により特性は異なる。
【００１１】
図１７は、マトリクス画像表示パネルの駆動原理を示す図である。図１７は説明の簡便化のため４×４のマトリクスのモノクロパネルを示した。図１７において、５１０はマトリクス画像表示パネル、５１１は変調信号配線（Ｘ１〜Ｘ４）、５１２は走査信号配線（Ｙ１〜Ｙ４）、５１３は図１６の特性を持つ冷陰極素子であり、冷陰極素子５１３に対向して設置される不図示の蛍光体が塗布されているアノード電極に冷陰極素子５１３は電子放出し蛍光体を発光させる。
【００１２】
そして、走査配線（Ｙ１〜Ｙ４）５１２を順次選択（走査）し、変調信号配線（Ｘ１〜Ｘ４）５１１に輝度信号に対応したパルス幅の電圧を印加し、画像を表示する。
【００１３】
図１８は変調信号配線（Ｘ１〜Ｘ４）５１１と走査配線（Ｙ１〜Ｙ４）５１２の駆動電圧を示したタイミング図である。図では１フレーム分の印加電圧の変化を示した。図１８（タイミング図）において、Ｙ１ライン表示期間を期間Ｔ１、Ｙ２ライン表示期間を期間Ｔ２、Ｙ３ライン表示期間を期間Ｔ３、Ｙ４ライン表示期間を期間Ｔ４、と示して以降説明する。
【００１４】
期間Ｔ１において、高輝度の表示のため、Ｘ１〜Ｘ４に長いパルスが加わり、Ｙ１ラインを表示している。期間Ｔ２において、Ｘ１は低輝度その他は中輝度の表示のため、Ｘ１は短いパルス、Ｘ２〜Ｘ４は中間の長さのパルスが加わり、Ｙ２ラインを表示している。期間Ｔ３において、低輝度表示のため、Ｘ１〜Ｘ４に短いパルスが加わり、Ｙ３ラインを表示している。期間Ｔ４において、中輝度の表示のため、をＸ１〜Ｘ４に中間の長さのパルスが加わり、Ｙ４ラインを表示している。そして一画面を形成する。
【００１５】
前述したように、選択された走査配線に接続された冷陰極素子５１３は所望のパルス幅に対応した電子を放出し順次走査し画像を形成するが、以下のような理由により、コントラストの悪化という問題点が生じた。
【００１６】
本発明者らは、電圧マージンを確保するために、冷陰極素子を１５Ｖ動作電圧で,従来例と同様に変調配線電圧の絶対値と走査配線電圧の絶対値が等しくなるように、変調配線電圧＋７．５Ｖ、走査配線電圧が−７．５Ｖとなるように駆動した。
【００１７】
この場合、図１８において
▲１▼期間T1のA部分すなわち、Y1ラインに選択電位が加わりX1〜X4を駆動している時、Y1ラインに接続されている冷陰極素子５１３には変調配線電圧＋７．５V、走査配線電圧-７．５Vの差の電圧すなわち１５Vが加わり、図１６の特性図を見て明らかなように放出電流が流れ発光する。この時、Y2〜Y4に接続されている冷陰極素子５１３は変調配線電圧＋７．５Vのが加わるが、図１６の特性図を見てわかるように、ごくわずか電子を放出するためごくわずか発光する。
【００１８】
▲２▼期間T3のB部分すなわち、Y3ラインに選択電位が加わりX1〜X4を駆動していない時、Y３ラインに接続されている冷陰極素子５１３には変調配線電圧０V、走査配線電圧-７．５Vの差の電圧すなわち７．５Vが加わり、図１６の特性図を見て明らかなように、ごくわずか電子を放出するためごくわずか発光する。
【００１９】
特に、全面を黒表示あるいは低輝度で表示する場合、▲２▼の状態がすべてのラインの選択期間で起き、パネルがごくわずか発光してしまい、結果としてコントラストがわずかながら劣化してしまう画像となってしまった。
【００２０】
また、実際に駆動回路をＩＣ化する場合は、ローコスト化のために駆動電圧の配分を変える必要があった。
【００２１】
すなわち、実際に駆動回路をＩＣ化する場合、単に走査動作を行う走査配線ドライバに比べ、輝度データの転送やパルス幅変調器を内蔵しなくてはならない変調配線ドライバの回路構成が複雑である。そのため、ドライバ全体をローコストにするためには、変調配線ドライバの集積度を上げる必要がある。すなわち、変調配線ドライバは走査配線ドライバに比べ細線化プロセスを使用するとドライバ全体としてローコスト化可能である。より具体的には、変調配線ドライバのプロセス耐圧を、走査配線ドライバで使用するプロセス耐圧より低くするのが望ましい。
【００２２】
そのため、本発明者らは、１５Ｖ動作電圧の冷陰極素子を変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖとなるように駆動電圧のバランスを崩して駆動させた。この場合変調配線ドライバは、７Ｖ耐圧のＣＭＯＳプロセスで、＋５Ｖの駆動電圧を供給した、これは＋７．５Ｖ出力のために必要なプロセスに比べローコストであった。一方走査ドライバは大電流を要求しているため７．５Ｖ出力であっても１０Ｖ出力であっても現在選択できるプロセスは同一のものとなり、ドライバＩＣのコストには優位な差はなかった。そして、このようなプロセスのＩＣを採用することによってローコストな駆動回路が供給できた。
【００２３】
そしてローコストに、マトリクス画像表示パネルに画像表示を行うことができた。しかしながら、この場合更に、コントラストが悪化する、正確に言えば黒表示時および低輝度時の輝度が高くなるという問題が生じた。
【００２４】
バランスを崩して駆動した場合についてコントラスト悪化の説明を行う。図１８において
▲３▼期間T1のA部分すなわちY1ラインに選択電位が加わりX1〜X4を駆動している時、Y1ラインに接続されている冷陰極素子５１３には変調配線電圧＋５V、走査配線電圧-１０Vの差の電圧すなわち１５Vが加わり、図１６の特性図を見て明らかなように放出電流が流れ発光する。この時、Y2〜Y4に接続されている冷陰極素子５１３に対して変調配線電圧＋５Vのが加わるが、図１６の特性図を見てわかるように、ほとんど電子を放出しないためほとんど発光はしない。
【００２５】
▲４▼期間T3のB部分すなわちY3ラインに選択電位が加わりX1〜X4を駆動していない時、Y３ラインに接続されている冷陰極素子５１３には変調配線電圧０V、走査配線電圧-１０Vの差の電圧すなわち１０Vが加わり、図１６の特性図を見て明らかなように、電子を放出するため発光する。
【００２６】
特に、全面を黒表示あるいは低輝度で表示する場合、▲４▼の状態がすべての走査ラインの選択期間で起き、パネルが発光してしまい、結果としてコントラストが劣化してしまう画像となってしまった。
【００２７】
変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖで駆動する場合、▲３▼のコントラスト劣化要因は▲１▼より非常に小さいものではあったが、冷陰極素子の特性上、▲４▼のコントラスト劣化要因が▲２▼よりはるかに大きいので総合的にみて変調配線電圧＋７．５Ｖ、走査配線電圧が−７．５Ｖとなるように駆動させた場合のコントラスト劣化より、更に、コントラストが悪化する、正確に言えば黒表示時および低輝度時の輝度が高くなるという問題が生じた。
【００２８】
本発明はかかる従来技術の課題を解決するためになされたものであって、その目的は、複数の冷陰極素子等の画像表示素子をマトリクス状に配列した画像表示装置の変調配線をパルス幅変調し、走査配線を順次駆動する場合に、黒表示時および低輝度時の輝度浮き上がりを防止でき、良好なコントラストを提供する画像表示装置を提供することにある。
【００２９】
さらに、従来例と同様に変調配線電圧の絶対値と走査配線電圧の絶対値が等しくなるように駆動させた場合のみならず、１５Ｖ動作電圧の冷陰極素子を変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖのようにバランスを崩して駆動した場合でも、黒表示時および低輝度時の輝度浮き上がりを防止でき、良好なコントラストを提供する画像表示装置を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために本発明は、
複数の表示素子と、
前記複数の表示素子をマトリクス状に接続する複数の走査配線及び複数の変調配線と、
前記複数の走査配線に選択電位を印加し始めるタイミングが等間隔となるように、順次
、前記複数の走査配線に選択電位を印加する走査回路と、
前記複数の変調配線に輝度信号に応じたパルス幅を有する駆動パルスを印加する変調回路と、を有し、
前記走査配線に接続された複数の表示素子の輝度信号に応じて、該走査配線に選択電位を印加する期間が走査配線毎に決まること
を特徴とする画像表示装置である。
【００５１】
【発明の実施の形態】
始めに、本発明の要旨を解りやすく説明するために、図１６、図１７、図１８、図１５をもとに本発明の要旨を簡単に説明する。また、本発明の効果がわかりやすい例として、冷陰極素子を変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖのようにバランスを崩して駆動した場合について説明する。
【００５２】
図１６、図１７、図１８の図の説明はすでに行っているので説明を省略する。
【００５３】
図１５は本発明の要旨を解りやすく説明するためのタイミング図であり、図１８と同様なタイミング図である。図１５において図１８で説明した部分の説明は省略する。図１５においてＣは変調配線（Ｘ１〜Ｘ４）の最大パルス幅の時刻を示す破線であり、従来例と異なり走査駆動電圧（Ｙ１〜Ｙ４）はこの時刻直後に非選択電位に戻るように走査ドライバは制御されている。
【００５４】
図１５に示すタイミングを見てわかるように、変調配線電圧が加わった時は必ず走査配線電圧が加わるので、冷陰極素子には図１８に示す場合と同じ時間駆動電圧を供給することができる。従って、同じ時間だけ冷陰極素子５１３を駆動し、結果として同じ画像を得ることができる。
【００５５】
一方、コントラスト悪化要因である変調配線または走査配線どちらか一方のみ駆動されている時間について説明する。
【００５６】
図１５のタイミング動作において、
▲５▼期間T1のA部分すなわちY1ラインをX1〜X4が駆動している時、Y1ラインに接続されている冷陰極素子５１３には変調配線電圧＋５V、走査配線電圧-１０Vの差の電圧すなわち１５Vが加わり、図１６の特性図を見て明らかなように放出電流が流れ発光する。この時、Y2〜Y4に接続されている冷陰極素子５１３に対して変調配線電圧＋５Vのが加わるが、図１６の特性図を見てわかるように、電子を放出しないため発光はしない。
▲６▼期間T3のB部分すなわちY3ラインをX1〜X4が駆動していない時、Y1ラインに接続されている冷陰極素子５１３には変調配線電圧０V、走査配線電圧０Vの差の電圧すなわち０Vが加わり、図１６の特性図を見るまでもなく電子放出は無く、結果として発光しない。
【００５７】
そのため、従来のバランスを崩した電圧で駆動する場合に比べ、従来は▲４▼で示したように、期間T3のB部分すなわちY3ラインをX1〜X4が駆動していない時、Y1ラインに接続されている冷陰極素子５１３に１０Ｖが加わっていた。しかし、本発明の形態では図１５に示すように、冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができる。そして、コントラストの良好な画像を表示できる。
【００５８】
バランスを崩していない駆動電圧で駆動した場合も同様に、期間T3のBの部分において、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できる。
【００５９】
（第一の実施例）
次に、本発明の第一の実施例を示す。
【００６０】
本発明に係る画像表示装置に使用するマトリクス画像表示パネルは、薄型の真空容器内に、基板上に多数の電子源例えば冷陰極素子を配列してなるマルチ電子源と、電子の照射により画像を形成する画像形成部材とを対向して備えている。
【００６１】
冷陰極素子は、例えばフォトリソグラフィー・エッチングのような製造技術を用いれば基板上に精密に位置決めして形成できるため、微小な間隔で多数個を配列することが可能である。しかも、従来からＣＲＴ等で用いられてきた熱陰極と比較すると、陰極自身や周辺部が比較的低温な状態で駆動できるため、より微細な配列ピッチのマルチ電子源を容易に実現できる。
【００６２】
初めに、本発明の第一の実施例の構成を、図１をもとに説明する。
【００６３】
図１は、本発明の画像表示装置の第一の実施例の全体構成を説明する図である。図１において、１は薄型の真空容器内に、基板上に多数の電子源例えば冷陰極素子を配列してなるマルチ電子源を持つマトリクス画像表示パネルであり、図１に示すように、例えば水平方向に４８０素子すなわち１６０画素（ＲＧＢ）×３が配置され、例えば、垂直方向に２４０素子が配置されている。本実施例では、４８０素子×２４０素子のマトリクス画像表示パネルの例を示すが、素子数に関しては必要に応じて製品用途により決定されるので、この限りではない。マトリクス画像表示パネル１の各冷陰極素子は、画像表示時の色に合わせ、Ru,v（v=1,4,7,...）、Gu,v（v=2,5,8,...）、Bu,v（v=3,6,9,...）で示した。
【００６４】
マトリクス画像表示パネル１は、例えばＲＧＢストライプ配列の画素配置をもつ。２はアナログディジタル変換器（Ａ／Ｄコンバータ）であり、不図示のデコーダにより例えばＮＴＳＣ信号からＲＧＢ信号にデコードされたアナログＲＧＢコンポーネント信号（信号名をS０とする）を、各々例えば８ｂｉｔ幅のディジタルＲＧＢ信号に変換する。３はデータ並び替え部であり、Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（信号名をS1とする）を入力しマトリクス画像表示パネル１の画素配列に合わせディジタルデータを並べ替え出力する機能を有する（信号名をS2とする）。４は輝度データ変換器（画像信号を輝度信号に変換する手段）であり、入力されたディジタルデータを所望の輝度特性に変換する変換テーブルに基づき、例えば放送用にガンマ変換された信号の逆変換を行なう（出力信号名をS3：輝度信号とする）。５はシフトレジスタであり輝度データ変換器４から送られる輝度信号をシフトクロック（SCLK）で順次シフト転送し、マトリクス画像表示パネル１のそれぞれの素子に対応したディジタルデータ（XD1〜XD480）を形成する。６は変調信号発生部であり、シフトレジスタ５からのディジタルデータに応じて、PWMクロック（PCLK）をもとにパルス幅を決定する（ＸＤＰ１〜ＸＤＰ４８０）。７は変調配線ドライバ（変調配線駆動手段）であり、変調信号発生部６のパルス幅出力（ＸＤＰ１〜ＸＤＰ４８０）に応じて、マトリクス画像表示パネル１の変調配線を駆動する（駆動信号をX1〜X480とする）。
【００６５】
８は走査配線ドライバ（走査配線駆動手段）であり、マトリクス画像表示パネル１の走査配線端子に接続される。８１は走査信号発生部であり、垂直同期信号に同期したＹＳＴ信号を水平同期信号に同期したＨＤで順次シフトし走査配線数に対応しパラレルに出力する。８２はアンド回路であり、走査信号発生部８１のパラレル出力各々と走査配線駆動時間決定部の出力をＡＮＤし出力する。８３はＭＯＳトランジスタ等で構成されるスイッチ手段でありアンド回路８２の出力レベルによってスイッチを切り替え選択電位（−Ｖｓｓ）・非選択電位（ＧＮＤ）を切り替え出力する。
【００６６】
９は走査配線駆動時間決定部（走査配線駆動時間決定手段）であり、輝度データ変換部の出力Ｓ３の１走査期間内の最大値を記憶し対応するパルス幅を出力する。
【００６７】
１０はタイミング制御部であり、各機能ブロックに所望のタイミングの制御信号を、入力画像の同期信号及びデータサンプリングクロック（DCLK）等から作る。
図８は画像表示装置の全体構成のタイミング図である。
【００６８】
次に、図１および図８に従って画像表示装置の全体構成の動作を説明する。
【００６９】
図１において、不図示のデコーダにより、例えばＮＴＳＣ信号からＲＧＢ信号にデコードされたアナログＲＧＢコンポーネント信号（S０）を、Ａ／Ｄコンバータ２は、各々例えば８ｂｉｔ幅のディジタルＲＧＢ信号（Ｓ１）に変換する。データ並び替え部３は、Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）を入力する。この際、１走査ライン（１Ｈ）のデータ数は、マトリクス画像表示パネル１の変調配線側の画素数で決めると処理が簡単になる。本実施例の場合、マトリクス画像表示パネル１の変調配線側の画素数を１６０に決めた。Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）は不図示のデータサンプリングクロック（DCLK）と同期して出力される。図８に示すように、データ並び替え部３の入力信号（S1）は、ＲＧＢパラレル信号を、データサンプリングクロック（DCLK）の３倍の周波数のクロックである不図示のシフトクロック（SCLK）のタイミングで切り替えられ、マトリクス画像表示パネル１のＲＧＢ画素配列に従って、順次出力される。
【００７０】
データ並び替え部３の出力信号（S2）は、輝度データ変換器４に入力される。輝度データ変換器４は、あらかじめ、所望のデータが記憶されている不図示の変換テーブル（ＲＯＭ）により、データ並び替え部３の出力信号（S2）を例えばＣＲＴのガンマ特性と同等の輝度特性に変換する（出力信号をS3：輝度信号とする）。
【００７１】
輝度データ変換器４の出力である輝度信号（S3）は、シフトレジスタ５に送られ、シフトクロック（SCLK）で順次シフト転送し、マトリクス画像表示パネル１のそれぞれの素子に対応したディジタルデータ（XD1〜XD480）を水平走査時間単位でシリアルパラレル変換し出力する。例えば８ｂｉｔ幅のディジタルデータ（XD1〜XD480）が変調信号発生部６に入力さる。
【００７２】
そして、水平走査時間単位で、ロードパルス（Ｌｄｘ）により変調信号発生部６内の不図示のラッチ回路にラッチされる。ロードパルス（Ｌｄｘ）の時刻を基準とし、変調信号発生部６は素子毎にディジタルデータ（「設定値」）とPWMクロック（PCLK）に応じてパルス幅を決定する。すなわち変調信号発生部６は、「PWMクロック（PCLK）数」が「設定値」と等くなるまでの時間で決まるパルス幅（XDP1〜XDP480）を出力する。そして変調配線ドライバ７は、変調信号発生部６の出力にもとづき変調配線を駆動する。
【００７３】
一方、輝度データ変換器４の出力である輝度信号（S3）は、順次、走査配線駆動時間決定部９に入力される。走査配線駆動時間決定部９は水平走査時間単位で輝度信号（S3)の最大値を検出し、次の水平走査時間単位の間、最大値を保持出力する。そして、前記最大値をもとに、変調信号発生部６の出力するパルス幅の立ち上がり時刻直前に立ち上がり、「PWMクロック（PCLK）数」×「輝度信号（S3)の最大値」で決まるパルス幅の立ち下がる時刻の後にたち下がるパルス（S10)を出力する。例えば、変調信号発生部６が出力する輝度信号（Ｓ３）の最大値である変調配線のパルス幅(XDPmax)に比べ、走査配線駆動時間決定部９の出力（Ｓ１０）は１ＰＣＬＫ周期前に立ち上がり１ＰＣＬＫ周期後に立ち下がるようにした。これは一例であり、２ＰＣＬＫ周期前に立ち上がり２ＰＣＬＫ周期後に立ち下がってもかまわない。ディレイ量が大きいほどパネル内の波形は乱れないので水平走査時間内に入るならば、もっと大きなディレイ量でもよい。
【００７４】
より具体的には、走査配線駆動時間決定部９の出力（Ｓ１０）の少なくとも100nSec、より良好には200nSec以上後に変調配線ドライバ７は駆動パルスを出力する、そして、変調配線ドライバ７の最長の駆動パルスが立ち下がった後、少なくとも100nSec、より良好には200nSec以上後に走査配線駆動時間決定部９の出力（Ｓ１０）は選択出力を非選択出力にすることによって、パネル内の駆動波形を乱れないようにできた。
【００７５】
本実施例に於いて、ＮＴＳＣ信号を240本の走査配線のマトリクス画像表示パネル１で表示させるために、インターレースされている有効走査線の485本の内480本をフィールド毎にマトリクス画像表示パネル１に重ね書きし駆動した。ＮＴＳＣ信号の１フィールドをマトリクス画像表示パネル１では１フレームとして扱った。すなわちマトリクス画像表示パネル１をフレーム周波数60Hz、走査ライン240本の画像信号として駆動した。
【００７６】
この時、１走査ラインの表示に要する時間は、ＮＴＳＣ信号ではおおよそ63.5μSecであり、その時間内の約56.5μSecを駆動パルス（X1〜480）の最大時間と決めた。PWMクロック（PCLK）は、ディジタルデータ（「設定値」）を８ｂｉｔに選んだので、PWMクロック（PCLK）のパルス数は、256個の時に約56.5μSecとなるような周波数を選んだ。すなわち１パルスのパルス幅は約220nSecのクロック、約4.5MHzの周波数のクロックをPWMクロック（PCLK）とした。
【００７７】
また、図８を見てわかるように、走査配線駆動時間決定部９の出力信号（S10)は変調配線駆動パルス（XDP1,XDP2．．．.）の立ち上がりの１PCLK前に立ち上がり、変調配線駆動パルス幅の最大値（Xmax)の立下りの１PCLK後に立ち下がるように制御した。なお、本例では変調配線ドライバ７、走査配線ドライバ８の遅延時間が非常に短いとして説明した。遅延時間が長い場合は遅延時間を考慮して駆動波形が上記関係を満たすようにタイミングを決定する。
【００７８】
走査配線ドライバ８は、図８に示したように走査開始時刻を決める信号（YST）を水平同期信号（HD）に同期して順次転送することによって走査配線を駆動する。
【００７９】
走査配線ドライバ８は、水平同期信号（HD）に同期して走査配線の順次１番目(Y1)から２４０番目（Ｙ２４０）を選択電圧-Vss（例えば−１０V）で順次駆動する。この時、走査配線ドライバ８は、選択していない他の走査配線の電圧を非選択電圧０Ｖに駆動する。
【００８０】
走査信号発生部８１は、垂直同期信号に同期したＹＳＴ信号を水平同期信号ＨＤで順次シフトし走査配線数に対応しパラレルに出力する。アンド回路８２は走査信号発生部８１のパラレル出力各々と走査配線駆動時間決定部の出力（S10)をＡＮＤし出力する。走査配線駆動時間決定部の出力がロウレベルの時は強制的に走査配線ドライバ８の出力を非選択電位に設定する。スイッチ手段８３はアンド回路８２の出力レベルによってスイッチを切り替え選択電位（例えば−１０Ｖ）・非選択電位（ＧＮＤ）を切り替え出力する。
【００８１】
走査配線駆動時間決定部９は、輝度データ変換部４の出力である輝度信号（Ｓ３）の最大値を記憶し、次の水平走査期間に対応するパルス幅（S10)を出力するので、変調配線駆動波形、走査配線駆動波形は図８（Y1,Y2,…）のようになる。
【００８２】
次に、実際の走査配線駆動時間決定部９の構成を図２（ａ）、ピークホールド器の構成を図２（ｂ）に示す。図２（ａ）、図２（ｂ）において、９１はピークホールド器、９２は加算器、９３は定数レジスタ、９４はラッチ回路、９５はパルス幅変調器、９１ａは比較器、９１ｂはラッチ回路である。
【００８３】
次に、走査配線駆動時間決定部９の動作を図９のタイミング図で説明する。
【００８４】
１水平走査期間ごとに、ＨＤパルスに同期したＲｅｓパルスによりラッチ回路９１ｂの記憶内容が０にクリアされる。輝度データ変換器４の出力である輝度信号（Ｓ３）はピークホールド器９１に順次入力される。順次シフトクロック（ＳＣＬＫ）に同期して入力される輝度信号（Ｓ３）はラッチ回路９１ｂの出力と比較器９１ａで比較され、もし輝度信号（Ｓ３）が大きければ比較器９１ａの出力であるラッチパルスにより新たに輝度信号（Ｓ３）がラッチ回路９１ｂに記憶される。１水平走査期間内の順次入力される輝度信号（Ｓ３）とラッチ回路９１ｂの出力を比較し大きければラッチ回路にラッチする。そして、１水平走査期間内を終了すると、ピークホールド器９１は、１水平走査期間内の輝度信号（Ｓ３）の最大値を出力する（Ｓ１１）。図９にその状態を示した、図９では初めにラッチ回路に一番目の赤の輝度信号であるＲ１がラッチされ、順次比較され、次にＲ１＜Ｇ２となった緑の輝度信号（Ｓ３）Ｇ２がラッチされ、順次比較されＧ２＜Ｒ３、Ｒ３＜Ｇ３なる輝度信号（Ｓ３）がラッチ回路の出力として変更される。そして、ｋ番目の走査ラインを終了しラッチ回路にはk番目の走査配線における最大値（Xmax(k))が記憶され、出力される（Ｓ１１）。
【００８５】
加算器９２は、この信号（Ｓ１１）と定数レジスタ９３の定数（例えば２）を加算する（Ｓ１３）。定数レジスタ９３の定数は前述したディレイ量を決定するための値であり１走査期間内に収まるならば２に限らない。
【００８６】
ラッチ回路９４はこの加算結果を１走査期間ごとに、ＨＤパルスに同期して記憶する。すなわちｋ番目の走査ラインにおいてｋ−１番目の走査ラインにおける最大値（Ｘｍａｘ（ｋ−１））＋２が記憶されて出力されている。
【００８７】
この時、シフトレジスタ５にk番目の走査ラインに相当する輝度信号（Ｓ３）は転送されている。変調信号発生部６は水平同期信号ＨＤでロードされているので、ｋ番目の走査ラインにおいてｋ−１番目の走査ラインの輝度データに基づいて、変調配線を駆動する。
【００８８】
ラッチ回路９４の出力はパルス幅変調器９５に入力され、水平同期信号HDに同期した変調信号発生部６の開始パルス（Ldx)より１PCLK前に出力される開始パルス(Ldy)に従って、変調信号発生部６のパルス出力の１ＰＣＬＫ前に立ち上がるような「PWMクロック（PCLK）数」×「Xmax(k-1)＋２」で決まるパルス幅を出力（Ｓ１０）する。
【００８９】
ここでは、定数レジスタの内容は２としたが、変調配線の最大駆動パルス幅より長くなるように１水平同期期間内に収まるように選べばよい。
【００９０】
この構成によって、変調配線のパルス幅変調をされた駆動パルスの最大パルス幅より１ＰＣＬＫ分長く選択電圧を選ぶことができた。このため、本実施例では前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【００９１】
そして、少ないハードウエアで、前述した走査駆動波形(図１５）を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【００９２】
本実施例では、変調配線のパルス幅変調は立ち上がり時刻を同一にしたが、同様な構成で立ち下がり時刻を同一にしたパルス幅変調であっても、同様な効果が得られた。
【００９３】
（第二の実施例）
次に、本発明の第二の実施例を示す。
【００９４】
本発明の第二の実施例を図３に示す。
【００９５】
本発明の第二の実施例の構成について、図３をもとに説明する。画像表示装置の全体構成のタイミング図は第一の実施例とほぼ同じなので、図８をもとに説明する。図３において、第一の実施例と同じ構成については同様の符号を用い、説明を省略する。
【００９６】
図３において、９は走査配線駆動時間決定部であり、変調信号発生部６のパルス幅出力（ＸＤＰ１〜ＸＤＰ４８０)を入力し、変調信号発生部６の最大パルス幅に対応したパルス幅を持つパルスを出力する（Ｓ１０）。
【００９７】
次に、図３にしたがって動作を説明する。第一の実施例と同じ動作であるブロックについては説明を省略する。
【００９８】
図３において、不図示のデコーダにより、例えばＮＴＳＣ信号からＲＧＢ信号にデコードされたアナログＲＧＢコンポーネント信号（S０）を、Ａ／Ｄコンバータ２は、各々例えば８ｂｉｔ幅のディジタルＲＧＢ信号（Ｓ１）に変換する。データ並び替え部３は、Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）を入力する。この際、１走査ライン（１Ｈ）のデータ数は、マトリクス画像表示パネル１の変調配線側の画素数で決めると処理が簡単になる。本実施例の場合、マトリクス画像表示パネル１の変調配線側の画素数を１６０に決めた。Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）は不図示のデータサンプリングクロック（DCLK）と同期して出力される。第一の実施例と同様に、図８に示すように、データ並び替え部３の入力信号（S1）は、ＲＧＢパラレル信号を、データサンプリングクロック（DCLK）の３倍の周波数のクロックである不図示のシフトクロック（SCLK）のタイミングで切り替えられ、マトリクス画像表示パネル１のＲＧＢ画素配列に従って、順次出力される。
【００９９】
データ並び替え部３の出力信号（S2）は、輝度データ変換器４に入力される。輝度データ変換器４は、あらかじめ、所望のデータが記憶されている不図示の変換テーブル（ＲＯＭ）により、データ並び替え部３の出力信号（S2）を例えばＣＲＴのガンマ特性と同等の輝度特性に変換する（出力信号をS3：輝度信号とする）。
【０１００】
輝度データ変換器４の出力である輝度信号（S3）は、シフトレジスタ５に送られ、シフトクロック（SCLK）で順次シフト転送し、マトリクス画像表示パネル１のそれぞれの素子に対応したディジタルデータ（XD1〜XD480）を水平走査時間単位で出力する。例えば８ｂｉｔ幅のディジタルデータ（XD1〜XD480）が変調信号発生部６に入力さる。従来例でも示したとおり、変調信号発生部６は、素子毎にディジタルデータ（「設定値」）とPWMクロック（PCLK）に応じてパルス幅を決定する。すなわち変調信号発生部６は、「PWMクロック（PCLK）数」が「設定値」と等くなるまでの時間で決まるパルス幅を出力する（XDＰ1〜XDＰ480）。７は変調配線ドライバであり、変調信号発生部６のパルス幅出力（ＸＤＰ１〜ＸＤＰ４８０）に応じて、マトリクス画像表示パネル１の変調配線を駆動する（駆動信号をX1〜X480とする）。
【０１０１】
一方、変調信号発生部６出力（XDＰ1〜XDＰ480）は走査配線駆動時間決定部９に入力される。走査配線駆動時間決定部９は変調信号発生部６の出力（XDＰ1〜XDＰ480）であるパルス幅変調されたパルス幅をＯＲし最長のパルス幅に対応したパルス（Ｓ１０）を出力する。
【０１０２】
また、走査配線駆動時間決定部９の出力信号（S10)は変調配線駆動パルス（X1,X2．．．.）の立ち上がりの１PCLK前に立ち上がり、変調配線駆動パルスの最大値（Xmax)の立下りの１PCLK後に立ち下がるように制御した。
【０１０３】
第一の実施例と同様に、走査配線ドライバ８は、図８に示したように走査開始時刻を決める信号（YST）を水平同期信号（HD）に同期して順次転送することによって走査配線を駆動する。
【０１０４】
走査配線ドライバ８は、水平同期信号（HD）に同期して走査配線を順次１番目(Y1)から２４０番目（Ｙ２４０）を選択電圧-Vss（例えば−１０V）で駆動する。この時、走査配線ドライバ８は、選択していない他の走査配線の電圧を非選択電圧０Ｖに駆動する。
【０１０５】
走査信号発生部８１は、垂直同期信号に同期したＹＳＴ信号を水平同期信号に同期したＨＤで順次シフトし走査配線数に対応しパラレルに出力する。アンド回路８２は走査信号発生部８１のパラレル出力各々と走査配線駆動時間決定部の出力（S10)をＡＮＤし出力する。走査配線駆動時間決定部の出力がロウレベルの時は強制的に走査配線ドライバ８の出力を非選択電位に設定する。スイッチ手段８３はアンド回路８２の出力レベルによってスイッチを切り替え選択電位（例えば−１０Ｖ）・非選択電位（ＧＮＤ）を切り替え出力する。
【０１０６】
走査配線駆動時間決定部９は変調信号発生部６の出力（XDＰ1〜XDＰ480）であるパルス幅変調されたパルス幅をＯＲし最長のパルス幅に対応したパルス（Ｓ１０）を出力する。走査配線駆動波形は図８（Y1,Y2,…）のようになる。
【０１０７】
次に、実際の走査配線駆動時間決定部９の構成を図４に示す。図４において、９６は変調信号発生部６の出力（XDＰ1〜XDＰ480）をＯＲするオア回路、９７はディレイ回路、９８は２入力オア回路、９９はパルス発生器である。
【０１０８】
図１０に第二の実施例のタイミング図を示す。
【０１０９】
走査配線駆動時間決定部９の動作を図４および図１０で説明する。
【０１１０】
変調信号発生部６の出力（XDＰ1〜XDＰ480）をオア回路９６はＯＲしＳ１４なる信号を出力する。（オア回路９６の出力は変調信号発生部６の出力（XDＰ1〜XDＰ480）の最長のパルスと等しい）。ここでオア回路９６は便宜上１個で記述したが、複数で構成してもかまわない。例えば、変調配線ドライバＩＣ単位にオア回路を持ち変調信号発生部６の出力をｑ個ＯＲし、その出力ｒ個を更にＯＲしてもかまわない（ｑ×ｒ＝４８０）。オア回路９６の出力はディレイ回路９７で１ＰＣＬＫディレイされる（Ｓ１５）。一方、パルス発生器９９は変調信号発生部６の立ち上がりに先立つパルス（Ｌｄｙ）をもとに３ＰＣＬＫ分のパルスを出力する。そして２入力オア回路９８はディレイ回路９７の出力（Ｓ１５）、パルス発生器９９の出力（Ｓ１６）をORし出力する（Ｓ１０）。
【０１１１】
すなわち、２入力オア回路９８の出力S10は、変調信号発生部６のパルス出力の１PCLK前にハイレベルとなり、変調信号発生部６のパルス幅変調をされた最大パルス幅より１ＰＣＬＫ後にローレベルになる。
【０１１２】
そして、走査配線ドライバ８は、変調配線ドライバの出力する時間のの１PCLK前に選択電位を出力し、変調配線ドライバの最長パルスより１ＰＣＬＫ分後に非選択電圧になる。
【０１１３】
すなわち第一の実施例と同様な駆動が可能となる。
【０１１４】
このため、本実施例では、前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【０１１５】
そして、少ないハードウエアで前述した走査駆動波形を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【０１１６】
本実施例では、変調配線のパルス幅変調は立ち上がり時刻を同一にしたが、同様な構成で立ち下がり時刻を同一にしたパルス幅変調であっても、同様な効果が得られた。
【０１１７】
（第三の実施例）
第一、第二の実施例で示したように、少ないハードウエアでコントラストを向上することができた。しかしながら走査駆動波形は各走査配線毎に輝度信号あるいは列配線ドライバの最大値から決定したため、静止画のような画像を表示する場合、走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる（黒表示時あるいは低輝度時パネルの発光レベルが変わる）ことがわずかながら認められた。
【０１１８】
第三の実施例では、走査駆動波形(駆動時間）は複数のフレームの輝度信号あるいは列配線ドライバの最大値から決定することによって、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動する例を示す。
【０１１９】
本発明の第三の実施例は第一の実施例とほぼ同じ形態であり、走査配線駆動時間決定部９の内部構成が異なるだけである。
【０１２０】
全体の構成図は第一の実施例と同様に図１であり、画像表示装置の全体構成のタイミング図を図１１に示す。
【０１２１】
第三の実施例を図１および図１１をもとに説明する。
【０１２２】
図１において、第一の実施例と同じブロックについての説明は省略する。
【０１２３】
図１において、９は走査配線駆動時間決定部であり、輝度データ変換器４の出力（Ｓ３)を入力し、変調信号発生部６の複数フレーム間内の最大パルス幅に対応したパルス幅を持つパルスを出力する（Ｓ１０）。
【０１２４】
次に図１にしたがって動作を説明する。第一の実施例と同じ動作であるブロックについては説明を省略する。
【０１２５】
図１において、不図示のデコーダにより、例えばＮＴＳＣ信号からＲＧＢ信号にデコードされたアナログＲＧＢコンポーネント信号（S０）を、Ａ／Ｄコンバータ２は、各々例えば８ｂｉｔ幅のディジタルＲＧＢ信号（Ｓ１）に変換する。データ並び替え部３は、Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）を入力する。この際、１走査ライン（１Ｈ）のデータ数は、マトリクス画像表示パネル１の変調配線側の画素数で決めると処理が簡単になる。本実施例の場合、マトリクス画像表示パネル１の変調配線側の画素数を１６０に決めた。Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）は不図示のデータサンプリングクロック（DCLK）と同期して出力される。第一の実施例と同様に、図１１に示すように、データ並び替え部３の入力信号（S1）は、ＲＧＢパラレル信号を、データサンプリングクロック（DCLK）の３倍の周波数のクロックである不図示のシフトクロック（SCLK）のタイミングで切り替えられ、マトリクス画像表示パネル１のＲＧＢ画素配列に従って、順次出力される。
【０１２６】
データ並び替え部３の出力信号（S2）は、輝度データ変換器４に入力される。輝度データ変換器４は、あらかじめ、所望のデータが記憶されている不図示の変換テーブル（ＲＯＭ）により、データ並び替え部３の出力信号（S2）を例えばＣＲＴのガンマ特性と同等の輝度特性に変換する（出力信号をS3：輝度信号とする）。
【０１２７】
輝度データ変換器４の出力である輝度信号（S3）は、シフトレジスタ５に送られ、シフトクロック（SCLK）で順次シフト転送し、マトリクス画像表示パネル１のそれぞれの素子に対応したディジタルデータ（XD1〜XD480）を水平走査時間単位で出力する。例えば８ｂｉｔ幅のディジタルデータ（XD1〜XD480）が変調信号発生部６に入力さる。従来例でも示したとおり、変調信号発生部６は、素子毎にディジタルデータ（「設定値」）とPWMクロック（PCLK）に応じてパルス幅を決定する。すなわち変調信号発生部６は、「PWMクロック（PCLK）数」が「設定値」と等くなるまでの時間で決まるパルス幅を出力する（XDＰ1〜XDＰ480）。７は変調配線ドライバであり、変調信号発生部６のパルス幅出力（ＸＤＰ１〜ＸＤＰ４８０）に応じて、マトリクス画像表示パネル１の変調配線を駆動する（駆動信号をX1〜X480とする）。
【０１２８】
一方、輝度データ変換器４の出力である輝度信号（S3）は、順次、走査配線駆動時間決定部９に入力される。走査配線駆動時間決定部９は複数のフレーム単位で輝度信号（S3)の最大値を検出する。そして前記最大値をもとに、変調信号発生部６の出力するパルス幅の立ち上がり時刻直前に立ち上がり、「PWMクロック（PCLK）数」×「輝度信号（S3)の複数フレームでの最大値」で決まる時刻の後にたち下がるパルス（S10)を出力する。
【０１２９】
例えば、変調信号発生部６が出力する輝度信号（Ｓ３）の複数フレームでの最大値である変調配線のパルス幅(XDPmax)に比べ、走査配線駆動時間決定部９の出力（Ｓ１０）は１ＰＣＬＫ周期前に立ち上がり１ＰＣＬＫ周期後に立ち下がるようにした。これは一例であり、２ＰＣＬＫ周期前に立ち上がり２ＰＣＬＫ周期後に立ち下がってもかまわない。ディレイ量が大きいほどパネル内の波形は乱れないので水平走査時間内に入るならば、もっと大きなディレイ量でもよい。
【０１３０】
より具体的には、走査配線駆動時間決定部９の出力（Ｓ１０）の少なくとも100nSec、より良好には200nSec以上後に変調配線ドライバ７は駆動パルスを出力する、そして、変調配線ドライバ７の最長の駆動パルスが立ち下がった後、少なくとも100nSec、より良好には200nSec以上後に走査配線駆動時間決定部９の出力（Ｓ１０）は選択出力を非選択出力にすることによって、パネル内の駆動波形を乱れないようにできた。
【０１３１】
また、図１１を見てわかるように、走査配線駆動時間決定部９の出力信号（S10)は変調配線駆動パルス（XDP1,XDP2．．．.）の立ち上がりの１PCLK前に立ち上がり、複数フレーム単位での変調配線駆動パルス幅の最大値（Xmax)の立下りの１PCLK後に立ち下がるように制御した。なお、本例では変調配線ドライバ７、走査配線ドライバ８の遅延時間が非常に短いとして説明した。遅延時間が長い場合は遅延時間を考慮して駆動波形が上記関係を満たすようにタイミングを決定する。
【０１３２】
走査配線ドライバ８は、図１１に示したように走査開始時刻を決める信号（YST）を水平同期信号（HD）に同期して順次転送することによって走査配線を駆動する。
【０１３３】
走査配線ドライバ８は、水平同期信号（HD）に同期して走査配線を順次１番目(Y1)から２４０番目（Ｙ２４０）を選択電圧-Vss（例えば−１０V）で順次駆動する。この時、走査配線ドライバ８は、選択していない他の走査配線の電圧を非選択電圧０Ｖに駆動する。
【０１３４】
走査信号発生部８１は、垂直同期信号に同期したＹＳＴ信号を水平同期信号ＨＤで順次シフトし走査配線数に対応しパラレルに出力する。アンド回路８２は走査信号発生部８１のパラレル出力各々と走査配線駆動時間決定部の出力（S10)をＡＮＤし出力する。走査配線駆動時間決定部の出力がロウレベルの時は強制的に走査配線ドライバ８の出力を非選択電位に設定する。スイッチ手段８３はアンド回路８２の出力レベルによってスイッチを切り替え選択電位（例えば−１０Ｖ）・非選択電位（ＧＮＤ）を切り替え出力する。
【０１３５】
走査配線駆動時間決定部９は、複数フレーム単位で輝度データ変換部４の出力である輝度信号（Ｓ３）の最大値を記憶し、次の水平走査期間に対応するパルス幅（S10)を出力するので、変調配線駆動波形、走査配線駆動波形は図１１（Y1,Y2,…）のようになる。
【０１３６】
次に、実際の走査配線駆動時間決定部９の構成を図５に示す。第三の実施例の走査配線駆動時間決定部９はほぼ第一の実施例の走査配線駆動時間決定部９と同じであり、異なる部分のみ説明する。
【０１３７】
図５において、100a、100b、100cは図２（ｂ）に示されるようなピークホールド器、１０１は入力信号（Ｓ１８ａ、Ｓ１８ｂ、Ｓ１８ｃ）の最大値を出力する（Ｓ１１）最大値選択回路、１０２はタイミング発生回路、Ｓ１７ａ，Ｓ１７ｂ，Ｓ１７ｃはピークホールド器１００ａ、１００ｂ、１００ｃに入力されるＲｅｓパルスである。
【０１３８】
第三の実施例のタイミング図を図１２に示す。
【０１３９】
図５において、複数フレーム期間（この例では３フレーム）ごとに、垂直同期信号ＶＤパルスに同期したＲｅｓパルス（Ｓ１７ａ，Ｓ１７ｂ，Ｓ１７ｃ）によりピークホールド器１００ａ、１００ｂ、１００ｃのラッチはリセットされ３フレーム間の輝度信号（Ｓ３）の最大値を検出する。最大値選択回路１０１はピークホールド器１００ａ、１００ｂ、１００ｃの出力Ｓ１８ａ，Ｓ１８ｂ，Ｓ１８ｃの最大値を出力（Ｓ１１）する。最大値の出力（Ｓ１１）は現フレームの現走査ラインから過去２フレームにさかのぼった輝度信号（Ｓ３）の最大値が記憶される。
【０１４０】
図１２を用いより具体的に説明する。図１２ではＦｋ番目のフレームにおいてＲｅｓパルス（Ｓ１７ａ）が入り、ピークホールド器１００ａはＦｋ番目のフレーム（現在のフレーム)から現在の走査ラインの期間、順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。一方ピークホールド器１００ｂはＦｋ‐1番目のフレームにおいてＲｅｓパルス（Ｓ１７ｂ）が入り、ピークホールド器１００ｂはＦｋ‐1番目のフレームから現在の走査ラインの期間、順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。さらにピークホールド器１００ｃはＦｋ‐2番目のフレームにおいてＲｅｓパルス（Ｓ１７ｃ）が入り、ピークホールド器１００ｂはＦｋ‐2番目のフレームから現在の走査ラインの期間、順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。
【０１４１】
そして、最大値選択回路１０１は、現在のフレーム（Ｆｋ番目のフレーム）の最大値であるピークホールド器１００ａの出力Ｓ１８ａ、１フレーム前（Ｆｋ-1）から現在のフレームまでの最大値であるピークホールド器１００ｂの出力Ｓ１８ｂ、2フレーム前（Ｆｋ-2）から現在のフレームまでの最大値であるピークホールド器１００ｃの出力Ｓ１８ｃの中の最大値（すなわちＸｍａｘ（Ｆｋ））を選択し出力する（Ｓ１１）。
【０１４２】
すなわち、常に現在のフレームの現在の走査ラインから過去２フレームにさかのぼった期間の輝度信号（Ｓ３）の最大値を出力する（Ｓ１１）。
【０１４３】
第三の実施例では、現在のフレームの現在の走査ラインから過去２フレームにさかのぼった期間の輝度信号（Ｓ３）の最大値を出力する構成を示したが、フレーム数は１以上であればいくらでもかまわない。大きければ走査配線毎にコントラストが異なる点について改善効果が期待できるが、全体のコントラストが低下するようになる。実際には１〜１８０フレーム程度が良好であった。
【０１４４】
加算器９２は、この信号（Ｓ１１）と定数レジスタ９３の定数（例えば２）を加算する（Ｓ１３）。定数レジスタ９３の定数は前述したディレイ量を決定するための値であり１走査期間内に収まるならば２に限らない。ラッチ回路９４はこの加算結果を１走査期間ごとに、水平同期信号ＨＤに同期して記憶する。
【０１４５】
第一の実施例同様に、ラッチ回路９４により、輝度データ（Ｓ３）のシフトレジスタ５から変調信号発生部６にロードされるディレイをあわせた。
【０１４６】
ラッチ回路９４の出力はパルス幅変調器９５に入力され、水平同期信号HDに同期した変調信号発生部６の開始パルス（Ldx)より１PCLK前に出力される開始パルス(Ldy)に従って、変調信号発生部６のパルス出力の１ＰＣＬＫ前に立ち上がるような「PWMクロック（PCLK）数」×「Xmax(Ｆｋ)（すなわち輝度信号（S3)のＦｋ-2からＦｋフレーム内の最大値）＋２」で決まるパルス幅を出力（Ｓ１０）する。
【０１４７】
ここでは定数レジスタの内容は２としたが変調配線の最大駆動パルス幅より長くなるように１水平同期期間内に収まるように選べばよい。
【０１４８】
この構成によって、変調配線のパルス幅変調をされた駆動パルスの複数フレーム内の最大パルス幅より１ＰＣＬＫ分長く選択電圧を選ぶことができた。このため、本実施例では、前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【０１４９】
そして、少ないハードウエアで、前述した走査駆動波形(図１５）を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【０１５０】
また第一、第二の実施例で生じた走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる（黒表示時あるいは低輝度時パネルの発光レベルが変わる）点についても十分改善できた。
【０１５１】
（第四の実施例）
第三の実施例で示したように、静止画のような画像を表示する場合であっても、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動することができた。
【０１５２】
第四の実施例では、第三の実施例同様に、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動することを目的にしている。第三の実施例では過去のフレームから現在のフレームの現在走査しているラインまでの期間の輝度信号（Ｓ３）の最大値に対応したパルス幅で走査配線を駆動したが、第四の実施例では、過去のフレームから現在のフレーム全ての輝度信号（Ｓ３）の最大値に対応したパルス幅で走査配線を駆動する例である。
【０１５３】
本発明の第四の実施例は第三の実施例とほぼ同じ形態であるが、フレームバッファを持つことが大きく異なる。
【０１５４】
全体の構成図を図６に示す。
【０１５５】
図６において、第三の実施例と同じブロックについての説明は省略する。
【０１５６】
図６において、９は走査配線駆動時間決定部であり、輝度データ変換器４の出力（Ｓ３)を入力し、変調信号発生部６の複数フレーム期間内の最大パルス幅に対応したパルス幅を持つパルスを出力する（Ｓ１０）。１１はフレームバッファであり、走査配線駆動時間決定部９の処理ディレイにあわせ輝度データ変換器４の出力（Ｓ３）を1フレーム遅延出力する（Ｓ３ａ）。
【０１５７】
全体構成の動作は第三の実施例とほぼ同じなので省略する。
【０１５８】
第四の実施例の走査配線駆動時間決定部９の動作およびフレームバッファ１１の関係のみ説明する。
【０１５９】
図７に走査配線駆動時間決定部９の詳細を、図１３にタイミング図を示す。
【０１６０】
第四の実施例の走査配線駆動時間決定部９は第三の実施例の走査配線駆動時間決定部９とほぼ同じである。
【０１６１】
図７において、１０３a、１０３b、１０３cは図２（ｂ）に示されるようなピークホールド器、１０４は入力信号（Ｓ２０ａ、Ｓ２０ｂ、Ｓ２０ｃ）を切り替え出力（Ｓ２１）するスイッチ、１０５はタイミング発生回路、Ｓ１９ａ，Ｓ１９ｂ，Ｓ１９ｃはピークホールド器１０３ａ、１０３ｂ、１０３ｃに入力されるＲｅｓパルス、Ｓ２０ａ、Ｓ２０ｂ、Ｓ２０ｃはピークホールド器１０３a、１０３b、１０３cそれぞれがＲｅｓパルス印加後の最大値出力、Ｓ２０ｄはスイッチ１０４の切り替え信号、１０６は垂直同期信号ＶＤに同期した信号でラッチするラッチ回路である。
【０１６２】
図７において複数フレーム期間（この例では３フレーム）ごとに、ＶＤパルスに同期したＲｅｓパルス（Ｓ１９ａ，Ｓ１９ｂ，Ｓ１９ｃ）によりピークホールド器１０３ａ、１０３ｂ、１０３ｃの内部にあるラッチはリセットされ、それぞれ３フレーム間の輝度信号（Ｓ３）の最大値を検出し出力する。スイッチ１０４は切り替え信号Ｓ２０ｄに従って接点ａ，ｂ，ｃを選択し、過去３フレームの輝度信号（Ｓ３）の最大値を出力する。
【０１６３】
図１３にタイミング図を示す。図１３を参照して更に詳細に説明する。
【０１６４】
Ｆｋ-3番目のフレームにおいて、Ｒｅｓパルス（Ｓ１９ａ）が入り、ピークホールド器１０３ａはＦｋ-3番目のフレームより順次輝度信号（Ｓ３）の最大値を検出し、Ｆｋ番目のフレーム直前（Fk-1番目のフレーム終了時）に、Ｆｋ-3番目のフレームからＦｋ-1番目のフレームの輝度信号（Ｓ３）の最大値を出力する（Xmax(Fk-1）)。スイッチ１０４は図１３に示すような切り替え信号がタイミング発生部１０５から供給される。そしてスイッチ１０４は、Fk-1番目のフレームにおいて接点ａの信号Ｓ２０ａを出力（Ｓ２１）する、ラッチ回路１０６は垂直同期信号ＶＤでＳ２１をラッチし、次の1フレーム保持する（Ｓ１１）。すなわち、Ｆｋ番目のフレームにおいて、ラッチ回路１０６はピークホールド器１０３ａの出力であるＦｋ-3番目のフレームからＦｋ-1番目のフレームの輝度信号（Ｓ３）の最大値（Ｘｍａｘ（Ｆｋ−１））を出力する。
【０１６５】
同様に、Ｆｋ+1番目のフレームにおいては、ラッチ回路１０６はピークホールド器１０３ｂの出力であるＦｋ-２番目のフレームからＦｋ番目のフレームの輝度信号（Ｓ３）の最大値（Ｘｍａｘ（Ｆｋ））を出力する。また、Ｆｋ+２番目のフレームにおいては、ラッチ回路１０６はピークホールド器１０３ｃの出力であるＦｋ-１番目のフレームからＦｋ+１番目のフレームの輝度信号（Ｓ３）の最大値（Ｘｍａｘ（Ｆｋ+1））を出力する。
【０１６６】
すなわち、常に過去３フレームにさかのぼった輝度信号（Ｓ３）の最大値がラッチ回路１０６から1フレーム遅れて出力される（Ｓ１１）。
【０１６７】
第四の実施例では、過去３フレームにさかのぼった輝度信号（Ｓ３）の最大値を出力する構成を示したが、もちろんフレーム数は１以上であればいくらでもかまわない。大きければ走査配線毎にコントラストが異なる点について改善効果が期待できるが、コントラストが低下するようになる。実際には１〜１８０フレーム程度が良好であった。
【０１６８】
加算器９２は、この信号（Ｓ１１）と定数レジスタ９３の定数（例えば２）を加算する（Ｓ１３）。定数レジスタ９３の定数は前述したディレイ量を決定するための値であり１走査期間内に収まるならば２に限らない。加算器９２の出力はパルス幅変調器９５に入力され、水平同期信号HDに同期した変調信号発生部６の開始パルス（Ldx)より１PCLK前に出力される開始パルス(Ldy)に従って、変調信号発生部６のパルス出力の１ＰＣＬＫ前に立ち上がるような「PWMクロック（PCLK）数」×「Xmax(Ｆｋ)（すなわち輝度信号（S3)のＦｋ-2からＦｋフレーム内の最大値）＋２」で決まるパルス幅を出力（Ｓ１０）する。
【０１６９】
ここでは定数レジスタの内容は２としたが変調配線の最大駆動パルス幅より長くなるように１水平同期期間内に収まるように選べばよい。
【０１７０】
一方、走査配線駆動時間決定部９において説明したように、輝度信号（Ｓ３）の最大値を出力するために1フレームの遅れが生じてしまった。そのため第四の実施例においてフレームバッファ１１を設け輝度信号（Ｓ３）を1フレーム分遅らせ（Ｓ３ａ）シフトレジスタ５に転送し、変調信号発生部６にロードし変調配線ドライバはマトリクス表示パネル１の変調配線を駆動する。その結果、走査配線駆動時間決定部９の出力する走査配線駆動時間を決定するパルス（Ｓ１０）に変調配線ドライバの出力をあわせることができた。
【０１７１】
この構成によって、変調配線のパルス幅変調をされた駆動パルスの複数フレーム内の最大パルス幅より１ＰＣＬＫ分長く選択電圧を選ぶことができた。このため、本実施例では、前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【０１７２】
そして、少ないハードウエアで、前述した走査駆動波形(図１５）を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【０１７３】
また第一、第二の実施例で生じた走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる（黒表示時あるいは低輝度時パネルの発光レベルが変わる）点についても十分改善できた。
【０１７４】
（第五の実施例）
第五の実施例は、ほぼ第三の実施例と同じ構成である。第三の実施例では、走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる点を良好にするために、第三の実施例では、走査駆動波形(駆動時間）は複数のフレームの輝度信号あるいは列配線ドライバの最大値から決定することによって、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動していた。
【０１７５】
本発明の第五の実施例では、走査駆動波形(駆動時間)は複数の走査配線の輝度信号あるいは列配線ドライバの最大値から決定することによって、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動している。
【０１７６】
本発明の第五の実施例は第三の実施例と同じ形態であり、走査配線駆動時間決定部９のＲｅｓパルスのタイミングのみ異なるだけである。
【０１７７】
全体の構成図は第三の実施例と同様に図１であり、画像表示装置の全体構成のタイミング図は図１１であり、走査配線駆動時間決定部９の構成も第三の実施例と同様に図５に示す構成である。これらの構成・動作の説明は省略する。
【０１７８】
第五の実施例の走査配線駆動時間決定部９のタイミング図を図１４に示す。
【０１７９】
以下に第三の実施例と異なる点のみ説明する。
【０１８０】
図５において、複数の走査期間（この例では３走査ライン）ごとに、水平同期信号ＨＤパルスに同期したＲｅｓパルス（Ｓ１７ａ，Ｓ１７ｂ，Ｓ１７ｃ）によりピークホールド器１００ａ、１００ｂ、１００ｃのラッチはリセットされ３走査ライン間の輝度信号（Ｓ３）の最大値を検出する。最大値選択回路１０１はピークホールド器１００ａ、１００ｂ、１００ｃの出力Ｓ１８ａ，Ｓ１８ｂ，Ｓ１８ｃの最大値を出力（Ｓ１１）する。最大値の出力（Ｓ１１）は現走査ラインから過去２走査ラインにさかのぼった輝度信号（Ｓ３）の最大値が記憶される。
【０１８１】
図１４を用いて、より具体的に説明する。図１４ではｋ番目の走査ラインにおいてＲｅｓパルス（Ｓ１７ａ）が入り、ピークホールド器１００ａはｋ番目の走査ライン（現在の走査ライン)より順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。一方ピークホールド器１００ｂはｋ‐1番目の走査ラインにおいてＲｅｓパルス（Ｓ１７ｂ）が入り、ピークホールド器１００ｂはｋ‐1番目の走査ラインより順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。さらにピークホールド器１００ｃはｋ‐2番目の走査ラインにおいてＲｅｓパルス（Ｓ１７ｃ）が入り、ピークホールド器１００ｂはｋ‐2番目の走査ラインより順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。
【０１８２】
そして、最大値選択回路１０１は、現在の走査ライン（ｋ番目の走査ライン）の最大値であるピークホールド器１００ａの出力Ｓ１８ａ、１走査ライン前（ｋ-1）から現在の走査ラインまでの最大値であるピークホールド器１００ｂの出力Ｓ１８ｂ、2走査ライン前（ｋ-2）から現在の走査ラインまでの最大値であるピークホールド器１００ｃの出力Ｓ１８ｃの中の最大値を選択し出力する（Ｓ１１）。
【０１８３】
すなわち、常に現在の走査ラインから過去２走査ラインにさかのぼった期間の輝度信号（Ｓ３）の最大値を出力する（Ｓ１１）。
【０１８４】
第五の実施例では、過去２走査ラインにさかのぼった期間の輝度信号（Ｓ３）の最大値を出力する構成を示したが、走査ライン数は１以上であればいくらでもかまわない。大きければ走査配線毎にコントラストが異なる点について改善効果が期待できるが、全体のコントラストが低下するようになる。実際には１〜１２０走査ライン程度が良好であった。
【０１８５】
加算器９２は、この信号（Ｓ１１）と定数レジスタ９３の定数（例えば２）を加算する（Ｓ１３）。定数レジスタ９３の定数は前述したディレイ量を決定するための値であり１走査期間内に収まるならば２に限らない。
【０１８６】
第一の実施例同様に、ラッチ回路９４により、輝度データ（Ｓ３）のシフトレジスタ５から変調信号発生部６にロードされるディレイをあわせた。。
【０１８７】
ラッチ回路９４の出力はパルス幅変調器９５に入力され、水平同期信号HDに同期した変調信号発生部６の開始パルス（Ldx)より１PCLK前に出力される開始パルス(Ldy)に従って、変調信号発生部６のパルス出力の１ＰＣＬＫ前に立ち上がるような「PWMクロック（PCLK）数」×「Xmax(ｋ)（すなわち輝度信号（S3)のｋ-2からｋ走査ライン内の最大値）＋２」で決まるパルス幅を出力（Ｓ１０）する。
【０１８８】
ここでは、定数レジスタの内容は２としたが変調配線の最大駆動パルス幅より長くなるように１水平同期期間内に収まるように選べばよい。
【０１８９】
この構成によって、変調配線のパルス幅変調をされた駆動パルスの複数フレーム内の最大パルス幅より１ＰＣＬＫ分長く選択電圧を選ぶことができた。このため、本実施例では、前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【０１９０】
そして、少ないハードウエアで、前述した走査駆動波形(図１５）を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【０１９１】
また、第三の実施例同様に、第一、第二の実施例で生じた走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる（黒表示時あるいは低輝度時パネルの発光レベルが変わる）点についても改善できた。
【０１９２】
（その他の実施例）また、本発明は、冷陰極型電子放出素子で、構成を説明したが、他の電子放出素子に対しても適用できる。
【０１９３】
例えば、前記冷陰極型電子源は、表面伝導型放出素子或いは、ＦＥ（電界放出）型放出素子或いは、ＭＩＭ（金属／絶縁層／金属）型放出素子で構成されていても問題なく本発明は適応できる。
【０１９４】
【発明の効果】
以上説明したように、本発明に係る画像表示装置及び画像表示装置の駆動方法によれば、複数の冷陰極素子等の画像表示素子をマトリクス状に配列した画像表示装置の変調配線をパルス幅変調し、走査配線を順次駆動する場合に、黒表示時および低輝度時の輝度浮き上がりを防止でき、良好なコントラストを提供することができる。
【０１９５】
さらに、従来例と同様に変調配線電圧の絶対値と走査配線電圧の絶対値が等しくなるように駆動させた場合のみならず、１５Ｖ動作電圧の冷陰極素子を変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖのようにバランスを崩して駆動した場合でも、黒表示時および低輝度時の輝度浮き上がりを防止でき、良好なコントラストを提供することができる。すなわち、本発明の構成によれば、コントラストの劣化無に駆動電圧を選ぶことができる。そのため、駆動電圧の制約無に任意のプロセスにより駆動ＩＣの実現ができる、それにより、コストを優先した駆動ＩＣでドライバを実現でき、結果として良好なコントラストで駆動回路をローコスト化できる。
【図面の簡単な説明】
【図１】図１は第一の実施例に係る画像表示装置の全体構成図である。
【図２】図２（ａ）は第一の実施例に係る画像表示装置の走査配線駆動時間決定部のブロック図、図２（ｂ）は第一の実施例のピークホールド器のブロック図である。
【図３】図３は第二の実施例に係る画像表示装置の全体構成図である。
【図４】図４は第二の実施例に係る画像表示装置の走査配線駆動時間決定部のブロック図である。
【図５】図５は第三の実施例に係る画像表示装置の走査配線駆動時間決定部のブロック図である。
【図６】図６は第四の実施例に係る画像表示装置の全体構成図である。
【図７】図７は第四の実施例に係る画像表示装置の走査配線駆動時間決定部のブロック図である。
【図８】図８は第一の実施例に係る画像表示装置のタイミング図である。
【図９】図９は第一の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１０】図１０は第二の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１１】図１１は第三の実施例に係る画像表示装置のタイミング図である。
【図１２】図１２は第三の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１３】図１３は第四の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１４】図１４は第五の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１５】図１５は本発明の要旨を簡単に説明するためのタイミング図である。
【図１６】図１６は実施例で用いた表面伝導型放出素子の典型的な特性を示すグラフである。
【図１７】図１７は従来例の問題点を説明するためのマトリクス画像表示パネルの回路図である。
【図１８】図１８は従来例の問題点を説明するためのタイミング図である。
【符号の説明】
１ マトリクス画像表示パネル
２ アナログディジタル変換器
３ データ並び替え部
４ 輝度データ変換器
５ シフトレジスタ
６ 変調信号発生部
７ 変調配線ドライバ
８ 走査配線ドライバ
９ 走査配線駆動時間決定部
１０ タイミング制御部
８１ 走査信号発生部
８２ アンド回路
８３ スイッチ手段
９１ ピークホールド器
９２ 加算器
９３ 定数レジスタ
９４ ラッチ回路
９５ パルス幅変調器
９１ａ 比較器
９１ｂ ラッチ回路
９６ オア回路
９７ ディレイ回路
９８ ２入力オア回路
９９ パルス発生器
１００ａ ピークホールド器
１００ｂ ピークホールド器
１００ｃ ピークホールド器
１０１ 最大値検出回路
１０２ タイミング発生回路
１１ フレームバッファ
１０３ａ ピークホールド器
１０３ｂ ピークホールド器
１０３ｃ ピークホールド器
１０４ スイッチ
１０５ タイミング発生回路
１０６ ラッチ回路
５１０ マトリクス画像表示パネル
５１１ 変調信号配線
５１２ 走査信号配線
５１３ 冷陰極素子
【発明の属する技術分野】
本発明はテレビジョン画像信号等の画像表示装置に関し、より詳細には、マトリクス画像表示パネルの走査配線を線順次駆動し、変調配線をパルス幅変調したパルスで駆動し画像を表示する画像表示装置及びそのような画像表示装置に用いられる電子源の駆動方法に関わる。
【０００２】
【従来の技術】
従来、冷陰極素子−例えば表面伝導型放出素子や、電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）−を用いた電子源の応用が研究されている。
【０００３】
例えば、それらを大面積にわたり多数の素子を形成し、画像表示装置、画像記録装置などの画像形成装置や、荷電ビ−ム源、等が研究されている。
【０００４】
特に、マトリクス画像表示パネルにおいて、線順次走査とパルス幅変調の組み合わせについて研究がされている。
【０００５】
例えば、本出願人による「特開2000-075830 走査ドライバ回路と前記回路を含む画像形成装置」において開示されるように、多数の素子を配列したマトリクス画像表示パネルの走査配線を駆動するための方法が研究されている。
【０００６】
本出願人による「特開2000-075830 走査ドライバ回路と前記回路を含む画像形成装置」において開示されるように、多数の冷陰極素子を配列したマトリクス画像表示パネルの変調配線をパルス幅変調し走査配線を順次駆動する場合、例えば、冷陰極素子の動作電圧が１６Ｖ時、走査電圧を-８Ｖ、変調電圧を＋８Ｖとした。そして、走査配線を線順次駆動し、輝度に対応するパルス幅で変調配線を駆動し画像をマトリクス画像表示パネルに表示していた。
【０００７】
このような従来の構成においてマトリクス画像表示パネルに画像表示が行うことができた。
【０００８】
【発明が解決しようとする課題】
しかしわずかではあるが、コントラストの悪化正確に言えば黒表示時および低輝度時の輝度が高くなるという問題が生じた。
【０００９】
このような問題点が発生する要因を図１６から図１８で説明する。
【００１０】
図１６は、本マトリクス画像表示パネルで使用している冷陰極素子の特性を示す図であり、図１６において横軸は冷陰極素子の駆動電圧（Ｖｆ）、縦軸は冷陰極素子に流れる素子電流（Ｉｆ）、素子から放出される放出電流（Ｉｅ）を示す。駆動電圧（Ｖｆ）が１６Ｖのとき素子電流（Ｉｆ）は０.８[mA]、放出電流（Ｉｅ）は０．５[μA]である。なお本特性は冷陰極素子の一例であり冷陰極素子製造プロセス等により特性は異なる。
【００１１】
図１７は、マトリクス画像表示パネルの駆動原理を示す図である。図１７は説明の簡便化のため４×４のマトリクスのモノクロパネルを示した。図１７において、５１０はマトリクス画像表示パネル、５１１は変調信号配線（Ｘ１〜Ｘ４）、５１２は走査信号配線（Ｙ１〜Ｙ４）、５１３は図１６の特性を持つ冷陰極素子であり、冷陰極素子５１３に対向して設置される不図示の蛍光体が塗布されているアノード電極に冷陰極素子５１３は電子放出し蛍光体を発光させる。
【００１２】
そして、走査配線（Ｙ１〜Ｙ４）５１２を順次選択（走査）し、変調信号配線（Ｘ１〜Ｘ４）５１１に輝度信号に対応したパルス幅の電圧を印加し、画像を表示する。
【００１３】
図１８は変調信号配線（Ｘ１〜Ｘ４）５１１と走査配線（Ｙ１〜Ｙ４）５１２の駆動電圧を示したタイミング図である。図では１フレーム分の印加電圧の変化を示した。図１８（タイミング図）において、Ｙ１ライン表示期間を期間Ｔ１、Ｙ２ライン表示期間を期間Ｔ２、Ｙ３ライン表示期間を期間Ｔ３、Ｙ４ライン表示期間を期間Ｔ４、と示して以降説明する。
【００１４】
期間Ｔ１において、高輝度の表示のため、Ｘ１〜Ｘ４に長いパルスが加わり、Ｙ１ラインを表示している。期間Ｔ２において、Ｘ１は低輝度その他は中輝度の表示のため、Ｘ１は短いパルス、Ｘ２〜Ｘ４は中間の長さのパルスが加わり、Ｙ２ラインを表示している。期間Ｔ３において、低輝度表示のため、Ｘ１〜Ｘ４に短いパルスが加わり、Ｙ３ラインを表示している。期間Ｔ４において、中輝度の表示のため、をＸ１〜Ｘ４に中間の長さのパルスが加わり、Ｙ４ラインを表示している。そして一画面を形成する。
【００１５】
前述したように、選択された走査配線に接続された冷陰極素子５１３は所望のパルス幅に対応した電子を放出し順次走査し画像を形成するが、以下のような理由により、コントラストの悪化という問題点が生じた。
【００１６】
本発明者らは、電圧マージンを確保するために、冷陰極素子を１５Ｖ動作電圧で,従来例と同様に変調配線電圧の絶対値と走査配線電圧の絶対値が等しくなるように、変調配線電圧＋７．５Ｖ、走査配線電圧が−７．５Ｖとなるように駆動した。
【００１７】
この場合、図１８において
▲１▼期間T1のA部分すなわち、Y1ラインに選択電位が加わりX1〜X4を駆動している時、Y1ラインに接続されている冷陰極素子５１３には変調配線電圧＋７．５V、走査配線電圧-７．５Vの差の電圧すなわち１５Vが加わり、図１６の特性図を見て明らかなように放出電流が流れ発光する。この時、Y2〜Y4に接続されている冷陰極素子５１３は変調配線電圧＋７．５Vのが加わるが、図１６の特性図を見てわかるように、ごくわずか電子を放出するためごくわずか発光する。
【００１８】
▲２▼期間T3のB部分すなわち、Y3ラインに選択電位が加わりX1〜X4を駆動していない時、Y３ラインに接続されている冷陰極素子５１３には変調配線電圧０V、走査配線電圧-７．５Vの差の電圧すなわち７．５Vが加わり、図１６の特性図を見て明らかなように、ごくわずか電子を放出するためごくわずか発光する。
【００１９】
特に、全面を黒表示あるいは低輝度で表示する場合、▲２▼の状態がすべてのラインの選択期間で起き、パネルがごくわずか発光してしまい、結果としてコントラストがわずかながら劣化してしまう画像となってしまった。
【００２０】
また、実際に駆動回路をＩＣ化する場合は、ローコスト化のために駆動電圧の配分を変える必要があった。
【００２１】
すなわち、実際に駆動回路をＩＣ化する場合、単に走査動作を行う走査配線ドライバに比べ、輝度データの転送やパルス幅変調器を内蔵しなくてはならない変調配線ドライバの回路構成が複雑である。そのため、ドライバ全体をローコストにするためには、変調配線ドライバの集積度を上げる必要がある。すなわち、変調配線ドライバは走査配線ドライバに比べ細線化プロセスを使用するとドライバ全体としてローコスト化可能である。より具体的には、変調配線ドライバのプロセス耐圧を、走査配線ドライバで使用するプロセス耐圧より低くするのが望ましい。
【００２２】
そのため、本発明者らは、１５Ｖ動作電圧の冷陰極素子を変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖとなるように駆動電圧のバランスを崩して駆動させた。この場合変調配線ドライバは、７Ｖ耐圧のＣＭＯＳプロセスで、＋５Ｖの駆動電圧を供給した、これは＋７．５Ｖ出力のために必要なプロセスに比べローコストであった。一方走査ドライバは大電流を要求しているため７．５Ｖ出力であっても１０Ｖ出力であっても現在選択できるプロセスは同一のものとなり、ドライバＩＣのコストには優位な差はなかった。そして、このようなプロセスのＩＣを採用することによってローコストな駆動回路が供給できた。
【００２３】
そしてローコストに、マトリクス画像表示パネルに画像表示を行うことができた。しかしながら、この場合更に、コントラストが悪化する、正確に言えば黒表示時および低輝度時の輝度が高くなるという問題が生じた。
【００２４】
バランスを崩して駆動した場合についてコントラスト悪化の説明を行う。図１８において
▲３▼期間T1のA部分すなわちY1ラインに選択電位が加わりX1〜X4を駆動している時、Y1ラインに接続されている冷陰極素子５１３には変調配線電圧＋５V、走査配線電圧-１０Vの差の電圧すなわち１５Vが加わり、図１６の特性図を見て明らかなように放出電流が流れ発光する。この時、Y2〜Y4に接続されている冷陰極素子５１３に対して変調配線電圧＋５Vのが加わるが、図１６の特性図を見てわかるように、ほとんど電子を放出しないためほとんど発光はしない。
【００２５】
▲４▼期間T3のB部分すなわちY3ラインに選択電位が加わりX1〜X4を駆動していない時、Y３ラインに接続されている冷陰極素子５１３には変調配線電圧０V、走査配線電圧-１０Vの差の電圧すなわち１０Vが加わり、図１６の特性図を見て明らかなように、電子を放出するため発光する。
【００２６】
特に、全面を黒表示あるいは低輝度で表示する場合、▲４▼の状態がすべての走査ラインの選択期間で起き、パネルが発光してしまい、結果としてコントラストが劣化してしまう画像となってしまった。
【００２７】
変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖで駆動する場合、▲３▼のコントラスト劣化要因は▲１▼より非常に小さいものではあったが、冷陰極素子の特性上、▲４▼のコントラスト劣化要因が▲２▼よりはるかに大きいので総合的にみて変調配線電圧＋７．５Ｖ、走査配線電圧が−７．５Ｖとなるように駆動させた場合のコントラスト劣化より、更に、コントラストが悪化する、正確に言えば黒表示時および低輝度時の輝度が高くなるという問題が生じた。
【００２８】
本発明はかかる従来技術の課題を解決するためになされたものであって、その目的は、複数の冷陰極素子等の画像表示素子をマトリクス状に配列した画像表示装置の変調配線をパルス幅変調し、走査配線を順次駆動する場合に、黒表示時および低輝度時の輝度浮き上がりを防止でき、良好なコントラストを提供する画像表示装置を提供することにある。
【００２９】
さらに、従来例と同様に変調配線電圧の絶対値と走査配線電圧の絶対値が等しくなるように駆動させた場合のみならず、１５Ｖ動作電圧の冷陰極素子を変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖのようにバランスを崩して駆動した場合でも、黒表示時および低輝度時の輝度浮き上がりを防止でき、良好なコントラストを提供する画像表示装置を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために本発明は、
複数の表示素子と、
前記複数の表示素子をマトリクス状に接続する複数の走査配線及び複数の変調配線と、
前記複数の走査配線に選択電位を印加し始めるタイミングが等間隔となるように、順次
、前記複数の走査配線に選択電位を印加する走査回路と、
前記複数の変調配線に輝度信号に応じたパルス幅を有する駆動パルスを印加する変調回路と、を有し、
前記走査配線に接続された複数の表示素子の輝度信号に応じて、該走査配線に選択電位を印加する期間が走査配線毎に決まること
を特徴とする画像表示装置である。
【００５１】
【発明の実施の形態】
始めに、本発明の要旨を解りやすく説明するために、図１６、図１７、図１８、図１５をもとに本発明の要旨を簡単に説明する。また、本発明の効果がわかりやすい例として、冷陰極素子を変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖのようにバランスを崩して駆動した場合について説明する。
【００５２】
図１６、図１７、図１８の図の説明はすでに行っているので説明を省略する。
【００５３】
図１５は本発明の要旨を解りやすく説明するためのタイミング図であり、図１８と同様なタイミング図である。図１５において図１８で説明した部分の説明は省略する。図１５においてＣは変調配線（Ｘ１〜Ｘ４）の最大パルス幅の時刻を示す破線であり、従来例と異なり走査駆動電圧（Ｙ１〜Ｙ４）はこの時刻直後に非選択電位に戻るように走査ドライバは制御されている。
【００５４】
図１５に示すタイミングを見てわかるように、変調配線電圧が加わった時は必ず走査配線電圧が加わるので、冷陰極素子には図１８に示す場合と同じ時間駆動電圧を供給することができる。従って、同じ時間だけ冷陰極素子５１３を駆動し、結果として同じ画像を得ることができる。
【００５５】
一方、コントラスト悪化要因である変調配線または走査配線どちらか一方のみ駆動されている時間について説明する。
【００５６】
図１５のタイミング動作において、
▲５▼期間T1のA部分すなわちY1ラインをX1〜X4が駆動している時、Y1ラインに接続されている冷陰極素子５１３には変調配線電圧＋５V、走査配線電圧-１０Vの差の電圧すなわち１５Vが加わり、図１６の特性図を見て明らかなように放出電流が流れ発光する。この時、Y2〜Y4に接続されている冷陰極素子５１３に対して変調配線電圧＋５Vのが加わるが、図１６の特性図を見てわかるように、電子を放出しないため発光はしない。
▲６▼期間T3のB部分すなわちY3ラインをX1〜X4が駆動していない時、Y1ラインに接続されている冷陰極素子５１３には変調配線電圧０V、走査配線電圧０Vの差の電圧すなわち０Vが加わり、図１６の特性図を見るまでもなく電子放出は無く、結果として発光しない。
【００５７】
そのため、従来のバランスを崩した電圧で駆動する場合に比べ、従来は▲４▼で示したように、期間T3のB部分すなわちY3ラインをX1〜X4が駆動していない時、Y1ラインに接続されている冷陰極素子５１３に１０Ｖが加わっていた。しかし、本発明の形態では図１５に示すように、冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができる。そして、コントラストの良好な画像を表示できる。
【００５８】
バランスを崩していない駆動電圧で駆動した場合も同様に、期間T3のBの部分において、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できる。
【００５９】
（第一の実施例）
次に、本発明の第一の実施例を示す。
【００６０】
本発明に係る画像表示装置に使用するマトリクス画像表示パネルは、薄型の真空容器内に、基板上に多数の電子源例えば冷陰極素子を配列してなるマルチ電子源と、電子の照射により画像を形成する画像形成部材とを対向して備えている。
【００６１】
冷陰極素子は、例えばフォトリソグラフィー・エッチングのような製造技術を用いれば基板上に精密に位置決めして形成できるため、微小な間隔で多数個を配列することが可能である。しかも、従来からＣＲＴ等で用いられてきた熱陰極と比較すると、陰極自身や周辺部が比較的低温な状態で駆動できるため、より微細な配列ピッチのマルチ電子源を容易に実現できる。
【００６２】
初めに、本発明の第一の実施例の構成を、図１をもとに説明する。
【００６３】
図１は、本発明の画像表示装置の第一の実施例の全体構成を説明する図である。図１において、１は薄型の真空容器内に、基板上に多数の電子源例えば冷陰極素子を配列してなるマルチ電子源を持つマトリクス画像表示パネルであり、図１に示すように、例えば水平方向に４８０素子すなわち１６０画素（ＲＧＢ）×３が配置され、例えば、垂直方向に２４０素子が配置されている。本実施例では、４８０素子×２４０素子のマトリクス画像表示パネルの例を示すが、素子数に関しては必要に応じて製品用途により決定されるので、この限りではない。マトリクス画像表示パネル１の各冷陰極素子は、画像表示時の色に合わせ、Ru,v（v=1,4,7,...）、Gu,v（v=2,5,8,...）、Bu,v（v=3,6,9,...）で示した。
【００６４】
マトリクス画像表示パネル１は、例えばＲＧＢストライプ配列の画素配置をもつ。２はアナログディジタル変換器（Ａ／Ｄコンバータ）であり、不図示のデコーダにより例えばＮＴＳＣ信号からＲＧＢ信号にデコードされたアナログＲＧＢコンポーネント信号（信号名をS０とする）を、各々例えば８ｂｉｔ幅のディジタルＲＧＢ信号に変換する。３はデータ並び替え部であり、Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（信号名をS1とする）を入力しマトリクス画像表示パネル１の画素配列に合わせディジタルデータを並べ替え出力する機能を有する（信号名をS2とする）。４は輝度データ変換器（画像信号を輝度信号に変換する手段）であり、入力されたディジタルデータを所望の輝度特性に変換する変換テーブルに基づき、例えば放送用にガンマ変換された信号の逆変換を行なう（出力信号名をS3：輝度信号とする）。５はシフトレジスタであり輝度データ変換器４から送られる輝度信号をシフトクロック（SCLK）で順次シフト転送し、マトリクス画像表示パネル１のそれぞれの素子に対応したディジタルデータ（XD1〜XD480）を形成する。６は変調信号発生部であり、シフトレジスタ５からのディジタルデータに応じて、PWMクロック（PCLK）をもとにパルス幅を決定する（ＸＤＰ１〜ＸＤＰ４８０）。７は変調配線ドライバ（変調配線駆動手段）であり、変調信号発生部６のパルス幅出力（ＸＤＰ１〜ＸＤＰ４８０）に応じて、マトリクス画像表示パネル１の変調配線を駆動する（駆動信号をX1〜X480とする）。
【００６５】
８は走査配線ドライバ（走査配線駆動手段）であり、マトリクス画像表示パネル１の走査配線端子に接続される。８１は走査信号発生部であり、垂直同期信号に同期したＹＳＴ信号を水平同期信号に同期したＨＤで順次シフトし走査配線数に対応しパラレルに出力する。８２はアンド回路であり、走査信号発生部８１のパラレル出力各々と走査配線駆動時間決定部の出力をＡＮＤし出力する。８３はＭＯＳトランジスタ等で構成されるスイッチ手段でありアンド回路８２の出力レベルによってスイッチを切り替え選択電位（−Ｖｓｓ）・非選択電位（ＧＮＤ）を切り替え出力する。
【００６６】
９は走査配線駆動時間決定部（走査配線駆動時間決定手段）であり、輝度データ変換部の出力Ｓ３の１走査期間内の最大値を記憶し対応するパルス幅を出力する。
【００６７】
１０はタイミング制御部であり、各機能ブロックに所望のタイミングの制御信号を、入力画像の同期信号及びデータサンプリングクロック（DCLK）等から作る。
図８は画像表示装置の全体構成のタイミング図である。
【００６８】
次に、図１および図８に従って画像表示装置の全体構成の動作を説明する。
【００６９】
図１において、不図示のデコーダにより、例えばＮＴＳＣ信号からＲＧＢ信号にデコードされたアナログＲＧＢコンポーネント信号（S０）を、Ａ／Ｄコンバータ２は、各々例えば８ｂｉｔ幅のディジタルＲＧＢ信号（Ｓ１）に変換する。データ並び替え部３は、Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）を入力する。この際、１走査ライン（１Ｈ）のデータ数は、マトリクス画像表示パネル１の変調配線側の画素数で決めると処理が簡単になる。本実施例の場合、マトリクス画像表示パネル１の変調配線側の画素数を１６０に決めた。Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）は不図示のデータサンプリングクロック（DCLK）と同期して出力される。図８に示すように、データ並び替え部３の入力信号（S1）は、ＲＧＢパラレル信号を、データサンプリングクロック（DCLK）の３倍の周波数のクロックである不図示のシフトクロック（SCLK）のタイミングで切り替えられ、マトリクス画像表示パネル１のＲＧＢ画素配列に従って、順次出力される。
【００７０】
データ並び替え部３の出力信号（S2）は、輝度データ変換器４に入力される。輝度データ変換器４は、あらかじめ、所望のデータが記憶されている不図示の変換テーブル（ＲＯＭ）により、データ並び替え部３の出力信号（S2）を例えばＣＲＴのガンマ特性と同等の輝度特性に変換する（出力信号をS3：輝度信号とする）。
【００７１】
輝度データ変換器４の出力である輝度信号（S3）は、シフトレジスタ５に送られ、シフトクロック（SCLK）で順次シフト転送し、マトリクス画像表示パネル１のそれぞれの素子に対応したディジタルデータ（XD1〜XD480）を水平走査時間単位でシリアルパラレル変換し出力する。例えば８ｂｉｔ幅のディジタルデータ（XD1〜XD480）が変調信号発生部６に入力さる。
【００７２】
そして、水平走査時間単位で、ロードパルス（Ｌｄｘ）により変調信号発生部６内の不図示のラッチ回路にラッチされる。ロードパルス（Ｌｄｘ）の時刻を基準とし、変調信号発生部６は素子毎にディジタルデータ（「設定値」）とPWMクロック（PCLK）に応じてパルス幅を決定する。すなわち変調信号発生部６は、「PWMクロック（PCLK）数」が「設定値」と等くなるまでの時間で決まるパルス幅（XDP1〜XDP480）を出力する。そして変調配線ドライバ７は、変調信号発生部６の出力にもとづき変調配線を駆動する。
【００７３】
一方、輝度データ変換器４の出力である輝度信号（S3）は、順次、走査配線駆動時間決定部９に入力される。走査配線駆動時間決定部９は水平走査時間単位で輝度信号（S3)の最大値を検出し、次の水平走査時間単位の間、最大値を保持出力する。そして、前記最大値をもとに、変調信号発生部６の出力するパルス幅の立ち上がり時刻直前に立ち上がり、「PWMクロック（PCLK）数」×「輝度信号（S3)の最大値」で決まるパルス幅の立ち下がる時刻の後にたち下がるパルス（S10)を出力する。例えば、変調信号発生部６が出力する輝度信号（Ｓ３）の最大値である変調配線のパルス幅(XDPmax)に比べ、走査配線駆動時間決定部９の出力（Ｓ１０）は１ＰＣＬＫ周期前に立ち上がり１ＰＣＬＫ周期後に立ち下がるようにした。これは一例であり、２ＰＣＬＫ周期前に立ち上がり２ＰＣＬＫ周期後に立ち下がってもかまわない。ディレイ量が大きいほどパネル内の波形は乱れないので水平走査時間内に入るならば、もっと大きなディレイ量でもよい。
【００７４】
より具体的には、走査配線駆動時間決定部９の出力（Ｓ１０）の少なくとも100nSec、より良好には200nSec以上後に変調配線ドライバ７は駆動パルスを出力する、そして、変調配線ドライバ７の最長の駆動パルスが立ち下がった後、少なくとも100nSec、より良好には200nSec以上後に走査配線駆動時間決定部９の出力（Ｓ１０）は選択出力を非選択出力にすることによって、パネル内の駆動波形を乱れないようにできた。
【００７５】
本実施例に於いて、ＮＴＳＣ信号を240本の走査配線のマトリクス画像表示パネル１で表示させるために、インターレースされている有効走査線の485本の内480本をフィールド毎にマトリクス画像表示パネル１に重ね書きし駆動した。ＮＴＳＣ信号の１フィールドをマトリクス画像表示パネル１では１フレームとして扱った。すなわちマトリクス画像表示パネル１をフレーム周波数60Hz、走査ライン240本の画像信号として駆動した。
【００７６】
この時、１走査ラインの表示に要する時間は、ＮＴＳＣ信号ではおおよそ63.5μSecであり、その時間内の約56.5μSecを駆動パルス（X1〜480）の最大時間と決めた。PWMクロック（PCLK）は、ディジタルデータ（「設定値」）を８ｂｉｔに選んだので、PWMクロック（PCLK）のパルス数は、256個の時に約56.5μSecとなるような周波数を選んだ。すなわち１パルスのパルス幅は約220nSecのクロック、約4.5MHzの周波数のクロックをPWMクロック（PCLK）とした。
【００７７】
また、図８を見てわかるように、走査配線駆動時間決定部９の出力信号（S10)は変調配線駆動パルス（XDP1,XDP2．．．.）の立ち上がりの１PCLK前に立ち上がり、変調配線駆動パルス幅の最大値（Xmax)の立下りの１PCLK後に立ち下がるように制御した。なお、本例では変調配線ドライバ７、走査配線ドライバ８の遅延時間が非常に短いとして説明した。遅延時間が長い場合は遅延時間を考慮して駆動波形が上記関係を満たすようにタイミングを決定する。
【００７８】
走査配線ドライバ８は、図８に示したように走査開始時刻を決める信号（YST）を水平同期信号（HD）に同期して順次転送することによって走査配線を駆動する。
【００７９】
走査配線ドライバ８は、水平同期信号（HD）に同期して走査配線の順次１番目(Y1)から２４０番目（Ｙ２４０）を選択電圧-Vss（例えば−１０V）で順次駆動する。この時、走査配線ドライバ８は、選択していない他の走査配線の電圧を非選択電圧０Ｖに駆動する。
【００８０】
走査信号発生部８１は、垂直同期信号に同期したＹＳＴ信号を水平同期信号ＨＤで順次シフトし走査配線数に対応しパラレルに出力する。アンド回路８２は走査信号発生部８１のパラレル出力各々と走査配線駆動時間決定部の出力（S10)をＡＮＤし出力する。走査配線駆動時間決定部の出力がロウレベルの時は強制的に走査配線ドライバ８の出力を非選択電位に設定する。スイッチ手段８３はアンド回路８２の出力レベルによってスイッチを切り替え選択電位（例えば−１０Ｖ）・非選択電位（ＧＮＤ）を切り替え出力する。
【００８１】
走査配線駆動時間決定部９は、輝度データ変換部４の出力である輝度信号（Ｓ３）の最大値を記憶し、次の水平走査期間に対応するパルス幅（S10)を出力するので、変調配線駆動波形、走査配線駆動波形は図８（Y1,Y2,…）のようになる。
【００８２】
次に、実際の走査配線駆動時間決定部９の構成を図２（ａ）、ピークホールド器の構成を図２（ｂ）に示す。図２（ａ）、図２（ｂ）において、９１はピークホールド器、９２は加算器、９３は定数レジスタ、９４はラッチ回路、９５はパルス幅変調器、９１ａは比較器、９１ｂはラッチ回路である。
【００８３】
次に、走査配線駆動時間決定部９の動作を図９のタイミング図で説明する。
【００８４】
１水平走査期間ごとに、ＨＤパルスに同期したＲｅｓパルスによりラッチ回路９１ｂの記憶内容が０にクリアされる。輝度データ変換器４の出力である輝度信号（Ｓ３）はピークホールド器９１に順次入力される。順次シフトクロック（ＳＣＬＫ）に同期して入力される輝度信号（Ｓ３）はラッチ回路９１ｂの出力と比較器９１ａで比較され、もし輝度信号（Ｓ３）が大きければ比較器９１ａの出力であるラッチパルスにより新たに輝度信号（Ｓ３）がラッチ回路９１ｂに記憶される。１水平走査期間内の順次入力される輝度信号（Ｓ３）とラッチ回路９１ｂの出力を比較し大きければラッチ回路にラッチする。そして、１水平走査期間内を終了すると、ピークホールド器９１は、１水平走査期間内の輝度信号（Ｓ３）の最大値を出力する（Ｓ１１）。図９にその状態を示した、図９では初めにラッチ回路に一番目の赤の輝度信号であるＲ１がラッチされ、順次比較され、次にＲ１＜Ｇ２となった緑の輝度信号（Ｓ３）Ｇ２がラッチされ、順次比較されＧ２＜Ｒ３、Ｒ３＜Ｇ３なる輝度信号（Ｓ３）がラッチ回路の出力として変更される。そして、ｋ番目の走査ラインを終了しラッチ回路にはk番目の走査配線における最大値（Xmax(k))が記憶され、出力される（Ｓ１１）。
【００８５】
加算器９２は、この信号（Ｓ１１）と定数レジスタ９３の定数（例えば２）を加算する（Ｓ１３）。定数レジスタ９３の定数は前述したディレイ量を決定するための値であり１走査期間内に収まるならば２に限らない。
【００８６】
ラッチ回路９４はこの加算結果を１走査期間ごとに、ＨＤパルスに同期して記憶する。すなわちｋ番目の走査ラインにおいてｋ−１番目の走査ラインにおける最大値（Ｘｍａｘ（ｋ−１））＋２が記憶されて出力されている。
【００８７】
この時、シフトレジスタ５にk番目の走査ラインに相当する輝度信号（Ｓ３）は転送されている。変調信号発生部６は水平同期信号ＨＤでロードされているので、ｋ番目の走査ラインにおいてｋ−１番目の走査ラインの輝度データに基づいて、変調配線を駆動する。
【００８８】
ラッチ回路９４の出力はパルス幅変調器９５に入力され、水平同期信号HDに同期した変調信号発生部６の開始パルス（Ldx)より１PCLK前に出力される開始パルス(Ldy)に従って、変調信号発生部６のパルス出力の１ＰＣＬＫ前に立ち上がるような「PWMクロック（PCLK）数」×「Xmax(k-1)＋２」で決まるパルス幅を出力（Ｓ１０）する。
【００８９】
ここでは、定数レジスタの内容は２としたが、変調配線の最大駆動パルス幅より長くなるように１水平同期期間内に収まるように選べばよい。
【００９０】
この構成によって、変調配線のパルス幅変調をされた駆動パルスの最大パルス幅より１ＰＣＬＫ分長く選択電圧を選ぶことができた。このため、本実施例では前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【００９１】
そして、少ないハードウエアで、前述した走査駆動波形(図１５）を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【００９２】
本実施例では、変調配線のパルス幅変調は立ち上がり時刻を同一にしたが、同様な構成で立ち下がり時刻を同一にしたパルス幅変調であっても、同様な効果が得られた。
【００９３】
（第二の実施例）
次に、本発明の第二の実施例を示す。
【００９４】
本発明の第二の実施例を図３に示す。
【００９５】
本発明の第二の実施例の構成について、図３をもとに説明する。画像表示装置の全体構成のタイミング図は第一の実施例とほぼ同じなので、図８をもとに説明する。図３において、第一の実施例と同じ構成については同様の符号を用い、説明を省略する。
【００９６】
図３において、９は走査配線駆動時間決定部であり、変調信号発生部６のパルス幅出力（ＸＤＰ１〜ＸＤＰ４８０)を入力し、変調信号発生部６の最大パルス幅に対応したパルス幅を持つパルスを出力する（Ｓ１０）。
【００９７】
次に、図３にしたがって動作を説明する。第一の実施例と同じ動作であるブロックについては説明を省略する。
【００９８】
図３において、不図示のデコーダにより、例えばＮＴＳＣ信号からＲＧＢ信号にデコードされたアナログＲＧＢコンポーネント信号（S０）を、Ａ／Ｄコンバータ２は、各々例えば８ｂｉｔ幅のディジタルＲＧＢ信号（Ｓ１）に変換する。データ並び替え部３は、Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）を入力する。この際、１走査ライン（１Ｈ）のデータ数は、マトリクス画像表示パネル１の変調配線側の画素数で決めると処理が簡単になる。本実施例の場合、マトリクス画像表示パネル１の変調配線側の画素数を１６０に決めた。Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）は不図示のデータサンプリングクロック（DCLK）と同期して出力される。第一の実施例と同様に、図８に示すように、データ並び替え部３の入力信号（S1）は、ＲＧＢパラレル信号を、データサンプリングクロック（DCLK）の３倍の周波数のクロックである不図示のシフトクロック（SCLK）のタイミングで切り替えられ、マトリクス画像表示パネル１のＲＧＢ画素配列に従って、順次出力される。
【００９９】
データ並び替え部３の出力信号（S2）は、輝度データ変換器４に入力される。輝度データ変換器４は、あらかじめ、所望のデータが記憶されている不図示の変換テーブル（ＲＯＭ）により、データ並び替え部３の出力信号（S2）を例えばＣＲＴのガンマ特性と同等の輝度特性に変換する（出力信号をS3：輝度信号とする）。
【０１００】
輝度データ変換器４の出力である輝度信号（S3）は、シフトレジスタ５に送られ、シフトクロック（SCLK）で順次シフト転送し、マトリクス画像表示パネル１のそれぞれの素子に対応したディジタルデータ（XD1〜XD480）を水平走査時間単位で出力する。例えば８ｂｉｔ幅のディジタルデータ（XD1〜XD480）が変調信号発生部６に入力さる。従来例でも示したとおり、変調信号発生部６は、素子毎にディジタルデータ（「設定値」）とPWMクロック（PCLK）に応じてパルス幅を決定する。すなわち変調信号発生部６は、「PWMクロック（PCLK）数」が「設定値」と等くなるまでの時間で決まるパルス幅を出力する（XDＰ1〜XDＰ480）。７は変調配線ドライバであり、変調信号発生部６のパルス幅出力（ＸＤＰ１〜ＸＤＰ４８０）に応じて、マトリクス画像表示パネル１の変調配線を駆動する（駆動信号をX1〜X480とする）。
【０１０１】
一方、変調信号発生部６出力（XDＰ1〜XDＰ480）は走査配線駆動時間決定部９に入力される。走査配線駆動時間決定部９は変調信号発生部６の出力（XDＰ1〜XDＰ480）であるパルス幅変調されたパルス幅をＯＲし最長のパルス幅に対応したパルス（Ｓ１０）を出力する。
【０１０２】
また、走査配線駆動時間決定部９の出力信号（S10)は変調配線駆動パルス（X1,X2．．．.）の立ち上がりの１PCLK前に立ち上がり、変調配線駆動パルスの最大値（Xmax)の立下りの１PCLK後に立ち下がるように制御した。
【０１０３】
第一の実施例と同様に、走査配線ドライバ８は、図８に示したように走査開始時刻を決める信号（YST）を水平同期信号（HD）に同期して順次転送することによって走査配線を駆動する。
【０１０４】
走査配線ドライバ８は、水平同期信号（HD）に同期して走査配線を順次１番目(Y1)から２４０番目（Ｙ２４０）を選択電圧-Vss（例えば−１０V）で駆動する。この時、走査配線ドライバ８は、選択していない他の走査配線の電圧を非選択電圧０Ｖに駆動する。
【０１０５】
走査信号発生部８１は、垂直同期信号に同期したＹＳＴ信号を水平同期信号に同期したＨＤで順次シフトし走査配線数に対応しパラレルに出力する。アンド回路８２は走査信号発生部８１のパラレル出力各々と走査配線駆動時間決定部の出力（S10)をＡＮＤし出力する。走査配線駆動時間決定部の出力がロウレベルの時は強制的に走査配線ドライバ８の出力を非選択電位に設定する。スイッチ手段８３はアンド回路８２の出力レベルによってスイッチを切り替え選択電位（例えば−１０Ｖ）・非選択電位（ＧＮＤ）を切り替え出力する。
【０１０６】
走査配線駆動時間決定部９は変調信号発生部６の出力（XDＰ1〜XDＰ480）であるパルス幅変調されたパルス幅をＯＲし最長のパルス幅に対応したパルス（Ｓ１０）を出力する。走査配線駆動波形は図８（Y1,Y2,…）のようになる。
【０１０７】
次に、実際の走査配線駆動時間決定部９の構成を図４に示す。図４において、９６は変調信号発生部６の出力（XDＰ1〜XDＰ480）をＯＲするオア回路、９７はディレイ回路、９８は２入力オア回路、９９はパルス発生器である。
【０１０８】
図１０に第二の実施例のタイミング図を示す。
【０１０９】
走査配線駆動時間決定部９の動作を図４および図１０で説明する。
【０１１０】
変調信号発生部６の出力（XDＰ1〜XDＰ480）をオア回路９６はＯＲしＳ１４なる信号を出力する。（オア回路９６の出力は変調信号発生部６の出力（XDＰ1〜XDＰ480）の最長のパルスと等しい）。ここでオア回路９６は便宜上１個で記述したが、複数で構成してもかまわない。例えば、変調配線ドライバＩＣ単位にオア回路を持ち変調信号発生部６の出力をｑ個ＯＲし、その出力ｒ個を更にＯＲしてもかまわない（ｑ×ｒ＝４８０）。オア回路９６の出力はディレイ回路９７で１ＰＣＬＫディレイされる（Ｓ１５）。一方、パルス発生器９９は変調信号発生部６の立ち上がりに先立つパルス（Ｌｄｙ）をもとに３ＰＣＬＫ分のパルスを出力する。そして２入力オア回路９８はディレイ回路９７の出力（Ｓ１５）、パルス発生器９９の出力（Ｓ１６）をORし出力する（Ｓ１０）。
【０１１１】
すなわち、２入力オア回路９８の出力S10は、変調信号発生部６のパルス出力の１PCLK前にハイレベルとなり、変調信号発生部６のパルス幅変調をされた最大パルス幅より１ＰＣＬＫ後にローレベルになる。
【０１１２】
そして、走査配線ドライバ８は、変調配線ドライバの出力する時間のの１PCLK前に選択電位を出力し、変調配線ドライバの最長パルスより１ＰＣＬＫ分後に非選択電圧になる。
【０１１３】
すなわち第一の実施例と同様な駆動が可能となる。
【０１１４】
このため、本実施例では、前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【０１１５】
そして、少ないハードウエアで前述した走査駆動波形を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【０１１６】
本実施例では、変調配線のパルス幅変調は立ち上がり時刻を同一にしたが、同様な構成で立ち下がり時刻を同一にしたパルス幅変調であっても、同様な効果が得られた。
【０１１７】
（第三の実施例）
第一、第二の実施例で示したように、少ないハードウエアでコントラストを向上することができた。しかしながら走査駆動波形は各走査配線毎に輝度信号あるいは列配線ドライバの最大値から決定したため、静止画のような画像を表示する場合、走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる（黒表示時あるいは低輝度時パネルの発光レベルが変わる）ことがわずかながら認められた。
【０１１８】
第三の実施例では、走査駆動波形(駆動時間）は複数のフレームの輝度信号あるいは列配線ドライバの最大値から決定することによって、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動する例を示す。
【０１１９】
本発明の第三の実施例は第一の実施例とほぼ同じ形態であり、走査配線駆動時間決定部９の内部構成が異なるだけである。
【０１２０】
全体の構成図は第一の実施例と同様に図１であり、画像表示装置の全体構成のタイミング図を図１１に示す。
【０１２１】
第三の実施例を図１および図１１をもとに説明する。
【０１２２】
図１において、第一の実施例と同じブロックについての説明は省略する。
【０１２３】
図１において、９は走査配線駆動時間決定部であり、輝度データ変換器４の出力（Ｓ３)を入力し、変調信号発生部６の複数フレーム間内の最大パルス幅に対応したパルス幅を持つパルスを出力する（Ｓ１０）。
【０１２４】
次に図１にしたがって動作を説明する。第一の実施例と同じ動作であるブロックについては説明を省略する。
【０１２５】
図１において、不図示のデコーダにより、例えばＮＴＳＣ信号からＲＧＢ信号にデコードされたアナログＲＧＢコンポーネント信号（S０）を、Ａ／Ｄコンバータ２は、各々例えば８ｂｉｔ幅のディジタルＲＧＢ信号（Ｓ１）に変換する。データ並び替え部３は、Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）を入力する。この際、１走査ライン（１Ｈ）のデータ数は、マトリクス画像表示パネル１の変調配線側の画素数で決めると処理が簡単になる。本実施例の場合、マトリクス画像表示パネル１の変調配線側の画素数を１６０に決めた。Ａ／Ｄコンバータ２またはコンピュータ等のデジタルＲＧＢ信号（S1）は不図示のデータサンプリングクロック（DCLK）と同期して出力される。第一の実施例と同様に、図１１に示すように、データ並び替え部３の入力信号（S1）は、ＲＧＢパラレル信号を、データサンプリングクロック（DCLK）の３倍の周波数のクロックである不図示のシフトクロック（SCLK）のタイミングで切り替えられ、マトリクス画像表示パネル１のＲＧＢ画素配列に従って、順次出力される。
【０１２６】
データ並び替え部３の出力信号（S2）は、輝度データ変換器４に入力される。輝度データ変換器４は、あらかじめ、所望のデータが記憶されている不図示の変換テーブル（ＲＯＭ）により、データ並び替え部３の出力信号（S2）を例えばＣＲＴのガンマ特性と同等の輝度特性に変換する（出力信号をS3：輝度信号とする）。
【０１２７】
輝度データ変換器４の出力である輝度信号（S3）は、シフトレジスタ５に送られ、シフトクロック（SCLK）で順次シフト転送し、マトリクス画像表示パネル１のそれぞれの素子に対応したディジタルデータ（XD1〜XD480）を水平走査時間単位で出力する。例えば８ｂｉｔ幅のディジタルデータ（XD1〜XD480）が変調信号発生部６に入力さる。従来例でも示したとおり、変調信号発生部６は、素子毎にディジタルデータ（「設定値」）とPWMクロック（PCLK）に応じてパルス幅を決定する。すなわち変調信号発生部６は、「PWMクロック（PCLK）数」が「設定値」と等くなるまでの時間で決まるパルス幅を出力する（XDＰ1〜XDＰ480）。７は変調配線ドライバであり、変調信号発生部６のパルス幅出力（ＸＤＰ１〜ＸＤＰ４８０）に応じて、マトリクス画像表示パネル１の変調配線を駆動する（駆動信号をX1〜X480とする）。
【０１２８】
一方、輝度データ変換器４の出力である輝度信号（S3）は、順次、走査配線駆動時間決定部９に入力される。走査配線駆動時間決定部９は複数のフレーム単位で輝度信号（S3)の最大値を検出する。そして前記最大値をもとに、変調信号発生部６の出力するパルス幅の立ち上がり時刻直前に立ち上がり、「PWMクロック（PCLK）数」×「輝度信号（S3)の複数フレームでの最大値」で決まる時刻の後にたち下がるパルス（S10)を出力する。
【０１２９】
例えば、変調信号発生部６が出力する輝度信号（Ｓ３）の複数フレームでの最大値である変調配線のパルス幅(XDPmax)に比べ、走査配線駆動時間決定部９の出力（Ｓ１０）は１ＰＣＬＫ周期前に立ち上がり１ＰＣＬＫ周期後に立ち下がるようにした。これは一例であり、２ＰＣＬＫ周期前に立ち上がり２ＰＣＬＫ周期後に立ち下がってもかまわない。ディレイ量が大きいほどパネル内の波形は乱れないので水平走査時間内に入るならば、もっと大きなディレイ量でもよい。
【０１３０】
より具体的には、走査配線駆動時間決定部９の出力（Ｓ１０）の少なくとも100nSec、より良好には200nSec以上後に変調配線ドライバ７は駆動パルスを出力する、そして、変調配線ドライバ７の最長の駆動パルスが立ち下がった後、少なくとも100nSec、より良好には200nSec以上後に走査配線駆動時間決定部９の出力（Ｓ１０）は選択出力を非選択出力にすることによって、パネル内の駆動波形を乱れないようにできた。
【０１３１】
また、図１１を見てわかるように、走査配線駆動時間決定部９の出力信号（S10)は変調配線駆動パルス（XDP1,XDP2．．．.）の立ち上がりの１PCLK前に立ち上がり、複数フレーム単位での変調配線駆動パルス幅の最大値（Xmax)の立下りの１PCLK後に立ち下がるように制御した。なお、本例では変調配線ドライバ７、走査配線ドライバ８の遅延時間が非常に短いとして説明した。遅延時間が長い場合は遅延時間を考慮して駆動波形が上記関係を満たすようにタイミングを決定する。
【０１３２】
走査配線ドライバ８は、図１１に示したように走査開始時刻を決める信号（YST）を水平同期信号（HD）に同期して順次転送することによって走査配線を駆動する。
【０１３３】
走査配線ドライバ８は、水平同期信号（HD）に同期して走査配線を順次１番目(Y1)から２４０番目（Ｙ２４０）を選択電圧-Vss（例えば−１０V）で順次駆動する。この時、走査配線ドライバ８は、選択していない他の走査配線の電圧を非選択電圧０Ｖに駆動する。
【０１３４】
走査信号発生部８１は、垂直同期信号に同期したＹＳＴ信号を水平同期信号ＨＤで順次シフトし走査配線数に対応しパラレルに出力する。アンド回路８２は走査信号発生部８１のパラレル出力各々と走査配線駆動時間決定部の出力（S10)をＡＮＤし出力する。走査配線駆動時間決定部の出力がロウレベルの時は強制的に走査配線ドライバ８の出力を非選択電位に設定する。スイッチ手段８３はアンド回路８２の出力レベルによってスイッチを切り替え選択電位（例えば−１０Ｖ）・非選択電位（ＧＮＤ）を切り替え出力する。
【０１３５】
走査配線駆動時間決定部９は、複数フレーム単位で輝度データ変換部４の出力である輝度信号（Ｓ３）の最大値を記憶し、次の水平走査期間に対応するパルス幅（S10)を出力するので、変調配線駆動波形、走査配線駆動波形は図１１（Y1,Y2,…）のようになる。
【０１３６】
次に、実際の走査配線駆動時間決定部９の構成を図５に示す。第三の実施例の走査配線駆動時間決定部９はほぼ第一の実施例の走査配線駆動時間決定部９と同じであり、異なる部分のみ説明する。
【０１３７】
図５において、100a、100b、100cは図２（ｂ）に示されるようなピークホールド器、１０１は入力信号（Ｓ１８ａ、Ｓ１８ｂ、Ｓ１８ｃ）の最大値を出力する（Ｓ１１）最大値選択回路、１０２はタイミング発生回路、Ｓ１７ａ，Ｓ１７ｂ，Ｓ１７ｃはピークホールド器１００ａ、１００ｂ、１００ｃに入力されるＲｅｓパルスである。
【０１３８】
第三の実施例のタイミング図を図１２に示す。
【０１３９】
図５において、複数フレーム期間（この例では３フレーム）ごとに、垂直同期信号ＶＤパルスに同期したＲｅｓパルス（Ｓ１７ａ，Ｓ１７ｂ，Ｓ１７ｃ）によりピークホールド器１００ａ、１００ｂ、１００ｃのラッチはリセットされ３フレーム間の輝度信号（Ｓ３）の最大値を検出する。最大値選択回路１０１はピークホールド器１００ａ、１００ｂ、１００ｃの出力Ｓ１８ａ，Ｓ１８ｂ，Ｓ１８ｃの最大値を出力（Ｓ１１）する。最大値の出力（Ｓ１１）は現フレームの現走査ラインから過去２フレームにさかのぼった輝度信号（Ｓ３）の最大値が記憶される。
【０１４０】
図１２を用いより具体的に説明する。図１２ではＦｋ番目のフレームにおいてＲｅｓパルス（Ｓ１７ａ）が入り、ピークホールド器１００ａはＦｋ番目のフレーム（現在のフレーム)から現在の走査ラインの期間、順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。一方ピークホールド器１００ｂはＦｋ‐1番目のフレームにおいてＲｅｓパルス（Ｓ１７ｂ）が入り、ピークホールド器１００ｂはＦｋ‐1番目のフレームから現在の走査ラインの期間、順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。さらにピークホールド器１００ｃはＦｋ‐2番目のフレームにおいてＲｅｓパルス（Ｓ１７ｃ）が入り、ピークホールド器１００ｂはＦｋ‐2番目のフレームから現在の走査ラインの期間、順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。
【０１４１】
そして、最大値選択回路１０１は、現在のフレーム（Ｆｋ番目のフレーム）の最大値であるピークホールド器１００ａの出力Ｓ１８ａ、１フレーム前（Ｆｋ-1）から現在のフレームまでの最大値であるピークホールド器１００ｂの出力Ｓ１８ｂ、2フレーム前（Ｆｋ-2）から現在のフレームまでの最大値であるピークホールド器１００ｃの出力Ｓ１８ｃの中の最大値（すなわちＸｍａｘ（Ｆｋ））を選択し出力する（Ｓ１１）。
【０１４２】
すなわち、常に現在のフレームの現在の走査ラインから過去２フレームにさかのぼった期間の輝度信号（Ｓ３）の最大値を出力する（Ｓ１１）。
【０１４３】
第三の実施例では、現在のフレームの現在の走査ラインから過去２フレームにさかのぼった期間の輝度信号（Ｓ３）の最大値を出力する構成を示したが、フレーム数は１以上であればいくらでもかまわない。大きければ走査配線毎にコントラストが異なる点について改善効果が期待できるが、全体のコントラストが低下するようになる。実際には１〜１８０フレーム程度が良好であった。
【０１４４】
加算器９２は、この信号（Ｓ１１）と定数レジスタ９３の定数（例えば２）を加算する（Ｓ１３）。定数レジスタ９３の定数は前述したディレイ量を決定するための値であり１走査期間内に収まるならば２に限らない。ラッチ回路９４はこの加算結果を１走査期間ごとに、水平同期信号ＨＤに同期して記憶する。
【０１４５】
第一の実施例同様に、ラッチ回路９４により、輝度データ（Ｓ３）のシフトレジスタ５から変調信号発生部６にロードされるディレイをあわせた。
【０１４６】
ラッチ回路９４の出力はパルス幅変調器９５に入力され、水平同期信号HDに同期した変調信号発生部６の開始パルス（Ldx)より１PCLK前に出力される開始パルス(Ldy)に従って、変調信号発生部６のパルス出力の１ＰＣＬＫ前に立ち上がるような「PWMクロック（PCLK）数」×「Xmax(Ｆｋ)（すなわち輝度信号（S3)のＦｋ-2からＦｋフレーム内の最大値）＋２」で決まるパルス幅を出力（Ｓ１０）する。
【０１４７】
ここでは定数レジスタの内容は２としたが変調配線の最大駆動パルス幅より長くなるように１水平同期期間内に収まるように選べばよい。
【０１４８】
この構成によって、変調配線のパルス幅変調をされた駆動パルスの複数フレーム内の最大パルス幅より１ＰＣＬＫ分長く選択電圧を選ぶことができた。このため、本実施例では、前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【０１４９】
そして、少ないハードウエアで、前述した走査駆動波形(図１５）を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【０１５０】
また第一、第二の実施例で生じた走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる（黒表示時あるいは低輝度時パネルの発光レベルが変わる）点についても十分改善できた。
【０１５１】
（第四の実施例）
第三の実施例で示したように、静止画のような画像を表示する場合であっても、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動することができた。
【０１５２】
第四の実施例では、第三の実施例同様に、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動することを目的にしている。第三の実施例では過去のフレームから現在のフレームの現在走査しているラインまでの期間の輝度信号（Ｓ３）の最大値に対応したパルス幅で走査配線を駆動したが、第四の実施例では、過去のフレームから現在のフレーム全ての輝度信号（Ｓ３）の最大値に対応したパルス幅で走査配線を駆動する例である。
【０１５３】
本発明の第四の実施例は第三の実施例とほぼ同じ形態であるが、フレームバッファを持つことが大きく異なる。
【０１５４】
全体の構成図を図６に示す。
【０１５５】
図６において、第三の実施例と同じブロックについての説明は省略する。
【０１５６】
図６において、９は走査配線駆動時間決定部であり、輝度データ変換器４の出力（Ｓ３)を入力し、変調信号発生部６の複数フレーム期間内の最大パルス幅に対応したパルス幅を持つパルスを出力する（Ｓ１０）。１１はフレームバッファであり、走査配線駆動時間決定部９の処理ディレイにあわせ輝度データ変換器４の出力（Ｓ３）を1フレーム遅延出力する（Ｓ３ａ）。
【０１５７】
全体構成の動作は第三の実施例とほぼ同じなので省略する。
【０１５８】
第四の実施例の走査配線駆動時間決定部９の動作およびフレームバッファ１１の関係のみ説明する。
【０１５９】
図７に走査配線駆動時間決定部９の詳細を、図１３にタイミング図を示す。
【０１６０】
第四の実施例の走査配線駆動時間決定部９は第三の実施例の走査配線駆動時間決定部９とほぼ同じである。
【０１６１】
図７において、１０３a、１０３b、１０３cは図２（ｂ）に示されるようなピークホールド器、１０４は入力信号（Ｓ２０ａ、Ｓ２０ｂ、Ｓ２０ｃ）を切り替え出力（Ｓ２１）するスイッチ、１０５はタイミング発生回路、Ｓ１９ａ，Ｓ１９ｂ，Ｓ１９ｃはピークホールド器１０３ａ、１０３ｂ、１０３ｃに入力されるＲｅｓパルス、Ｓ２０ａ、Ｓ２０ｂ、Ｓ２０ｃはピークホールド器１０３a、１０３b、１０３cそれぞれがＲｅｓパルス印加後の最大値出力、Ｓ２０ｄはスイッチ１０４の切り替え信号、１０６は垂直同期信号ＶＤに同期した信号でラッチするラッチ回路である。
【０１６２】
図７において複数フレーム期間（この例では３フレーム）ごとに、ＶＤパルスに同期したＲｅｓパルス（Ｓ１９ａ，Ｓ１９ｂ，Ｓ１９ｃ）によりピークホールド器１０３ａ、１０３ｂ、１０３ｃの内部にあるラッチはリセットされ、それぞれ３フレーム間の輝度信号（Ｓ３）の最大値を検出し出力する。スイッチ１０４は切り替え信号Ｓ２０ｄに従って接点ａ，ｂ，ｃを選択し、過去３フレームの輝度信号（Ｓ３）の最大値を出力する。
【０１６３】
図１３にタイミング図を示す。図１３を参照して更に詳細に説明する。
【０１６４】
Ｆｋ-3番目のフレームにおいて、Ｒｅｓパルス（Ｓ１９ａ）が入り、ピークホールド器１０３ａはＦｋ-3番目のフレームより順次輝度信号（Ｓ３）の最大値を検出し、Ｆｋ番目のフレーム直前（Fk-1番目のフレーム終了時）に、Ｆｋ-3番目のフレームからＦｋ-1番目のフレームの輝度信号（Ｓ３）の最大値を出力する（Xmax(Fk-1）)。スイッチ１０４は図１３に示すような切り替え信号がタイミング発生部１０５から供給される。そしてスイッチ１０４は、Fk-1番目のフレームにおいて接点ａの信号Ｓ２０ａを出力（Ｓ２１）する、ラッチ回路１０６は垂直同期信号ＶＤでＳ２１をラッチし、次の1フレーム保持する（Ｓ１１）。すなわち、Ｆｋ番目のフレームにおいて、ラッチ回路１０６はピークホールド器１０３ａの出力であるＦｋ-3番目のフレームからＦｋ-1番目のフレームの輝度信号（Ｓ３）の最大値（Ｘｍａｘ（Ｆｋ−１））を出力する。
【０１６５】
同様に、Ｆｋ+1番目のフレームにおいては、ラッチ回路１０６はピークホールド器１０３ｂの出力であるＦｋ-２番目のフレームからＦｋ番目のフレームの輝度信号（Ｓ３）の最大値（Ｘｍａｘ（Ｆｋ））を出力する。また、Ｆｋ+２番目のフレームにおいては、ラッチ回路１０６はピークホールド器１０３ｃの出力であるＦｋ-１番目のフレームからＦｋ+１番目のフレームの輝度信号（Ｓ３）の最大値（Ｘｍａｘ（Ｆｋ+1））を出力する。
【０１６６】
すなわち、常に過去３フレームにさかのぼった輝度信号（Ｓ３）の最大値がラッチ回路１０６から1フレーム遅れて出力される（Ｓ１１）。
【０１６７】
第四の実施例では、過去３フレームにさかのぼった輝度信号（Ｓ３）の最大値を出力する構成を示したが、もちろんフレーム数は１以上であればいくらでもかまわない。大きければ走査配線毎にコントラストが異なる点について改善効果が期待できるが、コントラストが低下するようになる。実際には１〜１８０フレーム程度が良好であった。
【０１６８】
加算器９２は、この信号（Ｓ１１）と定数レジスタ９３の定数（例えば２）を加算する（Ｓ１３）。定数レジスタ９３の定数は前述したディレイ量を決定するための値であり１走査期間内に収まるならば２に限らない。加算器９２の出力はパルス幅変調器９５に入力され、水平同期信号HDに同期した変調信号発生部６の開始パルス（Ldx)より１PCLK前に出力される開始パルス(Ldy)に従って、変調信号発生部６のパルス出力の１ＰＣＬＫ前に立ち上がるような「PWMクロック（PCLK）数」×「Xmax(Ｆｋ)（すなわち輝度信号（S3)のＦｋ-2からＦｋフレーム内の最大値）＋２」で決まるパルス幅を出力（Ｓ１０）する。
【０１６９】
ここでは定数レジスタの内容は２としたが変調配線の最大駆動パルス幅より長くなるように１水平同期期間内に収まるように選べばよい。
【０１７０】
一方、走査配線駆動時間決定部９において説明したように、輝度信号（Ｓ３）の最大値を出力するために1フレームの遅れが生じてしまった。そのため第四の実施例においてフレームバッファ１１を設け輝度信号（Ｓ３）を1フレーム分遅らせ（Ｓ３ａ）シフトレジスタ５に転送し、変調信号発生部６にロードし変調配線ドライバはマトリクス表示パネル１の変調配線を駆動する。その結果、走査配線駆動時間決定部９の出力する走査配線駆動時間を決定するパルス（Ｓ１０）に変調配線ドライバの出力をあわせることができた。
【０１７１】
この構成によって、変調配線のパルス幅変調をされた駆動パルスの複数フレーム内の最大パルス幅より１ＰＣＬＫ分長く選択電圧を選ぶことができた。このため、本実施例では、前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【０１７２】
そして、少ないハードウエアで、前述した走査駆動波形(図１５）を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【０１７３】
また第一、第二の実施例で生じた走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる（黒表示時あるいは低輝度時パネルの発光レベルが変わる）点についても十分改善できた。
【０１７４】
（第五の実施例）
第五の実施例は、ほぼ第三の実施例と同じ構成である。第三の実施例では、走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる点を良好にするために、第三の実施例では、走査駆動波形(駆動時間）は複数のフレームの輝度信号あるいは列配線ドライバの最大値から決定することによって、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動していた。
【０１７５】
本発明の第五の実施例では、走査駆動波形(駆動時間)は複数の走査配線の輝度信号あるいは列配線ドライバの最大値から決定することによって、走査配線毎にコントラストが異ならない（黒表示時あるいは低輝度時パネルの発光レベルが変わらない）ように駆動している。
【０１７６】
本発明の第五の実施例は第三の実施例と同じ形態であり、走査配線駆動時間決定部９のＲｅｓパルスのタイミングのみ異なるだけである。
【０１７７】
全体の構成図は第三の実施例と同様に図１であり、画像表示装置の全体構成のタイミング図は図１１であり、走査配線駆動時間決定部９の構成も第三の実施例と同様に図５に示す構成である。これらの構成・動作の説明は省略する。
【０１７８】
第五の実施例の走査配線駆動時間決定部９のタイミング図を図１４に示す。
【０１７９】
以下に第三の実施例と異なる点のみ説明する。
【０１８０】
図５において、複数の走査期間（この例では３走査ライン）ごとに、水平同期信号ＨＤパルスに同期したＲｅｓパルス（Ｓ１７ａ，Ｓ１７ｂ，Ｓ１７ｃ）によりピークホールド器１００ａ、１００ｂ、１００ｃのラッチはリセットされ３走査ライン間の輝度信号（Ｓ３）の最大値を検出する。最大値選択回路１０１はピークホールド器１００ａ、１００ｂ、１００ｃの出力Ｓ１８ａ，Ｓ１８ｂ，Ｓ１８ｃの最大値を出力（Ｓ１１）する。最大値の出力（Ｓ１１）は現走査ラインから過去２走査ラインにさかのぼった輝度信号（Ｓ３）の最大値が記憶される。
【０１８１】
図１４を用いて、より具体的に説明する。図１４ではｋ番目の走査ラインにおいてＲｅｓパルス（Ｓ１７ａ）が入り、ピークホールド器１００ａはｋ番目の走査ライン（現在の走査ライン)より順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。一方ピークホールド器１００ｂはｋ‐1番目の走査ラインにおいてＲｅｓパルス（Ｓ１７ｂ）が入り、ピークホールド器１００ｂはｋ‐1番目の走査ラインより順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。さらにピークホールド器１００ｃはｋ‐2番目の走査ラインにおいてＲｅｓパルス（Ｓ１７ｃ）が入り、ピークホールド器１００ｂはｋ‐2番目の走査ラインより順次輝度信号（Ｓ３）の最大値を検出し記憶し出力する。
【０１８２】
そして、最大値選択回路１０１は、現在の走査ライン（ｋ番目の走査ライン）の最大値であるピークホールド器１００ａの出力Ｓ１８ａ、１走査ライン前（ｋ-1）から現在の走査ラインまでの最大値であるピークホールド器１００ｂの出力Ｓ１８ｂ、2走査ライン前（ｋ-2）から現在の走査ラインまでの最大値であるピークホールド器１００ｃの出力Ｓ１８ｃの中の最大値を選択し出力する（Ｓ１１）。
【０１８３】
すなわち、常に現在の走査ラインから過去２走査ラインにさかのぼった期間の輝度信号（Ｓ３）の最大値を出力する（Ｓ１１）。
【０１８４】
第五の実施例では、過去２走査ラインにさかのぼった期間の輝度信号（Ｓ３）の最大値を出力する構成を示したが、走査ライン数は１以上であればいくらでもかまわない。大きければ走査配線毎にコントラストが異なる点について改善効果が期待できるが、全体のコントラストが低下するようになる。実際には１〜１２０走査ライン程度が良好であった。
【０１８５】
加算器９２は、この信号（Ｓ１１）と定数レジスタ９３の定数（例えば２）を加算する（Ｓ１３）。定数レジスタ９３の定数は前述したディレイ量を決定するための値であり１走査期間内に収まるならば２に限らない。
【０１８６】
第一の実施例同様に、ラッチ回路９４により、輝度データ（Ｓ３）のシフトレジスタ５から変調信号発生部６にロードされるディレイをあわせた。。
【０１８７】
ラッチ回路９４の出力はパルス幅変調器９５に入力され、水平同期信号HDに同期した変調信号発生部６の開始パルス（Ldx)より１PCLK前に出力される開始パルス(Ldy)に従って、変調信号発生部６のパルス出力の１ＰＣＬＫ前に立ち上がるような「PWMクロック（PCLK）数」×「Xmax(ｋ)（すなわち輝度信号（S3)のｋ-2からｋ走査ライン内の最大値）＋２」で決まるパルス幅を出力（Ｓ１０）する。
【０１８８】
ここでは、定数レジスタの内容は２としたが変調配線の最大駆動パルス幅より長くなるように１水平同期期間内に収まるように選べばよい。
【０１８９】
この構成によって、変調配線のパルス幅変調をされた駆動パルスの複数フレーム内の最大パルス幅より１ＰＣＬＫ分長く選択電圧を選ぶことができた。このため、本実施例では、前述したように、▲６▼で説明した図１５のＢの期間の冷陰極素子に加わる電圧は０Ｖとなり、黒表示時あるいは低輝度時パネルの発光を抑えることができた。
【０１９０】
そして、少ないハードウエアで、前述した走査駆動波形(図１５）を実現し、黒表示時あるいは低輝度時パネルの発光を抑えることができ、結果としてコントラストの良好な画像を表示できた。
【０１９１】
また、第三の実施例同様に、第一、第二の実施例で生じた走査配線毎に走査配線駆動時間が異なり、結果として走査配線毎にコントラストが異なる（黒表示時あるいは低輝度時パネルの発光レベルが変わる）点についても改善できた。
【０１９２】
（その他の実施例）また、本発明は、冷陰極型電子放出素子で、構成を説明したが、他の電子放出素子に対しても適用できる。
【０１９３】
例えば、前記冷陰極型電子源は、表面伝導型放出素子或いは、ＦＥ（電界放出）型放出素子或いは、ＭＩＭ（金属／絶縁層／金属）型放出素子で構成されていても問題なく本発明は適応できる。
【０１９４】
【発明の効果】
以上説明したように、本発明に係る画像表示装置及び画像表示装置の駆動方法によれば、複数の冷陰極素子等の画像表示素子をマトリクス状に配列した画像表示装置の変調配線をパルス幅変調し、走査配線を順次駆動する場合に、黒表示時および低輝度時の輝度浮き上がりを防止でき、良好なコントラストを提供することができる。
【０１９５】
さらに、従来例と同様に変調配線電圧の絶対値と走査配線電圧の絶対値が等しくなるように駆動させた場合のみならず、１５Ｖ動作電圧の冷陰極素子を変調配線電圧が＋５Ｖ、走査配線電圧が−１０Ｖのようにバランスを崩して駆動した場合でも、黒表示時および低輝度時の輝度浮き上がりを防止でき、良好なコントラストを提供することができる。すなわち、本発明の構成によれば、コントラストの劣化無に駆動電圧を選ぶことができる。そのため、駆動電圧の制約無に任意のプロセスにより駆動ＩＣの実現ができる、それにより、コストを優先した駆動ＩＣでドライバを実現でき、結果として良好なコントラストで駆動回路をローコスト化できる。
【図面の簡単な説明】
【図１】図１は第一の実施例に係る画像表示装置の全体構成図である。
【図２】図２（ａ）は第一の実施例に係る画像表示装置の走査配線駆動時間決定部のブロック図、図２（ｂ）は第一の実施例のピークホールド器のブロック図である。
【図３】図３は第二の実施例に係る画像表示装置の全体構成図である。
【図４】図４は第二の実施例に係る画像表示装置の走査配線駆動時間決定部のブロック図である。
【図５】図５は第三の実施例に係る画像表示装置の走査配線駆動時間決定部のブロック図である。
【図６】図６は第四の実施例に係る画像表示装置の全体構成図である。
【図７】図７は第四の実施例に係る画像表示装置の走査配線駆動時間決定部のブロック図である。
【図８】図８は第一の実施例に係る画像表示装置のタイミング図である。
【図９】図９は第一の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１０】図１０は第二の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１１】図１１は第三の実施例に係る画像表示装置のタイミング図である。
【図１２】図１２は第三の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１３】図１３は第四の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１４】図１４は第五の実施例に係る画像表示装置の走査配線駆動時間決定部のタイミング図である。
【図１５】図１５は本発明の要旨を簡単に説明するためのタイミング図である。
【図１６】図１６は実施例で用いた表面伝導型放出素子の典型的な特性を示すグラフである。
【図１７】図１７は従来例の問題点を説明するためのマトリクス画像表示パネルの回路図である。
【図１８】図１８は従来例の問題点を説明するためのタイミング図である。
【符号の説明】
１ マトリクス画像表示パネル
２ アナログディジタル変換器
３ データ並び替え部
４ 輝度データ変換器
５ シフトレジスタ
６ 変調信号発生部
７ 変調配線ドライバ
８ 走査配線ドライバ
９ 走査配線駆動時間決定部
１０ タイミング制御部
８１ 走査信号発生部
８２ アンド回路
８３ スイッチ手段
９１ ピークホールド器
９２ 加算器
９３ 定数レジスタ
９４ ラッチ回路
９５ パルス幅変調器
９１ａ 比較器
９１ｂ ラッチ回路
９６ オア回路
９７ ディレイ回路
９８ ２入力オア回路
９９ パルス発生器
１００ａ ピークホールド器
１００ｂ ピークホールド器
１００ｃ ピークホールド器
１０１ 最大値検出回路
１０２ タイミング発生回路
１１ フレームバッファ
１０３ａ ピークホールド器
１０３ｂ ピークホールド器
１０３ｃ ピークホールド器
１０４ スイッチ
１０５ タイミング発生回路
１０６ ラッチ回路
５１０ マトリクス画像表示パネル
５１１ 変調信号配線
５１２ 走査信号配線
５１３ 冷陰極素子
Claims (5)
- 複数の冷陰極型電子放出素子と、
前記複数の冷陰極型電子放出素子をマトリクス状に接続する複数の走査配線及び複数の変調配線と、
前記複数の走査配線に選択電位を印加し始めるタイミングが等間隔となるように、順次、前記複数の走査配線に選択電位を印加する走査回路と、
前記複数の変調配線に輝度信号の値に応じたパルス幅を有する駆動パルスを印加する変調回路と、を有し、
１若しくは複数のライン分の輝度信号の中の最大値又は該最大値に応じた最大パルス幅に応じて、該走査配線に選択電位を印加する期間が走査配線毎に決まること
を特徴とする画像表示装置であって、
前記走査配線に選択電位を印加する期間は、前記１若しくは複数のライン分の輝度信号の中の最大値に応じた最大パルス幅よりも長く、入力信号のフレーム周波数と走査配線数により決まる１ラインの表示に要する時間より短い期間であること
を特徴とする画像表示装置。 - 複数の冷陰極型電子放出素子と、
前記複数の冷陰極型電子放出素子をマトリクス状に接続する複数の走査配線及び複数の変調配線と、
前記複数の走査配線に選択電位を順次印加する走査回路と、
前記複数の変調配線に輝度信号の値に応じたパルス幅を有する駆動パルスを印加する変調回路と、を有し、
同一フレーム内における前記複数の走査配線に選択電位を印加する期間は同一であり、かつ、１若しくは複数のフレーム分の輝度信号の中の最大値又は該最大値に応じた最大パルス幅に応じて、前記走査配線に選択電位を印加する期間がフレーム毎に決まること
を特徴とする画像表示装置。 - 前記走査配線に選択電位を印加する期間は、前記１若しくは複数のフレーム分の輝度信号の中の最大値に応じた最大パルス幅よりも長く、入力信号のフレーム周波数と走査配線数により決まる１ラインの表示に要する時間より短い期間であること
を特徴とする請求項２に記載の画像表示装置。 - 前記変調回路は、前記複数の変調配線に、立ち上がり時刻又は立ち下がり時刻が同一である駆動パルスを印加すること
を特徴とする請求項１乃至３のいずれかに記載の画像表示装置。 - 前記走査配線に選択電位を印加する期間は、該走査配線に接続された複数の変調配線に前記駆動パルスを印加する期間の前及び後の少なくとも１００ｎＳｅｃ以上の期間を含むこと
を特徴とする請求項１乃至４のいずれかに記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020114A JP4838431B2 (ja) | 2001-01-29 | 2001-01-29 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020114A JP4838431B2 (ja) | 2001-01-29 | 2001-01-29 | 画像表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002221932A JP2002221932A (ja) | 2002-08-09 |
| JP2002221932A5 JP2002221932A5 (ja) | 2009-09-10 |
| JP4838431B2 true JP4838431B2 (ja) | 2011-12-14 |
Family
ID=18885877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001020114A Expired - Fee Related JP4838431B2 (ja) | 2001-01-29 | 2001-01-29 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4838431B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4136670B2 (ja) * | 2003-01-09 | 2008-08-20 | キヤノン株式会社 | マトリクスパネルの駆動制御装置及び駆動制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2797185B2 (ja) * | 1987-09-16 | 1998-09-17 | 富士通株式会社 | マトリクス表示パネルの駆動回路 |
| JP2000122609A (ja) * | 1998-10-19 | 2000-04-28 | Pioneer Electronic Corp | 容量性発光素子ディスプレイ装置及びその駆動方法 |
| JP3679642B2 (ja) * | 1999-02-25 | 2005-08-03 | キヤノン株式会社 | 画像形成装置 |
| JP3642463B2 (ja) * | 1999-03-04 | 2005-04-27 | パイオニア株式会社 | 容量性発光素子ディスプレイ装置及びその駆動方法 |
| JP2001331143A (ja) * | 2000-05-18 | 2001-11-30 | Sharp Corp | 表示方法および表示装置 |
-
2001
- 2001-01-29 JP JP2001020114A patent/JP4838431B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002221932A (ja) | 2002-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100640120B1 (ko) | 화상표시장치 | |
| US6809480B2 (en) | Electron-beam apparatus and image forming apparatus | |
| US6842160B2 (en) | Display apparatus and display method for minimizing decreases in luminance | |
| US6839054B2 (en) | Image display apparatus and image display method | |
| US7315314B2 (en) | Image display apparatus | |
| US20060007211A1 (en) | Image display apparatus | |
| JP2001350442A (ja) | 表示パネルの駆動方法、表示パネルの輝度補正装置及び駆動装置 | |
| JP2002156938A (ja) | 画像表示装置およびその駆動方法 | |
| JP4174494B2 (ja) | 駆動装置、画像表示装置及びテレビジョン装置 | |
| JP4560445B2 (ja) | 表示装置及び駆動方法 | |
| JP2000310968A (ja) | 画像表示装置および方法 | |
| KR100462084B1 (ko) | 매트릭스디스플레이의그레이스케일변조방법및장치 | |
| JP2002311885A (ja) | 画像表示装置の駆動回路、画像表示装置、画像表示装置の駆動方法 | |
| US7705808B2 (en) | Driving apparatus and driving method for an electron emission display | |
| US7307606B1 (en) | Image forming apparatus | |
| JP4838431B2 (ja) | 画像表示装置 | |
| JP2009251046A (ja) | 画像表示装置およびその制御方法 | |
| US20060066523A1 (en) | Display device and display method | |
| JP2011018012A (ja) | 画像表示装置の制御方法 | |
| JP3793073B2 (ja) | 表示装置 | |
| JP3931470B2 (ja) | マトリクス型表示装置 | |
| JP4595177B2 (ja) | マトリクス型表示装置 | |
| JP4453136B2 (ja) | マトリクス型画像表示装置 | |
| JP3715948B2 (ja) | 画像表示装置 | |
| US20090256866A1 (en) | Image display apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070618 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070618 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101102 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110927 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110930 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141007 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141007 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |