JP6767939B2 - 表示パネルの制御装置、表示装置および表示パネルの駆動方法 - Google Patents

表示パネルの制御装置、表示装置および表示パネルの駆動方法 Download PDF

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Description

本発明は、表示パネルの制御装置、表示装置および表示パネルの駆動方法に関する。
従来、コンピュータやモバイルデバイスにおいて、表示画面への映像の表示はＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と呼ばれる映像処理装置によって行われている（例えば、特許文献１参照）。
特許文献１に記載の表示装置では、設定されているオンデューティに応じて、１フレームを構成するサブフレーム数を決定している。そして、決定したサブフレーム数により表示駆動が行われている。
また、近年、表示画面への映像表示の速度は、ＧＰＵの性能で決定されるようになりつつある。
特開２００６−３０５１６号公報
従来技術にかかる表示装置では、１画面分の表示を行う時間（フレーム期間）は一定であったため、想定される垂直ライン数に基づいて、フレーム期間に対する発光期間の比であるデューティが定められていた。そして、表示装置は、当該デューティに基づいた発光を行うように、予め定められた発光タイミングおよび消光タイミングで表示を行うように、映像信号および同期信号により制御されていた。
しかし、フレーム期間はＧＰＵが処理する内容次第で変動するものであるため、ＧＰＵの処理能力等により、フレーム期間が大きく変動する場合がある。フレーム期間が変動すると、フレーム期間に対する発光期間の比であるデューティも変動する。これにより、予め定められた発光タイミングと実際の表示タイミングとが一致せず、画面に細かいちらつきが表示されるフリッカー現象が生じるという課題があった。
上記課題に鑑み、本発明は、フリッカー現象を抑制することができる表示パネルの制御装置、表示装置および表示パネルの駆動方法を提供することを目的とする。
上記目的を達成するために、本発明にかかる表示パネルの制御装置の一態様は、行列状に配置された複数の画素回路を有する表示パネルの表示を制御する制御装置であって、外部から受信した映像信号を一時的に保持するデータ保持部と、外部から受信した垂直同期信号または前記映像信号の開始タイミングに基づいて、前記映像信号を前記データ保持部から前記表示パネルへ供給する同期制御部と、前記表示パネルを消光させる消光信号を出力して前記表示パネルの発光および消光を制御するデューティ制御部とを備え、前記同期制御部は、前記垂直同期信号を受信または映像信号の開始タイミングを検出したときにフレーム期間を開始し、前記フレーム期間は、前記表示パネルを発光させる発光期間と、前記表示パネルを消光させる消光期間とからなり、前記デューティ制御部は、前記フレーム期間に前記表示パネルに表示される映像の、現フレームの垂直ライン数とあらかじめ定められた最低垂直ライン数との比に基づいて、前記現フレームの垂直ライン数の映像の表示を行うときの前記フレーム期間における前記発光期間の長さと前記消光期間の長さの比が一定となるように、前記消光期間の長さを制御する。
これにより、最低垂直ライン数の映像表示を行う場合のオンデューティと現フレームの垂直ライン数の映像表示を行う場合のオンデューティとが等しくなるように消光期間および発光期間を調整することができる。したがって、表示パネルにおいてフリッカー現象を抑制することができる。
また、前記デューティ制御部は、前記現フレームの垂直ライン数と前記最低垂直ライン数との比に基づいて、ゲート駆動回路から前記複数の画素回路に出力されるゲート信号の波形を生成するゲート波形生成パラメータを生成するデューティ演算部を有してもよい。
これにより、現フレームの垂直ライン数と前記最低垂直ライン数との比に基づいてゲート波形生成パラメータを算出し、最低垂直ライン数の表示を行うときの消光期間に、当該ゲート波形生成パラメータを乗算して重み付けをすることができる。これにより、最低垂直ライン数の映像表示を行う場合の発光期間と消光期間との比と現フレームの垂直ライン数の映像表示を行う場合の発光期間と消光期間との比を等しくすることができる。したがって、制御装置は、ＧＰＵの処理能力等によりフレーム期間が変動しても、表示パネルに発生するフリッカー現象を抑制することができる。
また、前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数をＶｎｏｗとすると、Ｖｎｏｗ／Ｖｍｉｎで表されてもよい。
これにより、外部から発光制御部に現フレームの垂直ライン数が通知された場合に、制御装置は、最低垂直ライン数と現フレームの垂直ライン数とによりゲート波形生成パラメータを容易に算出することができる。これにより、制御装置は、発光素子の発光輝度を簡便に調整し、表示パネルに発生するフリッカー現象を抑制することができる。
また、前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数の前記最低垂直ライン数に対する差分をＶｄｉｆｆとすると、１＋Ｖｄｉｆｆ／Ｖｍｉｎで表されてもよい。
これにより、外部から発光制御部に現フレームの垂直ライン数が供給されなくても、最低垂直ライン数と現フレームの垂直ライン数との差分が供給されれば、制御装置は、現フレームの垂直ライン数の映像表示を行う場合の消光期間を調整することができる。また、複雑な除算を用いることなく簡便にゲート波形生成パラメータを算出し、消光期間を調整することができる。
また、前記デューティ制御部は、前記現フレームの垂直ライン数と前記最低垂直ライン数とからあらかじめ算出された前記ゲート波形生成パラメータを記憶している記憶部を備え、前記デューティ制御部は、前記記憶部から、前記最低垂直ライン数および前記現フレームの垂直ライン数に対応する前記ゲート波形生成パラメータを選択し、前記デューティ制御部は、前記現フレームの垂直ライン数の映像表示を行うと前記最低垂直ライン数のフレーム期間の前記消光期間に、選択された前記ゲート波形生成パラメータを演算することで、前記消光期間の長さを調整してもよい。
これにより、制御装置は、既に演算されたゲート波形生成パラメータから最適なゲート波形生成パラメータを選択して、現フレームの垂直ライン数の映像表示を行う場合の発光素子の発光輝度を容易に調整することができる。
また、前記デューティ制御部は、前記表示パネルの発光および消光のシーケンスを出力するシーケンサと、前記シーケンサから出力されるシーケンスに基づいて、前記表示パネルの発光および消光を制御する発光制御部とを有し、前記シーケンサは、前記現フレームの垂直ライン数と前記最低垂直ライン数とに応じて前記消光期間を複数の期間に分割し、分割した複数の前記消光期間を、前記現フレームの垂直ライン数の映像を表示する前記フレーム期間に所定の期間ごとに配置し、前記発光制御部は、分割した複数の前記消光期間のそれぞれに対応して、前記表示パネルを消光する消光信号を出力してもよい。
これにより、現フレームの垂直ライン数の映像表示を、疑似的に最低垂直ライン数の映像表示を行う場合と同等のフレームレートで映像表示しているように見せることができる。これにより、フレームレートが変更されても画面にちらつきは生じず、フリッカー現象の発生を抑制することができる。
また、分割した複数の前記消光期間のうち前記フレーム期間の最後に配置された前記消光期間は、前記複数の画素回路を初期化するための初期化期間を含んでもよい。
これにより、フレーム期間の最後に配置された消光期間に、複数の画素回路を初期化するための初期化期間を含めることにより、次のフレーム期間における映像表示を適切に行うことができる。
また、前記シーケンサは、前記消光期間の長さをカウントする消光期間カウンタと、垂直ライン数をカウントするラインカウンタと、前記消光期間カウンタおよび前記ラインカウンタでのカウント値に基づいて、前記消光期間の分割および位置を制御するシーケンスを生成するシーケンス制御部とを有してもよい。
これにより、消光期間カウンタおよびラインカウンタのカウント値に基づいて新たにシーケンスを生成することができるので、その都度最適な表示を行うことができる。
また、上記目的を達成するために、本発明にかかる表示装置の一態様は、発光素子を有する画素回路が複数個行列状に配置されたパネル部と、前記パネル部に表示される映像信号を前記画素回路に供給するソース駆動回路と、前記パネル部に表示される前記映像信号の表示タイミングを制御する同期信号を、前記画素回路に供給するゲート駆動回路と、前記ゲート駆動回路および前記ソース駆動回路を制御する制御装置とを備え、前記制御装置は、外部から受信した映像信号を一時的に保持するデータ保持部と、外部から受信した垂直同期信号または前記映像信号の開始タイミングに基づいて、前記映像信号を前記データ保持部から前記表示パネルへ供給する同期制御部と、前記表示パネルを消光させる消光信号を出力して前記表示パネルの発光および消光を制御するデューティ制御部とを備え、前記同期制御部は、前記垂直同期信号を受信したときにフレーム期間を開始し、前記フレーム期間は、前記表示パネルを発光させる発光期間と、前記表示パネルを消光させる消光期間とからなり、前記デューティ制御部は、前記フレーム期間に前記表示パネルに表示される映像の、現フレームの垂直ライン数とあらかじめ定められた最低垂直ライン数との比に基づいて、前記現フレームの垂直ライン数の映像の表示を行うときの前記フレーム期間における前記発光期間の長さと前記消光期間の長さの比が一定となるように、前記消光期間の長さを制御する。
これにより、最低垂直ライン数の映像表示を行う場合のオンデューティと現フレームの垂直ライン数の映像表示を行う場合のオンデューティとが等しくなるように消光期間および発光期間を調整することができる。したがって、表示パネルにおいてフリッカー現象を抑制することができる。
また、前記デューティ制御部は、前記現フレームの垂直ライン数と前記最低垂直ライン数との比に基づいて、ゲート駆動回路から前記複数の画素回路に出力されるゲート信号の波形を生成するゲート波形生成パラメータを生成するデューティ演算部を有してもよい。
これにより、現フレームの垂直ライン数と前記最低垂直ライン数との比に基づいてゲート波形生成パラメータを算出し、最低垂直ライン数の表示を行うときの消光期間に、当該ゲート波形生成パラメータを乗算して重み付けをすることができる。これにより、最低垂直ライン数の映像表示を行う場合の発光期間と消光期間との比と現フレームの垂直ライン数の映像表示を行う場合の発光期間と消光期間との比を等しくすることができる。したがって、制御装置は、ＧＰＵの処理能力等によりフレーム期間が変動しても、表示パネルに発生するフリッカー現象を抑制することができる。
また、前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数をＶｎｏｗとすると、Ｖｎｏｗ／Ｖｍｉｎで表されてもよい。
これにより、外部から発光制御部に現フレームの垂直ライン数が通知された場合に、制御装置は、最低垂直ライン数と現フレームの垂直ライン数とによりゲート波形生成パラメータを容易に算出することができる。これにより、制御装置は、発光素子の発光輝度を簡便に調整し、表示パネルに発生するフリッカー現象を抑制することができる。
また、前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数の前記最低垂直ライン数に対する差分をＶｄｉｆｆとすると、１＋Ｖｄｉｆｆ／Ｖｍｉｎで表されてもよい。
これにより、外部から発光制御部に現フレームの垂直ライン数が供給されなくても、最低垂直ライン数と現フレームの垂直ライン数との差分が供給されれば、制御装置は、現フレームの垂直ライン数の映像表示を行う場合の消光期間を調整することができる。また、複雑な除算を用いることなく簡便にゲート波形生成パラメータを算出し、消光期間を調整することができる。
また、前記デューティ制御部は、前記現フレームの垂直ライン数と前記最低垂直ライン数とからあらかじめ算出された前記ゲート波形生成パラメータを記憶している記憶部を備え、前記デューティ制御部は、前記記憶部から、前記最低垂直ライン数および前記現フレームの垂直ライン数に対応する前記ゲート波形生成パラメータを選択し、前記デューティ制御部は、前記現フレームの垂直ライン数の映像表示を行うときに、前記最低垂直ライン数のフレーム期間の前記消光期間に、前記発光制御部により選択された前記ゲート波形生成パラメータを演算することで、前記消光期間の長さを調整してもよい。
これにより、制御装置は、既に演算されたゲート波形生成パラメータから最適なゲート波形生成パラメータを選択して、現フレームの垂直ライン数の映像表示を行う場合の発光素子の発光輝度を容易に調整することができる。
また、前記デューティ制御部は、前記表示パネルの発光および消光のシーケンスを出力するシーケンサと、前記シーケンサから出力されるシーケンスに基づいて、前記表示パネルの発光および消光を制御する発光制御部とを有し、前記シーケンサは、前記現フレームの垂直ライン数と前記最低垂直ライン数とに応じて前記消光期間を複数の期間に分割し、分割した複数の前記消光期間を、前記現フレームの垂直ライン数の映像を表示する前記フレーム期間に所定の期間ごとに配置し、前記発光制御部は、分割した複数の前記消光期間のそれぞれに対応して、前記表示パネルを消光する消光信号を出力してもよい。
これにより、現フレームの垂直ライン数の映像表示を、疑似的に最低垂直ライン数の映像表示を行う場合と同等のフレームレートで映像表示しているように見せることができる。これにより、フレームレートが変更されても画面にちらつきは生じず、フリッカー現象の発生を抑制することができる。
また、分割した複数の前記消光期間のうち前記フレーム期間の最後に配置された前記消光期間は、前記複数の画素回路を初期化するための初期化期間を含んでもよい。
これにより、フレーム期間の最後に配置された消光期間に、複数の画素回路を初期化するための初期化期間を含めることにより、次のフレーム期間における映像表示を適切に行うことができる。
また、前記シーケンサは、前記消光期間の長さをカウントする消光期間カウンタと、垂直ライン数をカウントするラインカウンタと、前記消光期間カウンタおよび前記ラインカウンタでのカウント値に基づいて、前記消光期間の分割および位置を制御するシーケンスを生成するシーケンス制御部とを有してもよい。
これにより、消光期間カウンタおよびラインカウンタのカウント値に基づいて新たにシーケンスを生成することができるので、その都度最適な表示を行うことができる。
また、上記目的を達成するために、本発明にかかる表示パネルの駆動方法の一態様は、行列状に配置された複数の画素回路を有する表示パネルの駆動方法であって、垂直同期信号を受信または映像信号の開始タイミングを検出したときにフレーム期間を開始し、前記フレーム期間は、前記表示パネルを発光させる発光期間と、前記表示パネルを消光させる消光期間とからなり、前記垂直同期信号を受信または映像期間信号の開始タイミングに基づいて前記画素回路を初期化する初期化工程と、前記垂直同期信号を受信または映像期間信号の開始タイミングを検出した後、前記映像信号をデータ保持部に一時的に保持する書き込み工程と、デューティ制御部により、前記フレーム期間に前記表示パネルに表示される映像の、現フレームの垂直ライン数とあらかじめ定められた最低垂直ライン数との比に基づいて、前記現フレームの垂直ライン数の映像の表示を行うときの前記フレーム期間における前記発光期間の長さと前記消光期間の長さの比が一定となるように前記消光期間の長さを調整する消光期間調整工程と、調整された前記消光期間に前記発光素子を消光し、前記フレーム期間の前記消光期間以外の前記発光期間に前記発光素子を発光させることにより、前記映像信号を表示させる映像表示工程とを含む。
これにより、最低垂直ライン数の映像表示を行う場合のオンデューティと現フレームの垂直ライン数の映像表示を行う場合のオンデューティとが等しくなるように消光期間および発光期間を調整することができる。したがって、表示パネルにおいてフリッカー現象を抑制することができる。
また、前記垂直同期信号を受信または映像期間信号の開始タイミングを検出した後に通知された前記現フレームの垂直ライン数と前記最低垂直ライン数との比に基づいて、ゲート駆動回路から前記複数の画素回路に出力されるゲート信号の波形を生成するゲート波形生成パラメータを生成するパラメータ導出工程を含み、前記消光期間調整工程において、前記最低垂直ライン数の映像表示を行うときの前記消光期間に前記パラメータ導出工程で生成された前記ゲート波形生成パラメータが演算されることで、前記消光期間が調整されてもよい。
これにより、現フレームの垂直ライン数と前記最低垂直ライン数との比に基づいてゲート波形生成パラメータを算出し、最低垂直ライン数の表示を行うときの消光期間に、当該ゲート波形生成パラメータを乗算して重み付けをすることができる。これにより、最低垂直ライン数の映像表示を行う場合の発光期間と消光期間との比と現フレームの垂直ライン数の映像表示を行う場合の発光期間と消光期間との比を等しくすることができる。したがって、制御装置は、ＧＰＵの処理能力等によりフレーム期間が変動しても、表示パネルに発生するフリッカー現象を抑制することができる。
また、前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数をＶｎｏｗとすると、Ｖｎｏｗ／Ｖｍｉｎで表されてもよい。
これにより、外部から発光制御部に現フレームの垂直ライン数が通知された場合に、制御装置は、最低垂直ライン数と現フレームの垂直ライン数とによりゲート波形生成パラメータを容易に算出することができる。これにより、制御装置は、発光素子の発光輝度を簡便に調整し、表示パネルに発生するフリッカー現象を抑制することができる。
また、前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数の前記最低垂直ライン数に対する差分をＶｄｉｆｆとすると、１＋Ｖｄｉｆｆ／Ｖｍｉｎで表されてもよい。
これにより、外部から発光制御部に現フレームの垂直ライン数が供給されなくても、最低垂直ライン数と現フレームの垂直ライン数との差分が供給されれば、制御装置は、現フレームの垂直ライン数の映像表示を行う場合の消光期間を調整することができる。また、複雑な除算を用いることなく簡便にゲート波形生成パラメータを算出し、消光期間を調整することができる。
また、前記パラメータ導出工程において、前記ゲート波形生成パラメータは、前記最低垂直ライン数と前記現フレームの垂直ライン数とからあらかじめ算出された前記ゲート波形生成パラメータを記憶している記憶部から選択され、前記消光期間調整工程において、前記最低垂直ライン数の映像表示を行うときの前記消光期間に、前記発光制御部により選択された前記ゲート波形生成パラメータを演算することで、前記消光期間の長さを調整してもよい。
これにより、制御装置は、既に演算されたゲート波形生成パラメータから最適なゲート波形生成パラメータを選択して、現フレームの垂直ライン数の映像表示を行う場合の発光素子の発光輝度を容易に調整することができる。
また、前記消光期間調整工程においてデューティ制御部により前記消光期間の長さを調整した後、調整した前記消光期間を前記現フレームの垂直ライン数と前記最低垂直ライン数とに応じて複数の期間に分割する分割工程と、分割した複数の前記消光期間を、前記現フレームの垂直ライン数の映像を表示する前記フレーム期間に所定の期間ごとに配置する消光期間配置工程とを含んでもよい。
これにより、現フレームの垂直ライン数の映像表示を、疑似的に最低垂直ライン数の映像表示を行う場合と同等のフレームレートで映像表示しているように見せることができる。これにより、フレームレートが変更されても画面にちらつきは生じず、フリッカー現象の発生を抑制することができる。
また、分割した複数の前記消光期間のうち前記フレーム期間の最後に配置された前記消光期間は、前記複数の画素回路を初期化するための初期化期間を含んでもよい。
これにより、フレーム期間の最後に配置された消光期間に、複数の画素回路を初期化するための初期化期間を含めることにより、次のフレーム期間における映像表示を適切に行うことができる。
本発明にかかる表示パネルの制御装置、表示装置および表示パネルの駆動方法によれば、フリッカー現象を抑制することができる。
実施の形態１に係る表示装置の構成例を示す概略図である。 実施の形態１に係る画素回路の構成を示す回路図である。 実施の形態１に係る表示装置の構成を示すブロック図である。 実施の形態１に係るデューティ制御部の構成を示すブロック図である。 実施の形態１に係る制御装置の１フレーム期間の動作を示すフローチャートである。 実施の形態１に係る制御装置の動作の概略を示すタイミングチャートである。 実施の形態１に係る制御装置の消光期間の計算を説明するための図であり、（ａ）は最低垂直ライン数の映像表示を行う場合、（ｂ）は現フレームの垂直ライン数の映像表示を行う場合である。 実施の形態１に係る制御装置において初期化期間を一定とする場合の動作の特徴を説明するための図であり、（ａ）は最低垂直ライン数の映像表示を行う場合、（ｂ）は現フレームの垂直ライン数の映像表示を行う場合である。 実施の形態２に係る表示装置の構成を示すブロック図である。 実施の形態２に係る表示装置が有する発光輝度テーブルの一例を示す図である。 実施の形態３に係るデューティ制御部の構成を示すブロック図である。 実施の形態３に係る制御装置の１フレーム期間の動作を示すフローチャートである。 実施の形態３に係る制御装置の動作の特徴を説明するための図であり、（ａ）は比較例１に係る制御装置により映像表示を行う場合、（ｂ）は比較例２に係る制御装置により映像表示を行う場合である。 実施の形態３に係る制御装置における消光期間の分割を説明するための図であり、（ａ）は最低垂直ライン数の映像表示、（ｂ）は消光期間の計算、（ｃ）は消光期間の分割の計算、（ｄ）は消光期間の配置位置の計算、（ｅ）はゲート信号の波形の説明である。 実施の形態３に係る制御装置の動作の特徴を説明するための図であり、（ａ）は比較例に係るフレームレート（１２０Ｈｚ）により映像表示を行う場合、（ｂ）は本実施の形態に係るフレームレート（３０Ｈｚ）により映像表示を行う場合である。 実施の形態３に係る制御装置において、フレームレートを変更したときの映像表示を説明するための図である。 実施の形態１〜３の変形例１に係る画素回路の構成を示す回路図である。 実施の形態１〜３の変形例２に係る画素回路の構成を示す回路図である。 実施の形態１〜３に係る制御装置を内蔵した表示装置の一例である薄型フラットテレビシステムの外観図である。
以下、本発明の実施の形態について説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置、接続形態、ステップおよびステップの順序などは一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
（実施の形態１）
以下、実施の形態１について、図１〜図８を用いて説明する。本実施の形態では、表示装置として、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子を用いた表示装置１を例として説明する。
［１．表示装置の構成］
はじめに、表示装置１の構成について説明する。図１は、本実施の形態に係る表示装置１の構成例を示す概略図である。図２は、本実施の形態に係る画素回路３０の構成を示す回路図である。図３は、本実施の形態に係る表示装置１の構成を示すブロック図である。
図１に示すように、表示装置１は、表示パネル１０と、制御装置２０とで構成されている。表示パネル１０は、パネル部１２と、ゲート駆動回路１４と、ソース駆動回路１６と、走査線４０と、信号線４２とを有している。パネル部１２と、ゲート駆動回路１４と、ソース駆動回路１６と、走査線４０と、信号線４２とは、例えば、パネル基板１２ａに実装されている。
パネル部１２は、パネル基板１２ａと、パネル基板１２ａ上に行列状に配置された複数の画素回路３０と、走査線４０と、信号線４２とを有している。より詳細には、パネル部１２は、行状の走査線４０と、列状の信号線４２と、両者が交差する部分に配置された発光素子３２を有する画素回路３０とを有している。パネル基板１２ａは、例えば、ガラスまたはアクリル等の樹脂により形成されている。
複数の画素回路３０は、例えば、半導体プロセスによってパネル基板１２ａに形成されている。複数の画素回路３０は、例えばＮ行Ｍ列に配置されている。Ｎ、Ｍは、表示画面のサイズおよび解像度により異なる。例えば、ＦＨＤ（Ｆｕｌｌ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）と呼ばれる解像度で、行内にＲＧＢ３原色に対応する画素回路３０が隣接する場合、Ｎは少なくとも１０８０行であり、Ｍは少なくとも１９２０×３列である。各画素回路３０は、有機ＥＬ素子を発光素子として有し、ＲＧＢ三原色のいずれかの色の発光画素を構成する。
図２に示すように、画素回路３０は、発光素子３２と、駆動トランジスタ３３と、選択トランジスタ３５と、スイッチトランジスタ３４、３６および３７と、画素容量３８とを有している。なお、画素回路３０の構成および動作については、後に詳述する。
走査線４０は、行列状に配列された複数の画素回路３０に行ごとに配線されている。走査線４０の一端は、ゲート駆動回路１４の各段の出力端に接続されている。
信号線４２は、行列状に配列された複数の画素回路３０に列ごとに配線されている。信号線４２の一端は、ソース駆動回路１６の各段の出力端に接続されている。
ゲート駆動回路１４は、行駆動回路とも呼ばれ、画素回路３０の行単位にゲート駆動信号を走査する駆動回路である。ゲート駆動信号とは、画素回路３０内の駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３４、３６および３７のゲートに入力されて各トランジスタのオンおよびオフを制御する信号である。ゲート駆動回路１４は、選択トランジスタ３５、スイッチトランジスタ３４、３６および３７を制御する信号として、例えば制御信号ＷＳ、消光信号ＥＮ、制御信号ＲＥＦおよび制御信号ＩＮＩを出力する。また、ゲート駆動回路１４は、図１に示すように、パネル部１２の短辺の一辺に配置されている。
ゲート駆動回路１４は、例えばシフトレジスタ等によって構成されている。ゲート駆動回路１４は、制御装置２０から映像期間信号ＤＥが与えられることにより、同じく制御装置２０から与えられる垂直同期信号ＶＳに同期してゲート駆動信号を出力し、走査線４０を駆動する。これにより、フレーム毎に画素回路３０が線順次選択され、映像信号に応じた輝度で各画素回路３０の発光素子３２が発光する。
なお、ゲート駆動回路１４は、図１に示すように、パネル部１２の短辺の一辺に配置されてもよいし、パネル部１２の対向する短辺の二辺に配置されてもよい。ゲート駆動回路１４がパネル部１２の対向する二辺に配置されることにより、パネル部１２に配置された複数の画素回路３０に同じゲート駆動信号を同じタイミングで供給することができる。これにより、例えばパネル部１２が大型である場合には、各走査線４０の配線容量による信号劣化を抑制することができる。
ソース駆動回路１６は、列駆動回路とも呼ばれ、制御装置２０からフレーム単位で供給される映像信号を各画素回路３０に供給する駆動回路である。ソース駆動回路１６は、パネル部１２の長辺の一辺に配置されている。
ソース駆動回路１６は、信号線４２を通して、画素回路３０の各々に対して映像信号に基づく輝度情報を電流値または電圧値の形で書き込む、電流書き込み型または電圧書き込み型の駆動回路である。本実施の形態に係るソース駆動回路１６は、例えば電圧書き込み型の駆動回路を使用している。ソース駆動回路１６は、制御装置２０から入力される映像信号に基づいて、信号線４２にそれぞれの画素回路３０に設けられた発光素子３２の明るさを表す電圧を供給する。
制御装置２０からソース駆動回路１６に入力される映像信号は、例えば、ＲＧＢ三原色の色毎のデジタルシリアルデータ（映像信号Ｒ、Ｇ、Ｂ）である。ソース駆動回路１６に入力された映像信号Ｒ、Ｇ、Ｂは、ソース駆動回路１６の内部で行単位のパラレルデータに変換される。さらに、行単位のパラレルデータは、ソース駆動回路１６の内部で行単位のアナログデータに変換され、信号線４２に出力される。信号線４２に出力された電圧は、ゲート駆動回路１４の走査において選択された行に属する画素回路３０の画素容量３８に書き込まれる。つまり、信号線４２に出力された電圧に対応する電荷が、画素容量３８に蓄積される。
なお、ソース駆動回路１６は、図１に示すように、パネル部１２の長辺の一辺に配置されてもよいし、パネル部１２の対向する長辺の二辺に配置されてもよい。これにより、例えばパネル部１２が大型の場合には、同列の各画素回路３０に同じタイミングで電圧を出力することができる。
［２．画素回路の構成］
画素回路３０は、図２に示すように、発光素子３２と、駆動トランジスタ３３と、選択トランジスタ３５と、スイッチトランジスタ３４、３６および３７と、画素容量３８とを有している。
発光素子３２は、例えばアノードおよびカソードを備えたダイオード形の有機ＥＬ素子である。なお、発光素子３２は有機ＥＬ素子に限らず、他の発光素子であってもよい。例えば、発光素子３２は、一般的に電流駆動で発光する全ての素子を含む。
発光素子３２は、例えば透明導電膜で構成される複数の第一電極層と、第一電極層上に正孔輸送層、発光層、電子輸送層および電子注入層をこの順に堆積した有機層と、有機層の上に金属膜で構成される第二電極層とを有している。なお、図２では、発光素子３２はシンボルとして模式的に表示している。発光素子３２の第一電極層と第二電極層との間に直流電圧が印加されると、発光層において電子と正孔とが再結合する。これにより、発光素子３２は、駆動トランジスタ３３から供給される、駆動トランジスタ３３のドレイン−ソース間電流により、映像信号の信号電位に応じた輝度で発光する。
駆動トランジスタ３３は、発光素子３２を発光駆動する能動素子である。駆動トランジスタ３３は、オン状態となることで、ゲート−ソース間電圧に応じたドレイン−ソース間電流を発光素子３２に供給する。
スイッチトランジスタ３４は、走査線４０から供給される消光信号ＥＮに応じてオン状態またはオフ状態となる。スイッチトランジスタ３４は、オン状態となることで駆動トランジスタ３３を電源Ｖｃｃに接続し、駆動トランジスタ３３のドレイン−ソース間電流を発光素子３２に供給する。
選択トランジスタ３５は、走査線４０から供給される制御信号ＷＳに応じてオン状態となり、信号線４２から供給される映像信号の信号電位に応じた電荷を画素容量３８に蓄積する。
スイッチトランジスタ３６は、走査線４０から供給される制御信号ＲＥＦに応じてオン状態となり、駆動トランジスタ３３のゲートを基準電圧Ｖｒｅｆに設定する。
スイッチトランジスタ３７は、走査線４０から供給される制御信号ＩＮＩに応じてオン状態となり、駆動トランジスタ３３のソースを基準電圧Ｖｉｎｉに設定する。
画素容量３８は、蓄積された電荷による信号電位に応じて、駆動トランジスタ３３のゲートに電圧を印加する。
なお、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３６およびスイッチトランジスタ３７は、例えばＮチャネル型のポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）で構成されている。また、スイッチトランジスタ３４は、例えばＰチャネル型のポリシリコンＴＦＴで構成されている。なお、各トランジスタの導電型は上記したものに限られず、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させてもよい。また、各トランジスタは、ポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴ等で構成されていてもよい。
ここで、画素回路３０の動作について説明する。フレーム期間が始まる直前では、全ての制御信号ＷＳ、ＲＥＦ、ＩＮＩおよび消光信号ＥＮがローレベルとなっている。この状態では、Ｎチャネル型のトランジスタである選択トランジスタ３５、スイッチトランジスタ３６、スイッチトランジスタ３７はオフ状態となっている。一方、Ｐチャネル型のトランジスタであるスイッチトランジスタ３４は、オン状態となっている。
したがって、駆動トランジスタ３３は、オン状態のスイッチトランジスタ３４を介して電源Ｖｃｃに接続される。これにより、駆動トランジスタ３３は、駆動トランジスタ３３のゲート−ソース間電圧に応じて、ドレイン−ソース間電流を発光素子３２に供給する。このとき、発光素子３２は発光している。
フレーム期間の開始時には、消光信号ＥＮがローレベルからハイレベルに切り替わる。これにより、スイッチトランジスタ３４がオフ状態となり、駆動トランジスタ３３は電源Ｖｃｃから切り離される。したがって、発光素子３２の発光は停止し、消光期間となる。また、選択トランジスタ３５、スイッチトランジスタ３６、スイッチトランジスタ３７、スイッチトランジスタ３４の全てがオフ状態となる。
初期化期間では、まず、基準電圧Ｖｒｅｆは、制御信号ＲＥＦがハイレベルになったときに駆動トランジスタ３３がオフ状態になる電圧に変更されている。次に、制御信号ＲＥＦがハイレベルになり、スイッチトランジスタ３６がオン状態になる。これにより、駆動トランジスタ３３のゲートは、基準電圧Ｖｒｅｆに接続され、駆動トランジスタ３３はオフ状態になる。駆動トランジスタ３３がオフ状態になると、制御信号ＲＥＦは再びローレベルになりスイッチトランジスタ３６はオフ状態になる。さらに、基準電圧Ｖｒｅｆは元の電圧に戻る。
次に、制御信号ＩＮＩがハイレベルになり、スイッチトランジスタ３７がオン状態となる。これにより、駆動トランジスタ３３のソースは基準電圧Ｖｉｎｉに初期化される。続いて、制御信号ＲＥＦがハイレベルになると、スイッチトランジスタ３６がオン状態となる。これにより、駆動トランジスタ３３のゲートが基準電圧Ｖｒｅｆに初期化される。この結果、駆動トランジスタ３３のゲートは基準電圧Ｖｒｅｆに接続され、ソースは基準電圧Ｖｉｎｉに接続される。
ここで、基準電圧Ｖｒｅｆ、基準電圧Ｖｉｎｉおよび駆動トランジスタ３３の閾値電圧Ｖｔｈの関係は、Ｖｒｅｆ−Ｖｉｎｉ＞Ｖｔｈとすることが好ましい。これにより、この後に駆動トランジスタ３３の閾値電圧Ｖｔｈの補正を行うことができる。また、発光素子３２の閾値電圧を基準電圧Ｖｉｎｉより大きくすることにより、発光素子３２にはマイナスバイアスが印加され、発光素子３２はいわゆる逆バイアス状態となる。
初期化期間が終了すると、駆動トランジスタ３３の閾値電圧Ｖｔｈが検出され、必要に応じて閾値電圧Ｖｔｈの補正が行われる（Ｖｔｈ補正期間）。制御信号ＩＮＩがローレベルになった後、消光信号ＥＮがローレベルになる。これにより、スイッチトランジスタ３７がオフ状態となり、スイッチトランジスタ３４はオン状態となる。これにより、駆動トランジスタ３３のドレイン−ソース間電流が画素容量３８に流れ込み、閾値電圧Ｖｔｈの補正が行われる。
このとき、駆動トランジスタ３３のゲートは、基準電圧Ｖｒｅｆに保持されており、駆動トランジスタ３３がカットオフするまで、駆動トランジスタ３３には駆動トランジスタ３３のドレイン−ソース間電流が流れる。駆動トランジスタ３３がカットオフすると、駆動トランジスタ３３のソースの電位はＶｒｅｆ−Ｖｔｈとなる。
続いて、消光信号ＥＮが再びハイレベルになり、スイッチトランジスタ３４がオフ状態となる。さらに、制御信号ＲＥＦがローレベルになり、スイッチトランジスタ３６がオフ状態となる。これにより、画素容量３８に閾値電圧Ｖｔｈが保持される。
続けて、制御信号ＷＳがローレベルからハイレベルになる。これにより、映像信号の信号電位が画素容量３８に書き込まれる。さらに、消光信号ＥＮがハイレベルからローレベルになる。これにより、発光素子３２の発光が開始する。
以上のフレーム期間を繰り返すことで、映像信号の信号電位に応じて行列状に配置された発光素子３２が順次発光し、パネル部１２に映像が表示される。
［３．制御装置の構成］
次に、制御装置２０の構成について説明する。
制御装置２０は、表示パネル１０の外部に配置される外部システム回路基板（図示せず）上に形成されている。制御装置２０は、例えばＴＣＯＮ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）としての機能を有し、表示装置１の全体の動作を制御する。具体的には、制御装置２０は、外部から供給される垂直同期信号ＶＳ、水平同期信号ＨＳ、映像期間信号ＤＥにしたがって、ゲート駆動回路１４に対して走査を指示する。また、制御装置２０は、ソース駆動回路１６に対して、映像信号Ｒ、Ｇ、Ｂのデジタルシリアルデータを供給する。
図３に示すように、制御装置２０は、データ保持部２６と、同期制御部２８と、デューティ制御部５０とを有している。なお、制御装置２０は、外部から供給される信号を受信してデータ保持部２６、同期制御部２８およびデューティ制御部５０へ供給するレシーバー（図示せず）を備えていてもよい。
データ保持部２６は、映像信号Ｒ、Ｇ、Ｂを一時的に保持するバッファである。データ保持部２６は、例えば１００ラインのラインバッファを有している。データ保持部２６は、外部から受信した一ラインごとの映像信号Ｒ、Ｇ、Ｂを順に保持し、所定のタイミングでソース駆動回路１６に出力する。
同期制御部２８は、映像信号Ｒ、Ｇ、Ｂがパネル部１２に表示されるタイミングを制御する制御部である。同期制御部２８は、外部から垂直同期信号ＶＳ、水平同期信号ＨＳおよび映像期間信号ＤＥを受信し、ゲート駆動回路１４およびソース駆動回路１６に出力する。また、同期制御部２８は、デューティ制御部５０に、後述する消光期間の演算を開始するためのカウントトリガを出力する。このとき、同期制御部２８は、デューティ制御部５０に、映像期間、消光期間、発光期間およびその他の期間のカウントを開始するためのカウントトリガも出力してもよい。
図４は、本実施の形態に係るデューティ制御部５０の構成を示すブロック図である。デューティ制御部５０は、映像信号Ｒ、Ｇ、Ｂが所望のタイミングでパネル部１２に表示されるように、ゲート駆動回路１４およびソース駆動回路１６を制御する制御部である。
図４に示すように、デューティ制御部５０は、発光制御部５２と、シーケンサ５４とを備えている。デューティ制御部５０は、シーケンサ５４により、映像期間信号ＤＥに応じて１フレーム内における発光期間と消光期間とのデューティを設定し、発光制御部５２により、設定したデューティに応じて各発光素子３２を発光または消光させる。
発光制御部５２は、発光素子３２の発光および消光を制御する制御部である。発光制御部５２は、シーケンサ５４のシーケンス制御部５４ａから出力されるシーケンスおよびデューティ演算部５４ｂで計算されたゲート波形生成パラメータに基づいて消光信号ＥＮを生成し、ゲート駆動回路１４に供給する。これにより、ゲート駆動回路１４は、シーケンサ５４から出力されるシーケンスに基づいて画素回路３０のスイッチトランジスタ３４に消光信号ＥＮの供給または供給の停止を行い、各発光素子３２の発光および消光を制御する。
シーケンサ５４は、シーケンス制御部５４ａと、デューティ演算部５４ｂとを有している。
シーケンス制御部５４ａは、外部から供給される垂直同期信号ＶＳ、水平同期信号ＨＳ、映像期間信号ＤＥに基づいて、映像信号Ｒ、Ｇ、Ｂの表示タイミングを制御するシーケンスを生成する。なお、シーケンサ５４には、シーケンス制御部５４ａおよびデューティ演算部５４ｂ以外に、例えば映像期間、消光期間、発光期間およびその他の期間の長さをカウント値として取得するカウンタが備えられていてもよい。この場合のカウンタは、例えばタイマーであり、同期制御部２８から供給されたカウントトリガによりカウントを開始する。
デューティ演算部５４ｂは、フレームレートすなわち１フレーム期間における垂直ライン数に応じて、各フレーム期間における発光期間の長さと消光期間の長さを調整するためのゲート波形生成パラメータを算出する演算部である。デューティ演算部５４ｂは、各フレームにおける発光期間の長さと消光期間の長さの比が一定となるように、ゲート波形生成パラメータを算出する。具体的には、デューティ演算部５４ｂは、外部から供給される、１フレームの描画に要する最低垂直ライン数Ｖｍｉｎおよび現フレームの垂直ライン数Ｖｎｏｗに基づいて、現フレームでの発光期間の長さと消光期間の長さの比を調整するためのゲート波形生成パラメータを算出する。デューティ演算部５４ｂで算出されたゲート波形生成パラメータは、デューティ演算部５４ｂから発光制御部５２に供給される。なお、ゲート波形生成パラメータの具体的な算出については、後に詳述する。
なお、シーケンス制御部５４ａで生成されるシーケンス（タイミングチャート）については、後に詳述する。
［４．制御装置の動作］
ここで、本実施の形態に係る制御装置２０の動作について説明する。
本実施の形態に係る表示装置１は、例えば、有機ＥＬ発光パネルのプログレッシブ駆動方式により駆動される。詳細には、制御装置２０は、複数の画素回路３０が行列状に配置されたパネル部１２に対して、初期化動作、書き込み動作、および発光動作を行順次に実行させるように制御を行う。すなわち、制御装置２０の制御により、パネル部１２の第１行目から最終行目まで、初期化動作、書き込み動作、および発光動作が順に行われる。この期間をフレーム期間と呼ぶ。なお、フレーム期間には、初期化動作、書き込み動作、および発光動作以外に、駆動トランジスタ３３の閾値電圧Ｖｔｈの検出動作等が含まれていてもよい。
ここで、本実施の形態に係る制御装置２０の動作の特徴について説明する。図５は、本実施の形態に係る制御装置２０の１フレーム期間の動作を示すフローチャートである。図６は、本実施の形態に係る制御装置２０の動作の概略を示すタイミングチャートである。なお、図６では、パネル部１２の１ライン分の画素回路３０の動作を示している。
以下の例では、オンデューティが９０％である場合の動作について説明する。また、以下では、１フレーム期間（映像期間）が１００パルスの水平同期信号の期間、消光期間（初期化期間）が１０パルスの水平同期信号の期間、発光期間が９０パルスの水平同期信号の期間であるフレーム期間を比較例として掲げ、比較例に係るフレーム期間の長さが１０％延長された場合を実施例として説明する。
図５および図６に示すように、まず、制御装置２０において、外部から垂直同期信号ＶＳが入力されたか否かが検出される（ステップＳ１０）。垂直同期信号ＶＳは、外部から制御装置２０の同期制御部２８に供給される。同期制御部２８に供給された垂直同期信号ＶＳは、同期制御部２８からデューティ制御部５０に入力される。これにより（ステップＳ１０においてＹｅｓ）、映像期間が開始される。同期制御部２８からデューティ制御部５０に垂直同期信号ＶＳが入力されなければ（ステップＳ１０においてＮｏ）、映像期間は開始されず、再度外部から制御装置２０に垂直同期信号ＶＳが入力されたか否かが検出される。
続けて、デューティ制御部５０には、外部から、各フレーム期間に含まれる垂直ライン数が通知される（ステップＳ１１）。垂直ライン数は、垂直同期信号ＶＳが同期制御部２８に供給された直後にデューティ制御部５０に通知される。通知される垂直ライン数は、１フレームの描画に要する最低垂直ライン数Ｖｍｉｎと、現フレームの垂直ライン数Ｖｎｏｗである。最低垂直ライン数Ｖｍｉｎは、例えば、ＦＨＤ解像度であれば１０８０ライン、４ＫＵＨＤ解像度であれば２１６０ラインである。最低垂直ライン数Ｖｍｉｎは、各フレームで共通している。
次に、デューティ演算部５４ｂにおいて、１フレーム期間における消光期間が計算され（ステップＳ１２）、計算された消光期間に発光素子３２を消光させるためのゲート波形生成パラメータが導出される（パラメータ導出工程）。後述するように、ゲート波形生成パラメータは、通知された１フレームの描画に要する最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗとから導出される。導出されたゲート波形生成パラメータは、発光制御部５２に出力される。そして、後述するステップＳ１３〜Ｓ２２において、発光制御部５２は、シーケンス制御部５４ａで生成されたシーケンスについて、最低垂直ライン数Ｖｍｉｎを表示する場合の消光期間および発光期間にゲート波形生成パラメータを乗算する。そして、ゲート波形生成パラメータが乗算された消光期間および発光期間に基づいて、消光信号ＥＮが生成される（消光期間調整工程）。なお、ゲート波形生成パラメータの導出については、後に詳述する。
また、同期制御部２８から垂直同期信号ＶＳが出力され、デューティ制御部５０が垂直同期信号ＶＳを受信すると、デューティ制御部５０からゲート駆動回路１４に消光信号ＥＮが供給される。消光信号ＥＮは、ゲート駆動回路１４から画素回路３０のスイッチトランジスタ３４のゲートに供給される。これにより、スイッチトランジスタ３４はオフ状態となり、発光素子３２は消光状態となる。
続いて、初期化期間が開始される（ステップＳ１３）。初期化期間は、デューティ制御部５０が受信する垂直同期信号ＶＳまたは映像期間信号ＤＥの開始タイミングに基づいて行われる。なお、初期化期間の開始タイミングは、デューティ制御部５０が垂直同期信号ＶＳを受信したときに限らず、デューティ制御部５０が映像期間信号ＤＥの入力が開始されるタイミングを検出したときであってもよい。また、デューティ制御部５０が垂直同期信号ＶＳを受信したときから所定期間が経過した後に開始してもよいし、デューティ制御部５０が映像期間信号ＤＥの入力が開始されるタイミングを検出したときから所定期間が経過した後に開始してもよい。また、初期化期間は、連続する２つのフレームに亘って設けられてもよい。
初期化期間には、ゲート駆動回路１４からパネル部１２の各画素回路３０に初期化のためのゲート信号が供給される。これにより、上述したように画素回路３０の各トランジスタが動作し、画素回路３０の初期化が行われる（初期化工程）。初期化期間では、発光素子３２は消光状態となっているが、後述する図７に示すように、ゲート信号の供給が停止されて初期化期間が終了した後次の垂直同期信号ＶＳが供給されるまでの所定期間、発光素子３２を消光状態としてもよい。
また、制御装置２０の同期制御部２８には、外部から映像期間信号ＤＥが入力される（ステップＳ１４）。なお、映像期間信号ＤＥの入力は、初期化期間中であってもよいし、初期化期間終了後であってもよい。ここでは、映像期間信号ＤＥは初期化期間中に入力されるものとする。
同期制御部２８に映像期間信号ＤＥが入力されると、映像信号の書き込みが開始される（ステップＳ１５）。ソース駆動回路１６から出力される映像信号は、映像期間信号ＤＥが入力されると、一時的にデータ保持部２６に書き込まれる（書き込み工程）。映像信号の書き込みは、映像期間信号ＤＥが供給される期間中継続される。なお、書き込み工程が開始されるタイミングは、同期制御部２８に映像期間信号ＤＥの入力が開始されるタイミングを検出したときに限らず、デューティ制御部５０が垂直同期信号ＶＳを受信したときであってもよい。
初期化開始から所定期間が経過し、１ライン分の画素回路３０が初期化されると、初期化期間が終了する。なお、初期化期間は、初期化の際の消光期間があらかじめ設定された期間に達した時に終了するとしてもよい。このとき、デューティ演算部５４ｂで計算された消光期間が経過しているか否かが検知される（ステップＳ１６）。デューティ演算部５４ｂで計算された消光期間が経過していなければ（ステップＳ１６においてＮｏ）、消光期間は継続される（ステップＳ１７）。また、デューティ演算部５４ｂで計算された消光期間が経過していれば、消光期間は終了され（ステップＳ１６においてＹｅｓ）、発光期間が開始される（ステップＳ１８）。なお、消光期間が終了時に達しているか否かは、シーケンサ５４に設けられたカウンタ（図示せず）が所定のカウント値をカウントしたか否かにより判断してもよい。
発光期間が開始されると、データ保持部２６から映像信号の読み出しが開始される（読み出し工程）。また、ゲート駆動回路１４から画素回路３０への消光信号ＥＮの供給が停止されるため、スイッチトランジスタ３４のゲートへの消光信号ＥＮの供給は停止され、スイッチトランジスタ３４はオン状態となる。これにより、発光素子３２が発光する。
発光素子３２は、データ保持部２６から読み出された映像信号に応じて、発光する。データ保持部２６から読み出された映像信号は、ソース駆動回路１６に供給される。ソース駆動回路１６は、供給された映像信号に基づいて、パネル部１２の各画素回路３０の発光素子３２を発光させる。これにより、パネル部１２に映像信号が表示される（映像表示工程）。
また、映像期間信号ＤＥの供給が停止すると、データ保持部２６への映像信号の書き込みは終了する（ステップＳ１９）。
ここで、外部から通知された現フレームの垂直ライン数が最低垂直ライン数よりも多く、延長期間が設けられている場合には（ステップＳ２０においてＹｅｓ）、発光素子３２の発光は継続される（ステップＳ２１）。
また、延長期間が設けられていない場合には（ステップＳ２０においてＮｏ）、再びゲート駆動回路１４から画素回路３０へ消光信号ＥＮが供給される。これにより、１フレーム期間における発光素子３２の発光は終了する（ステップＳ２２）。
ここで、オンデューティが９０％のときに、例えば、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の１フレーム期間（映像期間）を１００パルスの水平同期信号の期間、消光期間（初期化期間）を１０パルスの水平同期信号の期間、発光期間を９０パルスの水平同期信号の期間とする。このとき、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の１フレーム期間が、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の１フレーム期間の１０％の期間延長されるとすると、１フレーム期間は１１０パルスの水平同期信号の期間となり、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合に比べて１フレーム期間は１０パルスの水平同期期間分、延長されることになる。
１フレーム期間が最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の１フレーム期間よりも長い場合、一般的な表示装置では、延長期間は発光期間または消光期間とされるため、１フレーム期間におけるオンデューティが最低垂直ライン数Ｖｍｉｎの映像表示を行う場合のオンデューティと異なってしまうこととなる。例えば、図６のゲート波形（比較例）に示すように、１１０パルスの１フレーム期間うちの１０パルス（最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の１フレーム期間の１０％）が消光期間、１００パルス（最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の１フレーム期間の１００％）が発光期間となる。この場合、１フレーム期間におけるオンデューティは、１００／１１０＝９０．９％となる。これにより、１フレーム期間における発光時間が長くなるため、フリッカー現象が発生することとなる。
これに対し、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合、本実施の形態に係る制御装置２０では、上述したように、最低垂直ライン数Ｖｍｉｎを表示する場合の消光期間および発光期間にゲート波形生成パラメータを乗算することにより、図６のゲート波形（実施例）に示すように、１１０パルスの１フレーム期間うちの１１パルス（最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の１フレーム期間の１１％）が消光期間、９９パルス（最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の１フレーム期間の９９％）が発光期間となる。したがって、１フレーム期間におけるオンデューティは、９９／１１０＝９０％となる。よって、本実施の形態に係る制御装置２０によると、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合と同様のオンデューティで映像表示を行うことができるので、フリッカー現象が発生するのを抑制することができる。
［５．ゲート波形生成パラメータの演算］
以下、ゲート波形生成パラメータの演算方法について説明する。図７は、本実施の形態に係る制御装置２０の消光期間の計算を説明するための図であり、（ａ）は最低垂直ライン数Ｖｍｉｎの映像表示を行う場合、（ｂ）は現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合を示している。図８は、本実施の形態に係る制御装置２０において初期化期間を一定とする場合の動作の特徴を説明するための図であり、（ａ）は最低垂直ライン数Ｖｍｉｎの映像表示を行う場合、（ｂ）は現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合を示している。なお、図７および図８では、パネル部１２の１ライン分の画素回路３０の動作を示している。
また、図７の（ａ）に示すＸｍｉｎ１、Ｘｍｉｎ２およびＸｍｉｎ３は、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の初期化期間、消光期間および発光期間を示している。また、図７の（ｂ）に示すＸｎｏｗ１、Ｘｎｏｗ２およびＸｎｏｗ３は、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の初期化期間、消光期間および発光期間を示している。また、以下では、Ｘｍｉｎ１、Ｘｍｉｎ２およびＸｍｉｎ３をまとめてＸｍｉｎ、Ｘｎｏｗ１、Ｘｎｏｗ２およびＸｎｏｗ３をまとめてＸｎｏｗと示している。
上述したように、デューティ制御部５０では、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の１フレーム期間におけるオンデューティが最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の１フレーム期間におけるオンデューティと等しくなるように発光期間および消光期間の調整を行う。
具体的には、発光制御部５２は、最低垂直ライン数Ｖｍｉｎの表示を行うときの消光または発光の期間（Ｘｍｉｎ）に、最低垂直ライン数Ｖｍｉｎを表示する場合の消光期間および発光期間にゲート波形生成パラメータを乗算して重み付けをする。そして、重み付けがされた消光または発光の期間（Ｘｎｏｗ）により、発光素子３２を発光させる。つまり、ゲート波形生成パラメータをＰ１とすると、
Ｘｎｏｗ＝Ｐ１×Ｘｍｉｎ ・・・（式１）
により、発光素子３２を発光させる。
ここで、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合のオンデューティと現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合のオンデューティとを等しくするには、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の消光期間Ｘｎｏｗ２および発光期間Ｘｎｏｗ３を、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗとの比に応じて大きくすればよい。
そこで、デューティ演算部５４ｂは、ゲート波形生成パラメータＰ１を、
Ｐ１＝Ｘｎｏｗ／Ｘｍｉｎ
＝Ｘｎｏｗ２／Ｘｍｉｎ２＝Ｘｎｏｗ３／Ｘｍｉｎ３
＝Ｖｎｏｗ／Ｖｍｉｎ ・・・（式２）
と演算する。
したがって、デューティ制御部５０は、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の消光期間Ｘｎｏｗ２を、
Ｘｎｏｗ２＝Ｐ１×Ｘｍｉｎ２
＝Ｖｎｏｗ／Ｖｍｉｎ×Ｘｍｉｎ２ ・・・（式３）
と調整する。同様に、デューティ制御部５０は、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の発光期間Ｘｎｏｗ３を、
Ｘｎｏｗ３＝Ｐ１×Ｘｍｉｎ３
＝Ｖｎｏｗ／Ｖｍｉｎ×Ｘｍｉｎ３ ・・・（式４）
と調整する。
これにより、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合のオンデューティと現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合のオンデューティとを等しくすることができる。よって、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合と同様のオンデューティで映像表示を行うことができるので、フリッカー現象が発生するのを抑制することができる。
具体的には、本実施の形態における制御装置２０では、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の映像期間は１００パルスの水平同期信号の期間、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の映像期間は１１０パルスの水平同期信号の期間であるので、ゲート波形生成パラメータＰ１は、発光制御部５２において、Ｐ１＝１１０／１００＝１．１と演算される。これにより、デューティ制御部５０において、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の１フレーム期間における発光素子３２の消光または発光の期間（Ｘｎｏｗ）は、Ｘｎｏｗ＝１．１×Ｘｍｉｎにより調整される。
以上により、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合のオンデューティと現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合のオンデューティとを等しくすることができる。
なお、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の初期化期間Ｘｎｏｗ１は、図８の（ａ）および（ｂ）に示すように、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の初期化期間Ｘｍｉｎ１と同一（Ｘｎｏｗ１＝Ｘｍｉｎ１）であってもよい。この場合でも、上述したように、消光期間Ｘｍｉｎ２および発光期間Ｘｍｉｎ３にゲート波形生成パラメータＰ１を乗算した消光期間Ｘｎｏｗ２および発光期間Ｘｎｏｗ３により、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合のオンデューティと現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合のオンデューティとを等しくすることができる。また、上述した消光期間Ｘｎｏｗ２および発光期間Ｘｎｏｗ３と同様、初期化期間Ｘｍｉｎ１にもゲート波形生成パラメータＰ１を乗算して重み付けをすることにより、
Ｘｎｏｗ１＝Ｐ１×Ｘｍｉｎ１
＝Ｖｎｏｗ／Ｖｍｉｎ×Ｘｍｉｎ１ ・・・（式５）
としてもよい。
また、（式２）において、ゲート波形生成パラメータＰ１は、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗとの差分をＶｄｉｆｆとすると、
Ｐ１＝Ｖｎｏｗ／Ｖｍｉｎ
＝（Ｖｍｉｎ＋Ｖｄｉｆｆ）／Ｖｍｉｎ
＝１＋Ｖｄｉｆｆ／Ｖｍｉｎ ・・・（式６）
と表すことができる。
したがって、デューティ制御部５０は、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の消光または発光の期間（Ｘｎｏｗ）を、
Ｘｎｏｗ＝（Ｖｍｉｎ＋Ｖｄｉｆｆ）／Ｖｍｉｎ×Ｘｍｉｎ
＝（１＋Ｖｄｉｆｆ／Ｖｍｉｎ）×Ｘｍｉｎ
＝Ｘｍｉｎ＋Ｖｄｉｆｆ／Ｖｍｉｎ×Ｘｍｉｎ・・・（式７）
と調整することができる。
具体的には、本実施の形態における制御装置２０では、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の映像期間と最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の映像期間との差分Ｖｄｉｆｆは１０パルスの水平同期信号の期間であるので、デューティ制御部５０において、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の１フレーム期間における消光または発光の期間（Ｘｎｏｗ）は、Ｘｎｏｗ＝Ｘｍｉｎ＋１０／１００×Ｘｍｉｎ＝Ｘｍｉｎ＋０．１×Ｘｍｉｎと調整される。
このように、本実施の形態にかかる制御装置２０では、外部からデューティ制御部５０に現フレームの垂直ライン数Ｖｎｏｗが供給されなくても、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗとの差分Ｖｄｉｆｆが供給されれば、制御装置２０は、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の消光または発光の期間（Ｘｎｏｗ）を調整することができる。
なお、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の初期化期間Ｘｎｏｗ１についても、図８の（ａ）および（ｂ）に示したように、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の初期化期間Ｘｍｉｎ１と同一（Ｘｎｏｗ１＝Ｘｍｉｎ１）としてもよいし、上述した消光期間Ｘｎｏｗ２および発光期間Ｘｎｏｗ３と同様、初期化期間Ｘｍｉｎ１にもゲート波形生成パラメータＰ１を乗算して重み付けをすることにより、
Ｘｎｏｗ１＝Ｐ１×Ｘｍｉｎ１
＝（Ｖｍｉｎ＋Ｖｄｉｆｆ）／Ｖｍｉｎ×Ｘｍｉｎ
＝（１＋Ｖｄｉｆｆ／Ｖｍｉｎ）×Ｘｍｉｎ１
＝Ｘｍｉｎ１＋Ｖｄｉｆｆ／Ｖｍｉｎ×Ｘｍｉｎ１・・・（式８）
としてもよい。
また、映像期間は１００パルスの水平同期信号の期間、消光期間（初期化期間）は１０パルスの水平同期信号の期間、発光期間は９０パルスの水平同期信号の期間とすることに限らず、映像期間、消光期間および発光期間は適宜変更してもよい。
［６．効果等］
このように、本実施の形態に係る制御装置２０および表示装置１によると、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合のオンデューティと現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合のオンデューティとが等しくなるように消光期間および発光期間を調整することができる。これにより、制御装置２０の制御による表示装置１では、ＧＰＵの処理能力等によりフレーム期間が変動しても、フリッカー現象を抑制することができる。
なお、上述した実施の形態では、発光素子３２の発光および消光の制御信号として、消光を指示する消光信号ＥＮを用いたが、スイッチトランジスタ３４の特性に応じて、発光を指示する発光信号を用いてもよい。
（実施の形態２）
次に、実施の形態２について、図９および図１０を用いて説明する。図９は、本実施の形態に係る表示装置の構成を示すブロック図である。図１０は、本実施の形態に係る表示装置が有する発光輝度テーブルの一例を示す図である。
本実施の形態に係る表示装置が実施の形態１に係る表示装置１と異なる点は、制御装置が備えるシーケンサ５４が、あらかじめゲート波形生成パラメータが記憶されているゲート波形生成テーブルに基づいて消光および発光の期間（Ｘｎｏｗ）を制御する点である。
図９に示すように、本実施の形態にかかる表示装置１のデューティ制御部５０において、シーケンサ５４は、シーケンス制御部５４ａと、記憶部５４ｃとを備えている。つまり、シーケンサ５４は、実施の形態１に示したシーケンサ５４と比べて、デューティ演算部５４ｂに代えて記憶部５４ｃを備えている。なお、シーケンス制御部５４ａは、実施の形態１に示したシーケンス制御部５４ａと同様の構成であるため、詳細な説明を省略する。
記憶部５４ｃは、発光素子３２の消光および発光の期間を制御するための制御パラメータおよび制御プログラム等が記憶されたメモリである。記憶部５４ｃは、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の発光素子３２の消光および発光の期間（Ｘｎｏｗ）を制御するときにシーケンサ５４により参照されるゲート波形生成テーブル７０を有している。
図１０に示すように、ゲート波形生成テーブル７０には、最低垂直ライン数Ｖｍｉｎ、現フレームの垂直ライン数Ｖｎｏｗ、および、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗの差分Ｖｄｉｆｆの組み合わせが記憶されている。また、当該組み合わせとともに、あらかじめ演算された各組み合わせに対するゲート波形生成パラメータが記憶されている。
記憶部５４ｃは、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗに対応するゲート波形生成パラメータをゲート波形生成テーブル７０から選択し発光制御部５２に出力する。発光制御部５２は、記憶部５４ｃから供給されたゲート波形生成パラメータにより、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の発光素子３２の消光および発光の期間（Ｘｎｏｗ）を調整する。
これにより、制御装置２０は、既に演算されたゲート波形生成パラメータから最適なゲート波形生成パラメータを選択して、現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の発光素子３２の消光および発光の期間（Ｘｎｏｗ）を容易に調整することができる。
なお、記憶部５４ｃは、ゲート波形生成テーブル７０から最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗに対応するゲート波形生成パラメータを選択してもよいし、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗの差分Ｖｄｉｆｆに対応するゲート波形生成パラメータを選択してもよい。記憶部５４ｃは、外部から現フレームの垂直ライン数Ｖｎｏｗが通知されたときには最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗに対応するゲート波形生成パラメータを選択し、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗの差分Ｖｄｉｆｆが通知されたときには、当該差分Ｖｄｉｆｆに対応するゲート波形生成パラメータを選択してもよい。
また、ゲート波形生成テーブル７０には、図１０に示したように、最低垂直ライン数Ｖｍｉｎ、現フレームの垂直ライン数Ｖｎｏｗ、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗの差分Ｖｄｉｆｆおよびゲート波形生成パラメータの４つのパラメータの全てが記憶されていなくてもよい。例えば、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗの差分Ｖｄｉｆｆとゲート波形生成パラメータの３つのパラメータが記憶されているとしてもよい。
また、記憶部５４ｃは、最低垂直ライン数Ｖｍｉｎごとに異なるゲート波形生成テーブルを有していてもよいし、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗの差分Ｖｄｉｆｆの値ごとに異なるゲート波形生成テーブルを有していてもよい。
また、ゲート波形生成テーブル７０のゲート波形生成パラメータは、適宜変更されてもよい。
また、シーケンサ５４は、デューティ演算部５４ｂに代えて記憶部５４ｃを備えていてもよいし、デューティ演算部５４ｂと記憶部５４ｃの両方を備えていてもよい。この場合、シーケンサ５４は、前回の発光素子３２の消光および発光の期間（Ｘｎｏｗ）の調整で演算された最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗに対するゲート波形生成パラメータをゲート波形生成テーブル７０に新たに記憶し、次回の発光素子３２の消光および発光の期間（Ｘｎｏｗ）の調整のときに当該ゲート波形生成テーブル７０からゲート波形生成パラメータを選択してもよい。
（実施の形態３）
次に、実施の形態３について図１１〜図１６を用いて説明する。
本実施の形態に係る制御装置が実施の形態１に係る制御装置と異なる点は、１フレーム期間において垂直ライン数に応じて調整された消光期間が、１フレーム期間中に分割されて映像表示が行われる点である。
図１１は、本実施の形態に係るデューティ制御部１５０の構成を示すブロック図である。図１１に示すように、本実施の形態に係るデューティ制御部１５０は、シーケンサ１５４と、発光制御部５２とを備えている。シーケンサ１５４は、シーケンス制御部１５４ａと、ラインカウンタ１５４ｂと、消光期間カウンタ１５４ｃとを有している。発光制御部５２およびシーケンス制御部１５４ａの構成は、実施の形態１に示した発光制御部５２と同様であるため、詳細な説明は省略する。
ラインカウンタ１５４ｂは、映像表示された実際の垂直ラインの数を、１フレーム期間の開始からカウントするカウンタである。
消光期間カウンタ１５４ｃは、発光素子３２が実際に消光している期間をカウントするためのカウンタである。消光期間カウンタ１５４ｃは、例えばタイマーであり、同期制御部２８から供給されたカウントトリガによりカウントを開始する。
図１２は、本実施の形態に係る制御装置２０の１フレーム期間の動作を示すフローチャートである。なお、実施の形態１および２に係る制御装置２０と同一の構成および動作については、詳細な説明を省略する。
図１２に示すように、まず、制御装置２０において、外部から垂直同期信号ＶＳが入力されたか否かが検出される（ステップＳ１１０）。同期制御部２８からデューティ制御部５０に垂直同期信号ＶＳが入力されると（ステップＳ１１０においてＹｅｓ）、映像期間が開始される。同期制御部２８からデューティ制御部５０に垂直同期信号ＶＳが入力されなければ（ステップＳ１１０においてＮｏ）、映像期間は開始されず、再度外部から制御装置２０に垂直同期信号ＶＳが入力されたか否かが検出される。
続けて、デューティ制御部５０には、外部から、各フレーム期間に含まれる垂直ライン数が通知される（ステップＳ１１１）。通知される垂直ライン数は、１フレームの描画に要する最低垂直ライン数Ｖｍｉｎと、現フレームの垂直ライン数Ｖｎｏｗである。
次に、シーケンス制御部１５４ａにおいて、現フレームにおける消光期間が計算される（ステップＳ１１２）。シーケンス制御部１５４ａは、通知された最低垂直ライン数Ｖｍｉｎと、現フレームの垂直ライン数Ｖｎｏｗとオンデューティとから、現フレームにおける消光期間の長さを計算する。
続いて、シーケンス制御部１５４ａは、計算された現フレームの消光期間を、複数の期間に分割する計算を行う（分割工程）（ステップＳ１１３）。さらに、シーケンス制御部１５４ａは、分割した複数の消光期間を、現フレーム内のどの位置（時間）に配置するか、配置位置の計算を行う（消光期間配置工程）（ステップＳ１１４）。ここでいう配置位置とは、時間的な配置位置である。消光期間の配置位置および長さは、垂直ライン数で設定される。つまり、１フレーム期間の開始から垂直ライン数をカウントし、消光位置として設定された垂直ライン数がカウントされた時間に消光期間を開始する。また、消光期間の開始から所定の垂直ライン数がカウントされた時間に消光期間を終了し、発光期間を開始する。
シーケンス制御部１５４ａは、分割した複数の消光期間の配置位置および長さに基づいて、上述したように垂直ライン数で設定されるシーケンスを生成する。さらにシーケンサ１５４は、生成したシーケンスを発光制御部５２に出力する（消光期間調整工程）。
発光制御部５２は、シーケンス制御部５４ａで生成されたシーケンスに基づいて、消光信号ＥＮを生成する。消光信号ＥＮは、消光期間を開始するための信号である。
ここで、上述したようにデューティ制御部５０が垂直同期信号ＶＳを受信し１フレーム期間が開始されると、シーケンサ１５４のラインカウンタ１５４ｂは、１フレーム期間の開始からの垂直ライン数をカウントする（ステップＳ１１５）。そして、カウントした垂直ライン数がシーケンサ１５４で設定された消光位置に達すると（ステップＳ１１６においてＹｅｓ）、消光信号ＥＮがデューティ制御部５０からゲート駆動回路１４を介して画素回路３０に供給される。これにより、画素回路３０のスイッチトランジスタ３４はオフ状態となるため、発光素子３２は消光状態となり、消光期間が開始する（ステップＳ１１７）。
また、カウントした垂直ライン数がシーケンサ１５４で設定された消光位置に達していなければ（ステップＳ１１６においてＮｏ）、消光信号ＥＮは画素回路３０に供給されず、ラインカウンタ１５４ｂは再び垂直ライン数をカウントする（ステップＳ１１５）。
消光期間には、画素回路３０の初期化が行われる。また、同期制御部２８に映像期間信号ＤＥが入力されると、映像信号が一時的にデータ保持部２６に書き込まれ、読み出される。なお、映像期間信号ＤＥの入力は、消光期間中であってもよいし、初期化期間の終了後にも継続して行われてもよい。また、データ保持部２６に映像信号の書き込みを開始するタイミングは、同期制御部２８に映像期間信号ＤＥが入力されたときに限らず、デューティ制御部５０が垂直同期信号ＶＳを受信したときであってもよい。
また、消光期間が開始すると、消光期間カウンタ１５４ｃにより、実際の消光期間がカウントされる（ステップＳ１１８）。カウントされた消光期間が設定された消光期間に達していなければ（ステップＳ１１９においてＮｏ）、消光期間は継続される（ステップＳ１２０）。
また、カウントされた消光期間が設定された消光期間に達すると（Ｓ１１９）、消光期間は終了し、発光期間が開始される（ステップＳ１２１）。つまり、画素回路３０への消光信号ＥＮの供給が停止されるため、画素回路３０のスイッチトランジスタ３４はオン状態となる。これにより、発光素子３２が発光する。
発光素子３２は、データ保持部２６から読み出された映像信号に応じて、発光する。データ保持部２６から読み出された映像信号は、ソース駆動回路１６に供給される。ソース駆動回路１６は、供給された映像信号に基づいて、パネル部１２の各画素回路３０の発光素子３２を発光させる。これにより、パネル部１２に映像信号が表示される。
さらに、分割された全ての消光期間が終了するまで以上の工程が繰り返され（映像表示工程）（ステップＳ１２２においてＮｏ）、分割された全ての消光期間が終了すると（ステップＳ１２２においてＹｅｓ）、１フレーム期間が終了する。
ここで、本実施の形態に係る制御装置２０の動作の特徴について説明する。図１３は、本実施の形態に係る制御装置２０の動作の特徴を説明するための図である。図１３の（ａ）は、比較例１に係る制御装置により映像表示を行う場合であり、フレームレートすなわち１フレーム期間における垂直ライン数が変更されても消光期間の長さを一定とする場合の映像表示状態（発光または消光）を示している。図１３の（ｂ）は、比較例２に係る制御装置により映像表示を行う場合であり、フレームレートが変更されると消光期間の長さを変更する場合の映像表示状態を示している。
一般に、１フレーム期間における消光期間は、例えばフレームの先頭または末尾等の１か所に統合して配置される。この場合、図１３の（ａ）に比較例１として示すように、フレームレートが変更されても消光期間の長さを一定とする場合、フレームレートが遅くなると発光期間が長くなるため、画面にちらつきが生じるフリッカー現象が発生することとなる。
また、図１３の（ｂ）に比較例２として示すように、フレームレートが変更されると消光期間の長さを変更する場合、１フレーム期間に合わせて消光期間を長くすることにより、フレームごとのオンデューティを一定にすることができる。しかし、図１３の（ｂ）に示すように、例えばフレームレートが３０Ｈｚと低くなると、消光期間が長くなるため、これにより、画面にちらつきが生じるフリッカー現象が発生することとなる。
これに対し、本実施の形態に係る制御装置２０では、消光期間は、１フレーム期間において複数の期間に分割され、１フレーム期間の先頭または末尾に限らず１フレーム期間内の複数の配置位置に分散して配置される。ここで、１フレーム期間における消光期間の位置を、最低垂直ライン数の映像表示を行う場合の１フレーム期間における消光期間の位置と同一の位置に配置することで、現フレームの垂直ライン数Ｖｎｏｗの映像表示を、疑似的に最低垂直ライン数Ｖｍｉｎの映像表示を行う場合と同等のフレームレートで映像表示しているように見せることができる。これにより、フレームレートが変更されても画面にちらつきは生じず、フリッカー現象の発生を抑制することができる。
以下、消光期間の分割について、詳細に説明する。図１４は、本実施の形態に係る制御装置２０における消光期間の分割を説明するための図であり、（ａ）は最低垂直ライン数の映像表示、（ｂ）は消光期間の計算、（ｃ）は消光期間の分割の計算、（ｄ）は消光期間の配置位置の計算、（ｅ）はゲート信号の波形の説明である。
図１４の（ａ）は、フレームレートが１２０Ｈｚ（最低垂直ライン数）の映像表示を行う場合の発光期間と消光期間を示している。このときの消光期間を標準消光期間とすると、フレームレートが５０Ｈｚの映像表示を行う場合に、フレームレートに合わせて消光期間を長くするように消光期間を計算すると（図１２におけるステップＳ１１２）、消光期間は、図１４の（ｂ）に示すように、標準消光期間の２．４倍（＝１２０／５０）と計算される。したがって、消光期間の長さが標準消光期間に対して大幅に長くなるため、フリッカー現象が発生する。
そこで、図１４の（ｃ）に示すように、消光期間を複数の期間に分割する計算を行う（図１２におけるステップＳ１１３）。例えば、標準消光期間の２．４倍の消光期間を、標準消光期間と同一の長さの２つの期間と残りの期間（標準消光期間の０．４倍）との３つの期間に分割するように計算する。
また、図１４の（ｄ）に示すように、分割した３つの期間を１フレーム期間の複数の位置に配置する。例えば、図１４の（ｄ）に示すように、標準消光期間と同一の長さの期間の１つを、フレームレートが１２０Ｈｚの場合の消光期間と同一の位置に配置するように、配置位置を計算する（図１２におけるステップＳ１１４）。また、標準消光期間と同一の長さのもう１つの消光期間を、フレームレートの最後に配置する。また、標準消光期間の０．４倍の長さの消光期間を、最初の消光期間の終了時からさらにフレームレートが１２０Ｈｚの場合の消光期間と同一の位置に配置する。なお、フレーム期間の最後に配置された消光期間では画素回路３０の初期化を行うため、一定の消光期間を確保する必要があり、標準消光期間の長さの消光期間を配置している。フレーム期間の最後に配置された消光期間に初期化期間を含めることにより、次のフレーム期間における映像表示を適切に行うことができる。なお、画素回路３０の初期化を行う消光期間は、フレーム期間の最後に限らず、他の位置であってもよい。この場合、フレーム期間において、初期化を行う位置に標準消光期間の長さの消光期間を配置するとよい。
さらに、図１４の（ｅ）に示すように、分割および配置された消光期間に合わせて、デューティ制御部５０においてゲート波形を生成する。
これにより、５０Ｈｚのフレームレートの映像表示を、疑似的に１２０Ｈｚのフレームレートで映像表示しているように見せかけることができる。
また、図１５は、本実施の形態に係る制御装置２０の動作の特徴を説明するための図であり、（ａ）は最低垂直ライン数（フレームレート１２０Ｈｚ）の映像表示を行う場合、（ｂ）は現フレームの垂直ライン数（フレームレート３０Ｈｚ）の映像表示を行う場合である。図１５の（ａ）および（ｂ）に示すように、フレームレート３０Ｈｚの映像表示を行う場合、フレームレート１２０Ｈｚの映像表示を４回行っているように見せかけることができる。
このように、最低垂直ライン数が現フレームの垂直ライン数の倍数である場合には、消光期間を標準消光期間で等分割することができるので、現フレームの垂直ライン数の映像表示を、違和感なく最低垂直ライン数で映像表示しているように見せかけることができる。
図１６は、本実施の形態に係る制御装置において、フレームレートを変更したときの映像表示を説明するための図である。図１６に示すように、消光期間の分割は、上述したように、フレームレート３０Ｈｚおよび５０Ｈｚの場合に限らず、他のフレームレートのときに行ってもよい。また、最低垂直ライン数が現フレームの垂直ライン数の倍数である場合に限らず、最低垂直ライン数が現フレームの垂直ライン数の倍数でない場合であっても、フレーム期間において消光期間を分割して配置し、例えば消光期間を標準消光期間よりも短くすることにより、フリッカー現象を抑制することができる。
（変形例１）
図１７は、実施の形態１の変形例１に係る画素回路１３０の構成を示す回路図である。本変形例にかかる画素回路１３０が実施の形態に示した画素回路３０と異なる点は、スイッチトランジスタ３４および３６を備えていない点である。
図１７に示すように、画素回路１３０は、発光素子３２と、駆動トランジスタ３３と、選択トランジスタ３５と、スイッチトランジスタ３７と、画素容量３８とを有している。発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３７、画素容量３８の構成は、実施の形態に示した画素回路３０の発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３７、画素容量３８と同様である。
ここで、画素回路１３０は、スイッチトランジスタ３４を備えていないので、発光素子３２の発光は、消光信号ＥＮにより一括で行われるのではなく、スイッチトランジスタ３７により行われる。
このとき、ゲート駆動回路１４からスイッチトランジスタ３７のゲートに制御信号ＡＺが印加され、スイッチトランジスタ３７がオン状態になると、駆動トランジスタ３３のドレイン−ソース間電流は、スイッチトランジスタ３７へ流れ、発光素子３２には流れない。よって、発光素子３２は消光する。また、スイッチトランジスタ３７のゲートへの制御信号ＡＺの印加が停止され、スイッチトランジスタ３７がオフ状態になると、駆動トランジスタ３３のドレイン−ソース間電流は発光素子３２に流れる。これにより、発光素子３２は発光する。
また、画素回路１３０は、スイッチトランジスタ３６を備えていないので、初期化動作は、スイッチトランジスタ３５とスイッチトランジスタ３７により行われる。
このような構成を有する画素回路１３０を備える表示パネルであっても、実施の形態に示した表示装置１と同様、フリッカー現象を抑制することができる。
（変形例２）
図１８は、実施の形態１の変形例２に係る画素回路２３０の構成を示す回路図である。本変形例に係る画素回路２３０が実施の形態に示した画素回路３０と異なる点は、スイッチトランジスタ３４を備えていない点である。
図１８に示すように、画素回路２３０は、発光素子３２と、駆動トランジスタ３３と、選択トランジスタ３５と、スイッチトランジスタ３６および３７と、画素容量３８とを有している。発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３６および３７、画素容量３８の構成は、実施の形態に示した画素回路３０の発光素子３２、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３７、画素容量３８と同様である。
ここで、画素回路２３０は、スイッチトランジスタ３４を備えていないので、発光素子３２の発光は、消光信号ＥＮにより一括で行われるのではなく、スイッチトランジスタ３７により行われる。
このとき、ゲート駆動回路１４からスイッチトランジスタ３７のゲートに制御信号ＩＮＩが印加され、スイッチトランジスタ３７がオン状態になると、駆動トランジスタ３３のドレイン−ソース間電流は、スイッチトランジスタ３７へ流れ、発光素子３２には流れない。よって、発光素子３２は消光する。また、スイッチトランジスタ３７のゲートへの制御信号ＩＮＩの印加が停止され、スイッチトランジスタ３７がオフ状態になると、駆動トランジスタ３３のドレイン−ソース間電流は発光素子３２に流れる。これにより、発光素子３２は発光する。
このような構成を有する画素回路２３０を備える表示パネルであっても、実施の形態に示した表示装置１と同様、フリッカー現象を抑制することができる。
（その他の実施の形態）
なお、本発明は、上述した実施の形態および変形例に記載した構成に限定されるものではなく、適宜変更を加えてもよい。
例えば、ゲート波形生成パラメータは、最低垂直ライン数Ｖｍｉｎの映像表示を行う場合の１フレーム期間と現フレームの垂直ライン数Ｖｎｏｗの映像表示を行う場合の１フレーム期間との比としてもよいし、最低垂直ライン数Ｖｍｉｎのときの発光期間と現フレームの垂直ライン数Ｖｎｏｗのときの発光期間との比としてもよい。
また、消光期間の調整は、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗを用いて調整してもよいし、最低垂直ライン数Ｖｍｉｎと現フレームの垂直ライン数Ｖｎｏｗとの差分Ｖｄｉｆｆを用いて調整してもよい。
また、ゲート波形生成パラメータは、演算により求めてもよいし、あらかじめパラメータが演算され記憶されたゲート波形生成テーブルから選択してもよい。
また、シーケンサの構成は、上述した構成に限らず、例えば、消光期間をカウントするカウンタのみに限らず、映像期間をカウントするカウンタ、発光期間をカウントするカウンタ等を有していてもよい。また、これらのカウンタを１つのカウンタで兼用してもよい。また、シーケンサは、上述した実施の形態に示したデューティ演算部、記憶部、ラインカウンタ、消光カウンタの全てを有していてもよいし、これらの一部を有していてもよい。
また、最低垂直ライン数が現フレームの垂直ライン数の倍数である場合に限らず、最低垂直ライン数が現フレームの垂直ライン数の倍数でない場合であっても行ってもよい。
また、分割された消光期間の配置位置は、上述したように最低垂直ライン数の映像表示の場合の消光期間の位置に合わせなくても、他の位置に配置してもよい。
また、ゲート駆動回路は、パネル部の短辺の一辺に配置されてもよいし、パネル部の対向する短辺の二辺に配置されてもよい。同様に、ソース駆動回路は、パネル部の長辺の一辺に配置されてもよいし、パネル部の対向する長辺の二辺に配置されてもよい。
また、制御装置２０におけるフレーム期間の開始は、垂直同期信号ＶＳの供給にもとづいてもよいし、映像期間信号ＤＥの入力開始タイミング、すなわち、垂直同期信号ＶＳの供給以降に入力される映像期間信号ＤＥの入力が開始されるタイミングを基準にしてもよい。
また、初期化期間において、発光素子３２を消光させるためのＥＮ信号は、スイッチトランジスタ３４に必ずしも供給されなくてもよい。つまり、初期化期間において、スイッチトランジスタ３４は必ずしもＯＮ状態（非導通状態）およびＯＦＦ状態（導通状態）を繰り返さなくてもよく、常にＯＦＦ状態であってもよい。また、スイッチトランジスタ３４は、Ｄｕｔｙを生成するためにのみ、ＯＮ状態またはＯＦＦ状態に変更されてもよい。
また、データ保持部は、上述したように、ラインバッファであってもよいし、他のバッファまたは記憶装置等であってもよい。
また、発光素子は、有機ＥＬ素子に限らず、ＬＥＤ等の他の発光素子であってもよい。発光素子のオンデューティは上述した９０％に限らず、適宜変更してもよい。
また、発光素子の発光および消光の制御信号には、消光を指示する消光信号ＥＮを用いてもよいし、各トランジスタの特性に応じて、発光を指示する発光信号を用いてもよい。
また、表示装置において、画素回路の構成は、上述した実施の形態および変形例に示した構成に限らず、変更してもよい。例えば、駆動トランジスタ、選択トランジスタおよび画素容量を備える構成であれば、他のスイッチトランジスタの配置は適宜変更してもよい。また、画素回路に設けられる複数のトランジスタは、ポリシリコンＴＦＴであってもよいし、アモルファスシリコンＴＦＴ等他のトランジスタで構成されていてもよい。また、トランジスタの導電型はＮチャネル型であってもよいしＰチャネル型であってもよいし、これらを組み合わせたものであってもよい。
その他、本発明の趣旨を逸脱しない限り、上述の実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本発明の趣旨を逸脱しない範囲で上述の実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本発明に含まれる。例えば、本発明にかかる制御装置を備えた表示装置の一例として、図１２に示すような薄型のフラットテレビシステム１００、表示パネルが搭載されたゲーム機、ＰＣ用モニタシステムも本発明に含まれる。
本発明は、特に、高速および高解像度の表示が要望されるテレビシステム、ゲーム機およびパーソナルコンピュータのディスプレイ等の技術分野に有用である。
１ 表示装置
１０ 表示パネル
１２ パネル部
１２ａ パネル基板
１４ ゲート駆動回路
１６ ソース駆動回路
２０ 制御装置
２６ データ保持部
２８ 同期制御部
３０、１３０、２３０ 画素回路
３２ 発光素子
３３ 駆動トランジスタ
３４、３６、３７ スイッチトランジスタ
３５ 選択トランジスタ
３８ 画素容量
４０ 走査線
４２ 信号線
５０、１５０ デューティ制御部
５２ 発光制御部
５４、１５４ シーケンサ
５４ａ、１５４ａ シーケンス制御部
５４ｂ デューティ演算部
５４ｃ 記憶部
７０ ゲート波形生成テーブル
１００ フラットテレビシステム
１５４ｂ ラインカウンタ
１５４ｃ 消光期間カウンタ

Claims (23)

  1. 行列状に配置された複数の画素回路を有する表示パネルの表示を制御する制御装置であって、
    外部から受信した映像信号を一時的に保持するデータ保持部と、
    外部から受信した垂直同期信号または前記映像信号の開始タイミングに基づいて、前記映像信号を前記データ保持部から前記表示パネルへ供給する同期制御部と、
    前記表示パネルを消光させる消光信号を出力して前記表示パネルの発光および消光を制御するデューティ制御部とを備え、
    前記同期制御部は、前記垂直同期信号を受信または映像信号の開始タイミングを検出したときにフレーム期間を開始し、
    前記フレーム期間は、前記表示パネルを発光させる発光期間と、前記表示パネルを消光させる消光期間とからなり、
    前記デューティ制御部は、前記フレーム期間に前記表示パネルに表示される映像の、現フレームのフレーム期間を示す垂直ライン数とあらかじめ定められた最短のフレーム期間を示す最低垂直ライン数との比に基づいて、前記現フレームの垂直ライン数の映像の表示を行うときの前記フレーム期間における前記発光期間の長さと前記消光期間の長さの比が一定となるように、前記消光期間の長さを制御し、
    前記発光期間は、前記垂直ライン数が前記最低垂直ライン数である場合の前記発光期間である標準発光期間と、前記標準発光期間より短い短期発光期間とに分割され、
    前記消光期間は、前記垂直ライン数が前記最低垂直ライン数である場合の前記消光期間である標準消光期間と、前記標準消光期間より短い短期消光期間とに分割され、
    前記消光期間のうち、前記フレーム期間における最後に配置されるのは、前記標準消光期間である、
    表示パネルの制御装置。
  2. 前記デューティ制御部は、前記現フレームの垂直ライン数と前記最低垂直ライン数との比に基づいて、ゲート駆動回路から前記複数の画素回路に出力されるゲート信号の波形を生成するゲート波形生成パラメータを生成するデューティ演算部を有する、
    請求項１に記載の表示パネルの制御装置。
  3. 前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数をＶｎｏｗとすると、Ｖｎｏｗ／Ｖｍｉｎで表される、
    請求項２に記載の表示パネルの制御装置。
  4. 前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数の前記最低垂直ライン数に対する差分をＶｄｉｆｆとすると、１＋Ｖｄｉｆｆ／Ｖｍｉｎで表される、
    請求項２に記載の表示パネルの制御装置。
  5. 前記デューティ制御部は、
    前記現フレームの垂直ライン数と前記最低垂直ライン数とからあらかじめ算出された前記ゲート波形生成パラメータを記憶している記憶部を備え、
    前記デューティ制御部は、前記記憶部から、前記最低垂直ライン数および前記現フレームの垂直ライン数に対応する前記ゲート波形生成パラメータを選択し、
    前記デューティ制御部は、前記現フレームの垂直ライン数の映像表示を行うと前記最低垂直ライン数のフレーム期間の前記消光期間に、選択された前記ゲート波形生成パラメータを演算することで、前記消光期間の長さを調整する、
    請求項２に記載の表示パネルの制御装置。
  6. 前記デューティ制御部は、
    前記表示パネルの発光および消光のシーケンスを出力するシーケンサと、
    前記シーケンサから出力されるシーケンスに基づいて、前記表示パネルの発光および消光を制御する発光制御部とを有し、
    前記シーケンサは、前記現フレームの垂直ライン数と前記最低垂直ライン数とに応じて前記消光期間を複数の期間に分割し、分割した複数の前記消光期間を、前記現フレームの
    垂直ライン数の映像を表示する前記フレーム期間に所定の期間ごとに配置し、
    前記発光制御部は、分割した複数の前記消光期間のそれぞれに対応して、前記表示パネルを消光する消光信号を出力する、
    請求項２に記載の表示パネルの制御装置。
  7. 分割した複数の前記消光期間のうち前記フレーム期間の最後に配置された前記消光期間は、前記複数の画素回路を初期化するための初期化期間を含む、
    請求項６に記載の表示パネルの制御装置。
  8. 前記シーケンサは、
    前記消光期間の長さをカウントする消光期間カウンタと、
    垂直ライン数をカウントするラインカウンタと、
    前記消光期間カウンタおよび前記ラインカウンタでのカウント値に基づいて、前記消光期間の分割および位置を制御するシーケンスを生成するシーケンス制御部とを有する、
    請求項６または７に記載の表示パネルの制御装置。
  9. 発光素子を有する画素回路が複数個行列状に配置された表示パネルと、
    前記表示パネルに表示される映像信号を前記画素回路に供給するソース駆動回路と、
    前記表示パネルに表示される前記映像信号の表示タイミングを制御する同期信号を、前記画素回路に供給するゲート駆動回路と、
    前記ゲート駆動回路および前記ソース駆動回路を制御する制御装置とを備え、
    前記制御装置は、
    外部から受信した映像信号を一時的に保持するデータ保持部と、
    外部から受信した垂直同期信号または前記映像信号の開始タイミングに基づいて、前記映像信号を前記データ保持部から前記表示パネルへ供給する同期制御部と、
    前記表示パネルを消光させる消光信号を出力して前記表示パネルの発光および消光を制御するデューティ制御部とを備え、
    前記同期制御部は、前記垂直同期信号を受信したときにフレーム期間を開始し、
    前記フレーム期間は、前記表示パネルを発光させる発光期間と、前記表示パネルを消光させる消光期間とからなり、
    前記デューティ制御部は、前記フレーム期間に前記表示パネルに表示される映像の、現フレームのフレーム期間を示す垂直ライン数とあらかじめ定められた最短のフレーム期間を示す最低垂直ライン数との比に基づいて、前記現フレームの垂直ライン数の映像の表示を行うときの前記フレーム期間における前記発光期間の長さと前記消光期間の長さの比が一定となるように、前記消光期間の長さを制御し、
    前記発光期間は、前記垂直ライン数が前記最低垂直ライン数である場合の前記発光期間である標準発光期間と、前記標準発光期間より短い短期発光期間とに分割され、
    前記消光期間は、前記垂直ライン数が前記最低垂直ライン数である場合の前記消光期間である標準消光期間と、前記標準消光期間より短い短期消光期間とに分割され、
    前記消光期間のうち、前記フレーム期間における最後に配置されるのは、前記標準消光期間である、
    表示装置。
  10. 前記デューティ制御部は、前記現フレームの垂直ライン数と前記最低垂直ライン数との比に基づいて、ゲート駆動回路から前記複数の画素回路に出力されるゲート信号の波形を生成するゲート波形生成パラメータを生成するデューティ演算部を有する、
    請求項９に記載の表示装置。
  11. 前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数をＶｎｏｗとすると、Ｖｎｏｗ／Ｖｍｉｎで表される、
    請求項１０に記載の表示装置。
  12. 前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数の前記最低垂直ライン数に対する差分をＶｄｉｆｆとすると、１＋Ｖｄｉｆｆ／Ｖｍｉｎで表される、
    請求項１０に記載の表示装置。
  13. 前記デューティ制御部は、
    前記現フレームの垂直ライン数と前記最低垂直ライン数とからあらかじめ算出された前記ゲート波形生成パラメータを記憶している記憶部を備え、
    前記デューティ制御部は、前記記憶部から、前記最低垂直ライン数および前記現フレームの垂直ライン数に対応する前記ゲート波形生成パラメータを選択し、
    前記デューティ制御部は、前記現フレームの垂直ライン数の映像表示を行うときに、前記最低垂直ライン数のフレーム期間の前記消光期間に、前記デューティ制御部により選択された前記ゲート波形生成パラメータを演算することで、前記消光期間の長さを調整する、
    請求項１０に記載の表示装置。
  14. 前記デューティ制御部は、
    前記表示パネルの発光および消光のシーケンスを出力するシーケンサと、
    前記シーケンサから出力されるシーケンスに基づいて、前記表示パネルの発光および消光を制御する発光制御部とを有し、
    前記シーケンサは、前記現フレームの垂直ライン数と前記最低垂直ライン数とに応じて前記消光期間を複数の期間に分割し、分割した複数の前記消光期間を、前記現フレームの垂直ライン数の映像を表示する前記フレーム期間に所定の期間ごとに配置し、
    前記発光制御部は、分割した複数の前記消光期間のそれぞれに対応して、前記表示パネルを消光する消光信号を出力する、
    請求項１０に記載の表示装置。
  15. 分割した複数の前記消光期間のうち前記フレーム期間の最後に配置された前記消光期間は、前記複数の画素回路を初期化するための初期化期間を含む、
    請求項１４に記載の表示装置。
  16. 前記シーケンサは、
    前記消光期間の長さをカウントする消光期間カウンタと、
    垂直ライン数をカウントするラインカウンタと、
    前記消光期間カウンタおよび前記ラインカウンタでのカウント値に基づいて、前記消光期間の分割および位置を制御するシーケンスを生成するシーケンス制御部とを有する、
    請求項１４または１５に記載の表示装置。
  17. 行列状に配置された複数の画素回路を有する表示パネルの駆動方法であって、
    垂直同期信号を受信または映像信号の開始タイミングを検出したときにフレーム期間を開始し、
    前記フレーム期間は、前記表示パネルを発光させる発光期間と、前記表示パネルを消光させる消光期間とからなり、
    前記垂直同期信号を受信または映像期間信号の開始タイミングに基づいて前記画素回路を初期化する初期化工程と、
    前記垂直同期信号を受信または映像期間信号の開始タイミングを検出した後、前記映像信号をデータ保持部に一時的に保持する書き込み工程と、
    デューティ制御部により、前記フレーム期間に前記表示パネルに表示される映像の、現フレームのフレーム期間を示す垂直ライン数とあらかじめ定められた最短のフレーム期間を示す最低垂直ライン数との比に基づいて、前記現フレームの垂直ライン数の映像の表示を行うときの前記フレーム期間における前記発光期間の長さと前記消光期間の長さの比が一定となるように前記消光期間の長さを調整する消光期間調整工程と、
    調整された前記消光期間に前記表示パネルを消光し、前記フレーム期間の前記消光期間以外の前記発光期間に前記表示パネルを発光させることにより、前記映像信号を表示させる映像表示工程とを含み、
    前記発光期間は、前記垂直ライン数が前記最低垂直ライン数である場合の前記発光期間である標準発光期間と、前記標準発光期間より短い短期発光期間とに分割され、
    前記消光期間は、前記垂直ライン数が前記最低垂直ライン数である場合の前記消光期間である標準消光期間と、前記標準消光期間より短い短期消光期間とに分割され、
    前記消光期間のうち、前記フレーム期間における最後に配置されるのは、前記標準消光期間である、
    表示パネルの駆動方法。
  18. 前記垂直同期信号を受信または映像期間信号の開始タイミングを検出した後に通知された前記現フレームの垂直ライン数と前記最低垂直ライン数との比に基づいて、ゲート駆動回路から前記複数の画素回路に出力されるゲート信号の波形を生成するゲート波形生成パラメータを生成するパラメータ導出工程を含み、
    前記消光期間調整工程において、前記最低垂直ライン数の映像表示を行うときの前記消光期間に前記パラメータ導出工程で生成された前記ゲート波形生成パラメータが演算されることで、前記消光期間が調整される、
    請求項１７に記載の表示パネルの駆動方法。
  19. 前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数をＶｎｏｗとすると、Ｖｎｏｗ／Ｖｍｉｎで表される、
    請求項１８に記載の表示パネルの駆動方法。
  20. 前記ゲート波形生成パラメータは、前記最低垂直ライン数をＶｍｉｎ、前記現フレームの垂直ライン数の前記最低垂直ライン数に対する差分をＶｄｉｆｆとすると、１＋Ｖｄｉｆｆ／Ｖｍｉｎで表される、
    請求項１８に記載の表示パネルの駆動方法。
  21. 前記パラメータ導出工程において、前記ゲート波形生成パラメータは、前記最低垂直ライン数と前記現フレームの垂直ライン数とからあらかじめ算出された前記ゲート波形生成パラメータを記憶している記憶部から選択され、
    前記消光期間調整工程において、前記最低垂直ライン数の映像表示を行うときの前記消光期間に、前記パラメータ導出工程において選択された前記ゲート波形生成パラメータを演算することで、前記消光期間の長さを調整する、
    請求項１８に記載の表示パネルの駆動方法。
  22. 前記消光期間調整工程においてデューティ制御部により前記消光期間の長さを調整した後、調整した前記消光期間を前記現フレームの垂直ライン数と前記最低垂直ライン数とに応じて複数の期間に分割する分割工程と、
    分割した複数の前記消光期間を、前記現フレームの垂直ライン数の映像を表示する前記フレーム期間に所定の期間ごとに配置する消光期間配置工程とを含む、
    請求項１８に記載の表示パネルの駆動方法。
  23. 分割した複数の前記消光期間のうち前記フレーム期間の最後に配置された前記消光期間は、前記複数の画素回路を初期化するための初期化期間を含む、
    請求項２２に記載の表示パネルの駆動方法。
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