JP2023062267A - 制御装置、表示装置及び制御方法 - Google Patents

Abstract

【課題】消費電力を低減可能な制御装置等を提供する。【解決手段】制御装置２０は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネル１０の制御装置であって、入力されるフレーム期間によらず、ｎ（ｎは２以上の整数）個のサブフレーム期間でフレーム期間を再構成するようにサブフレーム期間の個数を変更し、画像を表示させる制御を行う。制御装置２０は、入力された第１入力映像信号に基づく出力映像信号を、サブフレーム期間の単位で出力する信号処理部５０と、信号処理部５０から出力された出力映像信号と、表示パネル１０の動作を制御する制御信号とを表示パネル１０に供給する制御部６０とを備える。【選択図】図３

Description

本開示は、制御装置、表示装置及び制御方法に関し、特にディスプレイの表示輝度を制御する制御装置、表示装置及び制御方法に関する。

従来、表示装置において、フリッカ（ちらつき）が視認されることを抑制する技術が検討されている。例えば、輝度情報に対応して設定されるデューティ比に応じて１フレーム期間を構成するサブフレーム数を変化させ、サブフレーム内のデューティ比を１フレーム期間のデューティ比と同じにする技術が検討されている。これにより、輝度調整等により発光期間を変化させた場合においても、表示画面に発生するフリッカを抑制することができる。

また、近年、パーソナルコンピュータ、モバイルデバイス等のディスプレイにおける映像描画は、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と呼ばれる映像処理装置によって行われつつある。そして、ディスプレイの表示速度は、ＧＰＵの性能により決定されるようになりつつある。換言すると、近年では、ＧＰＵが処理する内容次第でフレーム期間（フレームレート）が変動するようになっている。

そこで、特許文献１には、フレーム期間が変動してもフリッカの発生を抑制することができる制御装置等が開示されている。具体的には、特許文献１には、入力されるフレーム期間によらず、ｎ（ｎは２以上の整数）個のサブフレームでフレーム期間を再構成するようにサブフレームの個数を変更し、画像を表示する制御装置等が開示されている。

特開２０２１－０７６８２８号公報

しかしながら、特許文献１の技術では、パネルＴＣＯＮ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）において、サブフレームレート単位になるようにフレームレートを変換するためのメモリが必要となり、消費電力に課題がある。

そこで、本開示は、消費電力を低減可能な制御装置、表示装置及び制御方法を提供する。

本開示の一態様に係る制御装置は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネルの制御装置であって、前記制御装置は、入力されるフレーム期間によらず、ｎ（ｎは２以上の整数）個のサブフレーム期間でフレーム期間を再構成するように前記サブフレーム期間の個数を変更し、画像を表示させる制御を行い、入力された第１入力映像信号に基づく出力映像信号を、前記サブフレーム期間の単位で出力する信号処理部と、前記信号処理部から出力された前記出力映像信号と、前記表示パネルの動作を制御する制御信号とを前記表示パネルに供給する制御部とを備える。

本開示の一態様に係る表示装置は、上記の制御装置と、前記制御装置からの前記制御信号が入力されるゲート駆動回路、及び、前記制御装置からの前記出力映像信号が入力されるソース駆動回路を有する前記表示パネルとを備える。

本開示の一態様に係る制御方法は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネルの制御方法であって、前記制御方法は、入力されるフレーム期間によらず、ｎ（ｎは２以上の整数）個のサブフレーム期間でフレーム期間を再構成するように前記サブフレーム期間の個数を変更し、画像を表示させることを含み、さらに、入力された入力映像信号に基づく出力映像信号を、前記サブフレーム期間の単位で出力し、前記出力映像信号と、前記表示パネルの動作を制御する制御信号とを前記表示パネルに供給することを含む。

本開示の一態様によれば、消費電力を低減可能な制御装置等を実現することができる。

図１は、実施の形態に係る表示装置の構成例を示す概略図である。 図２は、実施の形態に係る画素回路の構成を模式的に示す回路図である。 図３は、実施の形態に係る表示装置の機能構成の一例を示すブロック図である。 図４は、実施の形態に係る制御部が行うデューティ制御の概要を示す図である。 図５は、実施の形態に係る表示装置の機能構成の他の一例を示すブロック図である。 図６は、実施の形態に係る制御装置の動作を示すシーケンス図である。 図７は、実施の形態に係る信号処理部が有するフレームメモリへの映像信号の書き込み及び読み出しタイミングを説明するための模式図である。 図８は、実施の形態に係る制御装置のフレーム期間の発光期間と消光期間とを制御する動作の概要を示すフローチャートである。 図９Ａは、図８に示すステップＳ２２の詳細動作を示すフローチャートである。 図９Ｂは、図８に示すステップＳ２３の詳細動作を示すフローチャートである。 図１０は、実施の形態に係る制御装置が行うフレーム期間の発光期間と消光期間とを制御する動作の詳細の一例を示す図である。 図１１は、実施の形態の変形例に係る信号処理部が有するフレームメモリへの映像信号の書き込み及び読み出しタイミングを説明するための模式図である。

以下、実施の形態について、図面を参照しながら具体的に説明する。

なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。例えば、同一などの要素間の関係性を示す用語、並びに、数値、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度（例えば、５％程度）の差異をも含むことを意味する表現である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。

（実施の形態）
以下、本実施の形態に係る制御装置等について、図１～図１０を参照しながら説明する。本実施の形態では、表示装置に有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子を用いた場合を例に挙げて説明する。

［１．表示装置の構成］
まず、本開示の一態様に係る制御装置を備える表示装置の構成について、図１を参照しながら説明する。図１は、本実施の形態に係る表示装置１の構成例を示す概略図である。

図１に示すように、表示装置１は、表示パネル１０と、制御装置２０とで構成されている。表示装置１は、例えば有機ＥＬ発光パネルのプログレッシブ駆動方式により駆動される。

［１－１．表示パネルの構成］
表示パネル１０は、複数の画素回路３０を有する表示部１２を備え、また、表示部１２の周辺回路として、ゲート駆動回路１４と、ソース駆動回路１６とを備える。なお、表示部１２と、ゲート駆動回路１４と、ソース駆動回路１６と、走査線４０と、信号線４２とは、例えば、ガラス又はアクリル等の樹脂により形成されているパネル基板（不図示）に実装されている。

表示部１２は、外部から表示装置１に入力された映像信号（映像信号Ｒ、Ｇ、Ｂ）に基づいて映像を表示する。表示部１２は、図１に示すように、行列状に配置された複数の画素回路３０を備え、行状の走査線４０と、列状の信号線４２とが配線されている。表示部１２では、初期化動作、書き込み動作、及び、発光動作を複数の画素回路３０の行順次に実行される。

複数の画素回路３０は、表示パネル１０に有され、行列状に配置される。より具体的には、複数の画素回路３０のそれぞれは、走査線４０と信号線４２とが交差する位置に配置される。詳細は後述する。

走査線４０は、複数の画素回路３０の行ごとに配されている。走査線４０の一端は、画素回路３０に接続され、走査線４０の他端は、ゲート駆動回路１４に接続されている。

信号線４２は、複数の画素回路３０の列ごとに配されている。信号線４２の一端は、画素回路３０に接続され、信号線４２の他端は、ソース駆動回路１６に接続されている。

ゲート駆動回路１４は、走査線駆動回路とも呼ばれ、例えばシフトレジスタ等によって構成される。ゲート駆動回路１４は、走査線４０に接続されており、走査線４０にゲート制御信号を出力することで、画素回路３０が有する各トランジスタのオン及びオフを制御する。本実施の形態では、ゲート駆動回路１４は、画素回路３０が有する各トランジスタのオン及びオフを制御するゲート制御信号として、例えば制御信号ＷＳ、制御信号ＲＥＦ、制御信号ＩＮＩ及び消光信号ＥＮを、画素回路３０が有する各トランジスタのゲート（ゲート電極）に出力する。制御信号ＷＳ、制御信号ＲＥＦ、制御信号ＩＮＩ及び消光信号ＥＮは、制御信号の一例である。

ソース駆動回路１６は、信号線駆動回路とも呼ばれる。ソース駆動回路１６は、信号線４２に接続されており、制御装置２０からフレーム単位で供給される映像信号を、信号線４２に出力することで、当該映像信号を各画素回路３０に供給する。ソース駆動回路１６は、信号線４２を通して、画素回路３０の各々に対して映像信号に基づく輝度情報を電流値又は電圧値の形で書き込む。なお、ソース駆動回路１６に入力される映像信号は、例えば、ＲＧＢ三原色の色毎のデジタルシリアルデータ（映像信号Ｒ、Ｇ、Ｂ）である。ソース駆動回路１６に入力された映像信号Ｒ、Ｇ、Ｂは、ソース駆動回路１６の内部で行単位のパラレルデータに変換される。さらに、行単位のパラレルデータは、ソース駆動回路１６の内部で行単位のアナログデータに変換され、映像信号として信号線４２に出力される。

［１－２．画素回路の構成］
複数の画素回路３０は、例えばＮ行Ｍ列に配置されている。Ｎ、Ｍは、表示画面のサイズ及び解像度により異なる。例えば、ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）と呼ばれる解像度で、行内にＲＧＢ３原色に対応する画素回路３０が隣接する場合、Ｎは少なくとも１０８０行であり、Ｍは少なくとも１９２０×３列である。本実施の形態では、各画素回路３０は、有機ＥＬ素子を発光素子として有する。

画素回路３０の構成について、さらに図２を参照しながら説明する。図２は、本実施の形態に係る画素回路３０の構成を模式的に示す回路図である。

図２に示すように、画素回路３０は、発光素子３２と、駆動トランジスタ３３と、スイッチトランジスタ３４、３６及び３７と、選択トランジスタ３５と、画素容量３８とを備える。なお、図２において、画素容量３８はＣｓとも表記されている。

発光素子３２は、カソードが電源Ｖｃａｔｈ（負電源線）に接続されており、アノードが駆動トランジスタ３３のソースに接続されている。発光素子３２は、駆動トランジスタ３３から供給される、映像信号の信号電圧に対応した電流が流れることにより、当該信号電圧に応じた輝度で発光する。発光素子３２は、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの有機ＥＬ素子である。例えば、画像を表示する表示パネル１０を構成する画素回路３０（画素）は、有機ＥＬ素子を含む電流駆動で発光する発光素子３２から構成される。なお、発光素子３２は、有機ＥＬ素子に限らず、無機ＥＬ素子又はＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの自発光素子でもよいし、電流駆動で制御する素子であれば自発光素子でなくてもよい。

駆動トランジスタ３３は、ゲートが画素容量３８の一方の電極等に接続され、ドレインがスイッチトランジスタ３４のソースに接続され、ソースが発光素子３２のアノードに接続されている。図２では、さらにソースが画素容量３８の他方の電極等に接続されている。駆動トランジスタ３３は、ゲート－ソース間に印加された信号電圧から、当該信号電圧に対応した電流（ドレイン－ソース間の電流とも記載する）に変換する。そして、駆動トランジスタ３３は、オン状態となることで、ドレイン－ソース間の電流を発光素子３２に供給することで発光素子３２を発光させる。駆動トランジスタ３３は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

スイッチトランジスタ３４は、ゲートが走査線４０に接続され、ソース及びドレインの一方が電源Ｖｃｃに接続され、ソース及びドレインの他方が駆動トランジスタ３３のドレインに接続されている。スイッチトランジスタ３４は、走査線４０から供給される消光信号ＥＮに応じてオン状態又はオフ状態となる。スイッチトランジスタ３４は、オン状態となることで駆動トランジスタ３３を電源Ｖｃｃに接続し、駆動トランジスタ３３のドレイン－ソース間の電流を発光素子３２に供給させる。本実施の形態では、スイッチトランジスタ３４がオン状態となり、かつ、スイッチトランジスタ３７がオフ状態となることで駆動トランジスタ３３を電源Ｖｃｃに接続し、駆動トランジスタ３３のドレイン－ソース間の電流を発光素子３２に供給させる。スイッチトランジスタ３４は、例えば、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成される。

選択トランジスタ３５は、ゲートが走査線４０に接続され、ソース及びドレインの一方が信号線４２に接続され、ソース及びドレインの他方が画素容量３８の一方の電極に接続されている。選択トランジスタ３５は、走査線４０から供給される制御信号ＷＳに応じてオン状態又はオフ状態となる。選択トランジスタ３５は、オン状態となることで、信号線４２から供給される映像信号の信号電圧を画素容量３８の電極に印加し、当該信号電圧に応じた電荷を画素容量３８に蓄積させる。選択トランジスタ３５は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

スイッチトランジスタ３６は、ゲートが走査線４０に接続され、ソース及びドレインの一方が電源Ｖｒｅｆに接続され、ソース及びドレインの他方が画素容量３８の一方の電極等に接続されている。スイッチトランジスタ３６は、走査線４０から供給される制御信号ＲＥＦに応じてオン状態又はオフ状態となる。スイッチトランジスタ３６は、オン状態となることで、画素容量３８の電極を電源Ｖｒｅｆの電圧（基準電圧）に設定する。スイッチトランジスタ３６は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

スイッチトランジスタ３７は、ゲートが走査線４０に接続され、ソース及びドレインの一方がスイッチトランジスタ３４のソース及び駆動トランジスタ３３のドレインに接続され、ソース及びドレインの他方が電源Ｖｉｎｉに接続されている。スイッチトランジスタ３７は、走査線４０から供給される制御信号ＩＮＩに応じてオン状態又はオフ状態となる。スイッチトランジスタ３７は、駆動トランジスタ３３がオン状態であり、スイッチトランジスタ３４がオン状態にあって電源Ｖｃｃとの接続が遮断されている中で、オン状態となることで、発光素子３２のアノードを電源Ｖｉｎｉの電圧（基準電圧）に設定する。スイッチトランジスタ３７は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

画素容量３８は、一方の電極が、駆動トランジスタ３３のゲート及び選択トランジスタ３５のソース及びスイッチトランジスタ３６のソースに接続され、他方の電極が駆動トランジスタ３３のソースに接続されたコンデンサである。画素容量３８は、信号線４２から供給された信号電圧に対応した電荷を蓄積する。画素容量３８は、例えば、選択トランジスタ３５及びスイッチトランジスタ３６がオフ状態となった後に、駆動トランジスタ３３のゲート－ソース電極間の電圧を安定的に保持する。このように、画素容量３８は、選択トランジスタ３５及びスイッチトランジスタ３６がオフ状態のときに、蓄積された電荷による信号電位に応じて、駆動トランジスタ３３のゲート・ソース間に電圧を印加する。

ＥＬ容量３９は、ＥＬ素子に内在する寄生容量であり、この容量がチャージされて電極間の電圧が上昇した後に、ＥＬ素子側に電流が流れだし、ＥＬ素子が発光を開始する。

なお、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３６及びスイッチトランジスタ３７の各トランジスタの導電型は、上述したものに限られず、ｎ型とｐ型のＴＦＴを適宜混在させてもよい。また、スイッチトランジスタ３４の導電型は、上述したものに限られず、ｎ型のＴＦＴであってもよい。また、各トランジスタは、ポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴ等で構成されていてもよい。

［１－３．制御装置の構成］
本開示の一態様に係る制御装置２０は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するものの、正確なフレーム期間が予めわからない場合の表示パネル１０の制御装置である。制御装置２０は、入力されるフレーム期間によらず、固定長のサブフレーム（サブフレーム期間）で表示フレーム期間を再構成して、画像を表示するための制御を行う。本実施の形態において、入力されるフレーム期間（入力フレーム長）によらず、サブフレーム期間（サブフレーム長）は固定されており、制御装置２０は、入力フレーム長によって、サブフレーム数を変更する制御を行う。以下、本開示の一態様として、本実施の形態に係る制御装置２０について、さらに図３を参照しながら説明する。図３は、実施の形態に係る表示装置１の機能構成の一例を示すブロック図である。

図１及び図３に示すように、制御装置２０は、信号処理部５０と、制御部６０とを有する。なお、制御装置２０は、表示パネル１０の外部に配置される。制御装置２０は、例えば、外部システム回路基板（不図示）上に形成される。また、制御装置２０は、外部から供給される垂直同期信号ＶＳ、水平同期信号ＨＳ、映像期間信号ＤＥに基づいて、各種制御信号を生成する。

信号処理部５０は、例えば、スケーラとしての機能を有し、表示装置１の外部の信号源７０から供給される映像信号を、所定のタイミングごとに制御部６０に出力する。信号処理部５０は、信号源７０から供給された映像信号をフレームメモリ５１に記憶し、所定のタイミングごとにフレームメモリ５１から映像信号を読み出し、読み出した映像信号を制御部６０に出力する。フレームメモリ５１に対する映像信号の読み出し及び読み書きについては、後述する（図７を参照）。なお、信号源７０は、例えば、パーソナルコンピュータ、ゲーム機等の端末装置であるが、これに限定されない。

所定のタイミングは、１フレーム期間に基づいて設定される。具体的には、所定のタイミングは、１フレーム期間に基づくサブフレーム期間に設定される。本実施の形態では、所定のタイミングは、サブフレーム期間の単位である。つまり、信号処理部５０は、サブフレーム期間の単位でフレームメモリ５１から映像信号を読み出し、読み出した映像信号を制御部６０に出力する。サブフレーム期間は、予め通知されるライン数に基づいて規定される期間であり、各フレームはこのサブフレームのｎ倍で表現される。

サブフレーム期間は、例えば、１フレーム期間が１４４Ｈｚである場合、７２０Ｈｚ（１．３９ｍｓ）であってもよい。この場合、各フレームはサブフレームの５倍で表現されるとも言える。なお、ｎは、５であることに限定されない。サブフレーム期間は、例えば、表示装置１に搭載されるＧＰＵが変動可能であるフレーム期間のうち、最短のフレーム期間（１フレーム期間）に基づいて設定されていてもよい。

なお、サブフレーム期間は、予め設定されており、信号処理部５０が有するメモリに記憶されていてもよい。つまり、信号処理部５０は、サブフレーム期間を決定してもよい。

また、信号処理部５０は、サブフレームあたりのライン数（表示ライン数）に関する情報を制御部６０から取得し、取得した当該情報に基づいて、制御部６０に出力する映像信号を生成してもよい。信号処理部５０は、例えば、フレームメモリ５１に記憶されている映像信号（信号源７０から取得した映像信号であり、第１入力映像信号の一例）に対して、ライン数に応じた所定の信号処理を行った映像信号（出力映像信号の一例）を生成し、生成した映像信号を制御部６０に出力してもよい。なお、第１入力映像信号と出力映像信号とは、同一の信号であってもよい。以下では、第１入力映像信号と出力映像信号とが同一の信号である例について説明し、単に映像信号とも記載する。

サブフレームあたりのライン数は、例えば、ユーザにより表示部１２の設定（例えば、解像度、表示画面における表示領域などの設定）が変更されることで、変化し得る。

このように、信号処理部５０は、画像を表示する表示パネル１０のサブフレーム期間におけるライン数を示す情報を制御部６０から取得し、当該情報に基づいて制御部６０に出力するための映像信号を生成してもよい。信号処理部５０は、例えば、当該情報に応じた映像信号を生成し制御部６０に出力する。

なお、サブフレーム期間におけるライン数は、予め設定され、メモリに記憶されていてもよい。そして、信号処理部５０は、当該情報をメモリから読み出し、読み出した当該情報に基づいて制御部６０に出力するための映像信号を生成してもよい。

フレームメモリ５１は、映像信号を記憶する記憶装置である。フレームメモリ５１は、書き込みポート（Ｗ）の数と、読み出しポート（Ｒ）の数とがそれぞれ１である「１Ｗ１Ｒタイプ」のメモリである。つまり、フレームメモリ５１は、書き込みと読み出しとを同時に行うことができる。フレームメモリ５１は、半導体メモリなど、一般的な記憶機能を有するものであれば特に限定されない。フレームメモリ５１は、メモリの一例である。

フレームメモリ５１は、少なくとも１画面分（１フレーム分）の映像信号を記憶可能な記憶容量を有する。本実施の形態では、フレームメモリ５１は、１画面分の記憶容量に加えて、上記の所定のタイミングに応じた記憶容量を有する。フレームメモリ５１の記憶容量については、後述する。

制御部６０は、例えば、ＴＣＯＮ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）としての機能を有し、表示装置１の全体の動作を制御する。制御部６０は、信号処理部５０から出力された映像信号と、ゲート駆動回路１４及びソース駆動回路１６を制御する制御信号（表示パネル１０の動作を制御する制御信号の一例）とを表示パネル１０に供給する。具体的には、制御部６０は、映像信号が所望のタイミングで表示部１２に表示されるように、ゲート駆動回路１４を制御するためのゲート制御信号を生成し、生成したゲート制御信号をゲート駆動回路１４に出力する。制御部６０は、例えば、垂直同期信号ＶＳ、水平同期信号ＨＳ、映像期間信号ＤＥに基づいて生成したゲート制御信号を、ゲート駆動回路１４に対して出力する。本実施の形態では、制御部６０は、垂直同期信号ＶＳ又は映像期間信号ＤＥの受信を検出する。

本実施の形態では、制御部６０は、発光期間及び消光期間を一定の時間間隔で繰り返す複数のサブフレーム期間を実行させるゲート制御信号を生成する。制御部６０は、信号処理部５０によりフレーム期間の開始を示す信号が検出されると、検出時に実行するサブフレーム期間の次のサブフレーム期間では、消光期間中に初期化期間を実行させるゲート制御信号を生成する。制御部６０は、それ以外すなわちフレーム期間の開始を示す信号を検出しないときには、一定の時間間隔の発光期間及び消光期間からなるサブフレーム期間を繰り返し実行させるゲート制御信号を生成する。また、制御部６０は、映像信号のデジタルシリアルデータをソース駆動回路１６に対して供給する。

制御部６０は、信号処理部５０から取得した映像信号を一時的に保持するフレームメモリを有していない。例えば、制御装置２０は、信号処理部５０及び制御部６０のうち、信号処理部５０のみが映像信号を記憶するためのフレームメモリを有している。つまり、制御部６０は、映像信号Ｒ、Ｇ、Ｂのデジタルシリアルデータをソース駆動回路１６に供給するタイミングの制御（フレームレートを変換する制御）を行っていない。本開示においては、当該タイミングの制御は、信号処理部５０により行われる。換言すると、制御部６０は、映像信号を遅延させて出力する処理を行わない。

信号処理部５０と制御部６０との間の通信インターフェースの規格は、特に限定されないが、例えば、ｅＤＰ（ｅｍｂｅｄｄｅｄ ＤｉｓｐｌａｙＰｏｒｔ）が用いられてもよい。また、信号処理部５０と制御部６０との間は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）バスなどを介して通信可能に接続されていてもよい。

また、信号処理部５０と制御部６０とは、互いに異なるＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップにより構成されてもよい。信号処理部５０と制御部６０とは、例えば、同一の基板に実装された互いに異なるＩＣチップであってもよい。

また、上記のように、制御装置２０は、例えば、制御装置２０内のフレームメモリ（例えば、フレームメモリ５１）への映像信号の書き込みを１回のみ行い、かつ、当該フレームメモリからの映像信号の読み出しを少なくとも１回行う。言い換えると、制御装置２０は、信号源７０から映像信号が供給されてから、当該映像信号のフレームメモリ（例えば、フレームメモリ５１）への書き込みを１回のみ行い、かつ、当該フレームメモリからの当該映像信号の読み出しを少なくとも１回行うだけで、当該映像信号を表示パネル１０に出力する。

ここで、図４は、本実施の形態に係る制御部６０が行うデューティ制御の概要を示す図である。なお、図４に示すゲート制御信号は、スイッチトランジスタ３４のゲートに入力される信号である。

制御部６０は、フレーム期間の開始を示す信号を検出する。フレーム期間の開始を示す信号は、垂直同期信号ＶＳであってもよいし、映像期間信号ＤＥであってもよい。以下、フレーム期間は可変であるとして説明するが、固定であってもよい。

制御部６０は、ゲート駆動回路１４に、図４に示すようなデューティ制御を行わせるためのゲート制御信号を生成する。より具体的には、制御部６０は、当該信号を検出した場合、当該信号を検出した時点から所定時間後に、フレーム期間として、フレーム期間を構成するｎ（ｎは２以上の整数）個のサブフレーム期間を最初のサブフレーム期間から順次開始させるゲート制御信号を生成する。そして、このゲート制御信号により、複数のサブフレーム期間のすべては、予め定められた同一の長さの期間になり、かつ、複数のサブフレーム期間における発光期間及び消光期間の割合であるデューティ比が予め定められた同一の比となるように制御される。

なお、複数のサブフレーム期間のそれぞれは、予め定められた同一の長さの期間に限定されず、同一の（完全同一に限らず一定の誤差を含み同一とみなせる範囲を含む）長さとなる期間で構成されていてもよい。制御部６０は、ｎ個の各サブフレーム期間が、予め定められた同一の長さとなる期間で構成されるように制御してもよい。同様に、発光期間及び消光期間の割合であるデューティ比は、予め定められた同一の比である場合に限定されず、同一の比（完全同一の比に限らず一定の誤差を含み同一の比とみなせる範囲）であればよい。

また、制御部６０は、ｎ個のサブフレーム期間の最初のサブフレーム期間における消光期間（例えば、図４に示すゲート制御信号のハッチングされている期間）に、複数の画素回路３０を初期化するための初期化期間を含むように制御するゲート制御信号を生成する。

なお、当該所定時間は、ｎ個のサブフレーム期間の最後のサブフレーム期間の実行中に、フレーム期間の次のフレーム期間の開始を示す信号が検出された場合、最後のサブフレーム期間中の当該信号の検出時点から当該最後のサブフレーム期間の終了時点までの期間となる。

図４に示す例で説明すると、制御部６０は、１フレーム期間をそれぞれ同一の長さの複数のサブフレーム期間で構成し、それぞれで同一の長さの消光期間となるように同一のデューティ比をそれぞれのサブフレーム期間に設定するゲート制御信号を生成する。制御部６０は、発光期間及び消光期間の割合であるデューティ比を、予め定められた同一の比となるように制御するとも言える。

ただし、制御部６０は、１フレーム期間を構成する最初のサブフレーム期間の消光期間には初期化期間を含ませるゲート制御信号を生成する。図４では、１フレーム期間が１４４Ｈｚであり、サブフレーム期間が７２０Ｈｚ（１．３９ｍｓ）であり、１フレーム期間が５個のサブフレーム期間で構成される場合の例が示されている。図４に示すゲート制御信号がＨｉｇｈとなる期間が消光期間に対応し、ゲート制御信号がＨｉｇｈとなる期間のうちハッチングされている期間が初期化期間を含む消光期間に対応する。スイッチトランジスタ３４は、ｐ型のトランジスタであるので、ゲート制御信号がＨｉｇｈとなる期間ではオフ状態となり、ゲート制御信号がＬｏｗとなる期間ではオン状態となる。

なお、制御装置２０の構成は、図３に示す構成に限定されない。図５は、本実施の形態に係る表示装置１の機能構成の他の一例を示すブロック図である。

図５に示すように、信号処理部５０及び制御部６０は、１チップ化されていてもよい。つまり、信号処理部５０及び制御部６０は、１つのＩＣチップにより構成されてもよい。この場合、制御装置２０内の記憶装置に記憶されているサブフレームあたりのライン数に関する情報が、制御装置２０内において分配されることで、信号処理部５０は、当該情報を取得する。

上記のように、制御装置２０は、例えば、ＴＣＯＮとしての機能を有し、さらに信号処理部５０の機能が内蔵されていてもよい。

［２．制御装置の動作］
続いて、上記のように構成される制御装置２０の動作について、図６～図１０を参照しながら説明する。図６は、本実施の形態に係る制御装置２０の動作を示すシーケンス図である。

図６に示すように、信号処理部５０は、表示装置１に電源が入力されることにより起動する（Ｓ１１）と、制御部６０にサブフレームのライン数を要求し（Ｓ１２）、制御部６０は、当該要求に基づいてサブフレームのライン数（サブフレーム期間）を信号処理部５０に通知する（Ｓ１３）。ステップＳ１２及びＳ１３において、信号処理部５０は、制御部６０からサブフレームあたりのライン数を読み出すとも言える。信号処理部５０は、例えば、ｅＤＰのＤＰＣＤ（ＤｉｓｐｌａｙＰｏｒｔ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｄａｔａ）アドレスなどを用いることで、制御部６０からサブフレームあたりのライン数を読み出すことができる。

なお、ステップＳ１２及びＳ１３の処理は、初回の起動時に１度だけ行われてもよいし、表示装置１のライン数に関する設定が変更されるたびに行われてもよい。

次に、信号処理部５０は、フレーム期間の開始を示す信号を検出すると映像開始を検出し（Ｓ１４）、フレームの先頭を制御部６０に通知する（Ｓ１５）。信号処理部５０は、取得した映像信号の表示を開始するフレームを通知する。信号処理部５０は、例えば、現在のサブフレームの次のサブフレームを、フレームの先頭として通知してもよい。信号処理部５０は、ステップＳ１５において、例えば、次のサブフレームで初期化する（初期化動作を行う）ことを通知する。信号処理部５０は、フレーム期間の開始を示す信号を検出した場合、検出時に実行しているサブフレーム期間の次のサブフレーム期間では、消光期間に初期化期間を含めることを、制御部６０に出力してもよい。

次に、信号処理部５０は、フレーム期間を調整する（Ｓ１６）。信号処理部５０は、ステップＳ１４で信号を検出した時点から所定時間後に、消光期間に初期化期間を含めたサブフレーム期間（初期化）を実行するように、フレーム期間を調整する。そして、信号処理部５０は、ステップＳ１６でフレーム期間を調整した後、次のサブフレームの開始を制御部６０に通知する。

次に、制御部６０は、画素回路３０を初期化する初期化動作を行わせる（Ｓ１７）。制御部６０は、フレーム期間の開始を示す信号が検出された場合（次のサブフレームの開始の通知を取得した場合）、信号を検出した時点から所定時間後に、消光期間に初期化期間を含めたサブフレーム期間を実行するとも言える。初期化期間を含めたサブフレーム期間をサブフレーム期間（初期化）とも記載する。サブフレーム期間（初期化）は、フレーム期間として、フレーム期間を構成する複数のサブフレーム期間のうちの最初のサブフレーム期間である。

なお、画素回路３０の初期化とは、信号電圧に対応した電荷を画素容量３８に蓄積する（書き込まれる）前に、発光素子３２及びＥＬ容量３９に逆バイアスをかけて初期化、画素容量３８の電極間電圧を駆動トランジスタ３３の特性ズレに合わせて補正する（リセットする）ことである。画素回路３０の初期化期間とは、発光素子３２及びＥＬ容量３９に逆バイアスをかけて初期化、画素容量３８の電極間電圧を駆動トランジスタ３３の特性ズレにあわせて補正（リセット）しておくための期間である。なお、本実施の形態では、画素回路３０の初期化期間中には、発光素子３２が消光されている。換言すると、画素回路３０の初期化期間は、消光期間(非発光期間とも呼ばれる)に含まれる。

次に、信号処理部５０は、タイミング調整して、書き込みタイミングに合わせて映像信号を制御部６０に出力する（Ｓ１８）。信号処理部５０は、例えば、サブフレーム期間の時間間隔ごとに映像信号を制御部６０に出力する。信号処理部５０は、サブフレーム期間に応じたフレームレートの変換処理を行うとも言える。

そして、制御部６０は、ステップＳ１７において画素回路３０を初期化した後、信号処理部５０からの映像信号の画素回路３０への書き込みを開始する。

ステップＳ１４～Ｓ１８の処理は、毎フレーム繰り返し行われる。

ここで、信号処理部５０における映像信号の入出力について、図７を参照しながら説明する。図７は、本実施の形態に係る信号処理部５０が有するフレームメモリ５１への映像信号の書き込み及び読み出しタイミングを説明するための模式図である。

図７の横軸は、時間を示す。また、図７の縦軸の上側は、フレームメモリ５１への映像信号の書き込みを示しており、信号源７０からの映像信号の書き込みタイミングを示しているとも言える。また、縦軸の下側は、フレームメモリ５１からの映像信号の読み出しを示しており、制御部６０への映像信号の出力タイミングを示しているとも言える。また、図７は、映像信号Ｉ１～Ｉ６の６フレーム分の映像信号における、フレームメモリ５１に対する入出力タイミングを示す。

また、図７では、１フレーム期間が１４４Ｈｚであり、サブフレーム期間が７２０Ｈｚであり、かつ、サブフレーム期間が一定である場合について示している。時間ｔ１１、ｔ１２、ｔ１６、ｔ２０、ｔ２２及びｔ２４のそれぞれは、映像信号Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５及びＩ６のそれぞれの書き込み開始タイミングを示す。時間ｔ１３、ｔ１５、ｔ１７、ｔ１９、ｔ２３のそれぞれは、映像信号Ｉ２、Ｉ２、Ｉ３、Ｉ３及びＩ４のそれぞれの読み出し開始タイミングを示す。また、時間ｔ１７及びｔ１８の間の期間は、１フレーム期間であり、本実施の形態では、６．９４ｍｓ（１４４Ｈｚ）である。また、時間ｔ１４は映像信号Ｉ２の１回目の出力完了タイミングを示しており、時間ｔ１７は映像信号Ｉ２の２回目の出力完了タイミングを示しており、時間ｔ１８は映像信号Ｉ３の１回目の出力完了タイミングを示しており、時間ｔ２１は映像信号Ｉ３の２回目の出力完了タイミングを示している。時間ｔ１４及びｔ１５の間の期間、時間ｔ１８及びｔ１９の間の期間、並びに、時間ｔ２１及びｔ２３の間の期間のそれぞれは、例えば、サブフレーム期間であり、本実施の形態では、１．３９ｍｓ（７２０Ｈｚ）であるとする。

図７に示すように、信号処理部５０は、時間ｔ１１において映像信号Ｉ１のフレームメモリ５１への書き込みを開始し、かつ、書き込み中に映像信号Ｉ１をフレームメモリ５１から読み出す。これは、映像信号Ｉ１のフレームメモリ５１への書き込み中に、前回の出力からサブフレーム期間（１．３９ｍｓ（７２０Ｈｚ））が経過し、映像信号を出力するタイミング（所定のタイミング）となったためである。読み出された映像信号Ｉ１は、制御部６０に出力される。映像信号Ｉ１は、フレームメモリ５１への書き込みが開始されてからほぼ遅延なく読み出されている。

次に、信号処理部５０は、時間ｔ１２において映像信号Ｉ２のフレームメモリ５１への書き込みを開始し、かつ、書き込み中である時間ｔ１３において映像信号Ｉ２をフレームメモリ５１から読み出す。時間ｔ１３は、所定のタイミング（サブフレーム期間の単位ごとのタイミング）である。映像信号Ｉ１の読み出し完了後すぐにサブフレーム期間が経過したタイミングとなったため、映像信号Ｉ１の読み出し完了後すぐに映像信号Ｉ２の読み出しが開始されている。読み出された映像信号Ｉ２は、制御部６０に出力される。映像信号Ｉ２は、フレームメモリ５１への書き込みが開始されてからほぼ遅延なく読み出されている。

時間ｔ１５は、時間ｔ１３の次に映像信号を出力するタイミングである。この時点で、フレームメモリ５１には、映像信号Ｉ２の次のフレームである映像信号Ｉ３が記憶されていない。つまり、信号処理部５０は、映像信号Ｉ３を取得していない。換言すると、フレームメモリ５１には、映像信号Ｉ２が記憶されている。

時間ｔ１６においてフレームメモリ５１に映像信号Ｉ３の書き込みが開始される。映像信号Ｉ２のうち出力したデータ部分に、新たに取得した映像信号Ｉ３が上書きされる。映像信号Ｉ３の書き込み途中において、映像信号Ｉ２の読み出しが終了する。これは、フレームメモリ５１から映像信号Ｉ３が読み出し可能となったことを意味する。そして、時間ｔ１７～ｔ１８においてフレームメモリ５１から映像信号Ｉ３が読み出される。時間ｔ１７は、所定のタイミング（サブフレーム期間の単位ごとのタイミング）である。

ここで、映像信号Ｉ３は、フレームメモリ５１への書き込みが開始された時点で映像信号Ｉ２の読み出し中であるので、その分遅延して読み出されている。映像信号Ｉ３は、例えば、フレームメモリ５１への書き込みが開始されてから１垂直期間の半分程度の期間、遅延して読み出されている。映像信号Ｉ３の読み出しの遅延は、映像信号Ｉ１及びＩ２より大きくなっている。なお、１垂直期間は、例えば、１フレーム期間に相当する。

時間ｔ２３は、所定のタイミング（サブフレーム期間の単位ごとのタイミング）である。また、時間ｔ２１は、所定のタイミングではない。

時間ｔ２０においてフレームメモリ５１に映像信号Ｉ４の書き込みが開始される。映像信号Ｉ３のうち出力したデータ部分に、新たに取得した映像信号Ｉ４が上書きされる。映像信号Ｉ４の書き込み途中において、映像信号Ｉ３の読み出しが終了する。これは、フレームメモリ５１から映像信号Ｉ４が読み出し可能となったことを意味する。

次に、信号処理部５０は、時間ｔ２３から映像信号Ｉ４の読み出しを開始する。信号処理部５０は、制御部６０に出力する映像信号Ｉ４のタイミングを制御する。

ここで、映像信号Ｉ４は、フレームメモリ５１への書き込みが開始された時点で映像信号Ｉ３の読み出し中であるので、その分遅延して読み出されている。映像信号Ｉ４は、例えば、フレームメモリ５１への書き込みが開始されてから１垂直期間＋１サブフレーム期間（例えば、１．３９ｍｓ）程度の期間、遅延して読み出されている。映像信号Ｉ４の読み出しの遅延は、映像信号Ｉ３より大きくなっている。このように、映像信号に対する処理遅延が積みあがって、結果として映像信号Ｉ４は、１垂直期間＋１サブフレーム期間程度ずれて読み出されることになる。

また、図７では、時間ｔ２２においてフレームメモリ５１に映像信号Ｉ５の書き込みが開始される。映像信号Ｉ４はまだ出力されていないので、映像信号Ｉ４に映像信号Ｉ５を上書きできない。そのため、フレームメモリ５１は、映像信号Ｉ４を記憶する記憶容量（１画面分の記憶容量）と、時間ｔ２２～ｔ２３の間に書き込まれる映像信号Ｉ５を記憶する記憶容量とを有するとよい。時間ｔ２２～ｔ２３の間の最大期間は、サブフレーム期間である。つまり、信号処理部５０は、映像信号Ｉ５の受信中において、最大でサブメモリ期間分、映像信号Ｉ４を遅延させて出力する。

よって、フレームメモリ５１は、１画面分の記憶容量に加え、サブフレーム期間に相当する記憶容量（遅延分に相当する記憶容量）を有する。フレームメモリ５１は、例えば、１画面分、及び、サブフレーム期間分の映像信号を記憶可能な記憶容量を有するとよい。サブフレーム期間のフレームレート（例えば、７２０Ｈｚ）が１フレーム期間のフレームレート（例えば、１４４Ｈｚ）のｎ倍である場合、フレームメモリ５１は、１画面分に加えて１／ｎ画面分の記憶容量を有するとよい。本実施の形態では、サブフレーム期間が７２０Ｈｚ（１フレームの５倍）であるので、フレームメモリ５１は、１画面分に加えて１／５画面分の記憶容量を有する。

これにより、フレームメモリ５１に書き込まれた映像信号のそれぞれを制御部６０に出力することが求められる場合において、書き込まれた映像信号が削除される前に、サブフレーム期間ごとに映像信号を出力することが可能となる。

例えば、制御部が映像信号をソース駆動回路１６に出力するタイミングを制御する場合、当該制御部にはサブフレームレート単位になるようにフレームレートを変換するためのフレームメモリが必要である。このような制御装置では、信号処理部及び制御部のそれぞれにおいて、フレームメモリへの映像信号の書き込み及び読み出しが行われる。つまり、フレームメモリへの映像信号の書き込みが２回行われ、かつ、当該映像信号の読み出しが少なくとも２回行われる。

一方、本実施の形態に係る制御装置２０では、映像信号をソース駆動回路１６に出力するタイミングの制御（フレームレートの変換）を、制御部６０（例えば、ＴＣＯＮ）ではなく信号処理部５０（例えば、スケーラ）が行う。換言すると、制御装置２０では、信号処理部５０がサブフレームレート単位になるようにフレームレートを変換する処理を行う。これにより、制御部６０において、サブフレームレート単位になるようにフレームレートを変換するためのフレームメモリが不要となる。このような制御装置２０では、信号処理部５０のフレームメモリ５１への映像信号の書き込み及び読み出しのみが行われる。つまり、フレームメモリへの映像信号の書き込みが１回で済み、かつ、当該映像信号の読み出しが少なくとも１回で済む。フレームメモリへの映像信号の書き込み及び読み出しごとに消費電力が生じるので、制御装置２０によれば、制御部が映像信号をソース駆動回路１６に出力するタイミング（フレームレートの変換）を制御する場合に比べて、制御装置２０で消費される消費電力を低減することができる。

上記のように、信号処理部５０は、１画面分、及び、サブフレーム期間分（１サブフレーム期間分）の映像信号を記憶可能な記憶容量を有するフレームメモリ５１を有し、当該フレームメモリ５１に記憶された映像信号（第１入力映像信号）に基づく映像信号（出力映像信号）を、サブフレーム期間の単位で出力する。

なお、フレームメモリ５１の記憶容量は、１画面分、及び、サブフレーム期間分（１サブフレーム期間分）の映像信号を記憶可能な記憶容量であることに限定されず、１画面分より多く、かつ、１画面分、及び、サブフレーム期間分（１サブフレーム期間分）以下の映像信号を記憶可能な記憶容量であってもよい。

なお、上記のように動作することで、映像信号の書き込みは一定時間間隔では行われていない場合であっても、映像信号の読み出しを、一定時間間隔（サブフレーム期間の間隔）ごとに行うことができる。

続いて、本実施の形態に係る制御装置２０の詳細な動作について、図８～図１０を参照しながら説明する。図８は、本実施の形態に係る制御装置２０のフレーム期間の発光期間と消光期間とを制御する動作の概要を示すフローチャートである。

図８に示すように、まず、制御装置２０は、フレーム期間の開始を示す信号を検出したかを、常時確認している（Ｓ２１）。フレーム期間の開始を示す信号は、垂直同期信号ＶＳ又は映像期間信号ＤＥである。例えば、信号処理部５０が当該確認を行う。ステップＳ２１は、図６に示すステップＳ１４に対応する。

ステップＳ２１において、制御装置２０は、フレーム期間の開始を示す信号を検出した場合（Ｓ２１でＹｅｓ）、信号を検出した時点から所定時間後に、消光期間に初期化期間を含めたサブフレーム期間（初期化）を実行する（Ｓ２２）。サブフレーム期間（初期化）は、フレーム期間として、フレーム期間を構成する複数のサブフレーム期間のうちの最初のサブフレーム期間である。ステップＳ２２は、図６に示すステップＳ１７に対応する。

次に、制御装置２０は、サブフレーム期間（消光）を実行する（Ｓ２３）。サブフレーム期間（消光）は、フレーム期間として、フレーム期間を構成する複数のサブフレーム期間のうちの最初のサブフレーム期間を除いたサブフレーム期間である。

次に、制御装置２０は、ステップＳ２３のサブフレーム期間（消光）を実行中に、フレーム期間の開始を示す信号を検出した場合（Ｓ２４でＹｅｓ）、ステップＳ２２に戻り、所定の時間後として、実行中のサブフレーム期間（消光）の終了後に、サブフレーム期間（初期化）を実行する。一方、制御装置２０は、サブフレーム期間（消光）を実行中に、フレーム期間の開始を示す信号を検出しなかった場合（Ｓ２４でＮｏ）、ステップＳ２３に戻り、実行中のサブフレーム期間（消光）の終了後に、サブフレーム期間（消光）を実行する。例えば、ステップＳ２４の判定は、信号処理部５０が行う。

続いて、サブフレーム期間（初期化）、及び、サブフレーム期間（消光）を実行する際の詳細動作について、図９Ａ～図１０を参照しながら説明する。図９Ａは、図８に示すステップＳ２２の詳細動作を示すフローチャートである。図９Ｂは、図８に示すステップＳ２３の詳細動作を示すフローチャートである。図１０は、本実施の形態に係る制御装置２０が行うフレーム期間の発光期間と消光期間とを制御する動作の詳細の一例を示す図である。図１０では、一例として、１フレーム期間が１４４Ｈｚであり、サブフレーム期間が７２０Ｈｚ（１．３９ｍｓ）であり、１フレーム期間が５個のサブフレーム期間で構成される場合の例が示されている。

まず、図９Ａに示すステップＳ２２の詳細動作について説明する。すなわち、図９Ａに示すように、ステップＳ２２において、制御装置２０の制御部６０は、信号処理部５０がフレーム期間の開始を示す信号を検出した時点から所定時間後に、サブフレーム期間（初期化）を開始する（Ｓ３１）。本実施の形態では、制御部６０は、制御装置２０が有するラインカウンタ（図示しない）のカウント値を利用して、サブフレーム期間（初期化）を開始させる。図１０に示す例では、制御部６０は、信号処理部５０が垂直同期信号ＶＳを検出した時間から所定時間後にサブフレーム期間ＳＦ１（ＷＳ消光）を開始する。サブフレーム期間ＳＦ１（ＷＳ消光）は、サブフレーム期間（初期化）に相当する。なお、ラインカウンタは、例えばタイマーであり、１ラインごとに独立にカウントする。

次に、制御部６０は、サブフレーム期間ＳＦ１（ＷＳ消光）の開始からオフセット時間ｏｔ１が経過したかどうかを判定する（Ｓ３２）。

ステップＳ３２において、制御部６０は、ラインカウンタのカウント値から、サブフレーム期間（初期化）の開始からオフセット時間ｏｔ１が経過したことを判定すると（Ｓ３２でＹｅｓ）、初期化シーケンスを開始する（Ｓ３３）。なお、制御部６０は、オフセット時間ｏｔ１が経過していない場合には（Ｓ３２でＮｏ）、オフセット時間ｏｔ１が経過するまで待つことになる。

本実施の形態では、制御部６０は、制御装置２０が有する初期化期間カウンタ（図示しない）のカウント値を利用して、初期化シーケンスを開始する。図１０に示す例では、制御部６０は、サブフレーム期間ＳＦ１（ＷＳ消光）において、オフセット時間ｏｔ１が経過した後、消光信号ＥＮ及び制御信号ＩＮＩをハイレベルにしたゲート制御信号を生成し、ゲート駆動回路１４に出力することで、初期化シーケンスを開始する。これにより、表示パネル１０の画素回路３０が有する発光素子３２を消光させることができる。なお、初期化期間カウンタは、例えばタイマーであり、サブフレーム期間の初期化期間を含む消光期間の開始時点から終了時点までをカウントする。

次に、制御部６０は、初期化が完了したかどうかを判定する（Ｓ３４）。本実施の形態では、制御部６０は、初期化期間カウンタのカウント値を利用して、画素回路３０の初期化が完了したことを判定する。図１０に示す例では、制御部６０は、サブフレーム期間ＳＦ１（ＷＳ消光）において、初期化期間カウンタのカウント値に従い、初期化を完了させることで、初期化が完了したことがわかる。なお、制御部６０は、初期化シーケンスの開始後、消光信号ＥＮ及び制御信号ＩＮＩをローレベルにさせ、制御信号ＲＥＦをハイレベルに一定期間させた後にローレベルにさせたゲート制御信号を生成し、ゲート駆動回路１４に出力することで、初期化を完了させる。

ステップＳ３４において、制御部６０は、初期化期間カウンタのカウント値から、初期化が完了したことを判定すると（Ｓ３４でＹｅｓ）、画素回路３０への書き込みを開始する（Ｓ３５）。本実施の形態では、制御部６０は、初期化期間カウンタのカウント値を利用して、画素回路３０への書き込みを実行する。図１０に示す例では、制御部６０は、サブフレーム期間ＳＦ１（ＷＳ消光）において、初期化期間カウンタのカウント値に従い、制御信号ＲＥＦをローレベルにさせた後に制御信号ＷＳをハイレベルに一定期間させるゲート制御信号を生成する。そして、制御部６０は、生成したゲート制御信号をゲート駆動回路１４に出力することで、書き込みを開始する。

次に、制御部６０は、書き込みが完了したかどうかを判定する（Ｓ３６）。本実施の形態では、制御部６０は、初期化期間カウンタのカウント値を利用して、画素回路３０への書き込みが完了したことを判定する。図１０に示す例では、制御部６０は、サブフレーム期間ＳＦ１（ＷＳ消光）において、初期化期間カウンタのカウント値に従い、画素回路３０への書き込みを完了させることで、書き込みが完了したことがわかる。

ステップＳ３６において、制御部６０は、初期化期間カウンタのカウント値から、書き込みが完了したことを判定すると（Ｓ３６でＹｅｓ）、書き込みの完了時点からオフセット時間ｏｔ２が経過したかどうかを判定する（Ｓ３７）。

ステップＳ３７において、制御部６０は、ラインカウンタのカウント値から、書き込みの完了時点からオフセット時間ｏｔ２が経過したことを判定すると（Ｓ３７でＹｅｓ）、サブフレーム期間（初期化）を終了する（Ｓ３８）。つまり、制御部６０は、図１０に示すサブフレーム期間ＳＦ１（ＷＳ消光）を終了する。

なお、制御部６０は、オフセット時間ｏｔ２が経過していない場合には（Ｓ３７でＮｏ）、オフセット時間ｏｔ２が経過するまで待つことになる。本実施の形態では、制御部６０は、ラインカウンタ及び初期化期間カウンタのカウント値を利用して、サブフレーム期間（初期化）を終了させる。図１０に示す例では、制御部６０は、書き込みの完了時点からオフセット時間ｏｔ２が経過した時点にサブフレーム期間ＳＦ１（ＷＳ消光）を終了させる。

続いて、図９Ｂに示すステップＳ２３の詳細動作について説明する。すなわち、図９Ｂに示すように、ステップＳ２３において、制御部６０は、サブフレーム期間（初期化）、又は、前のサブフレーム期間（消光）に続けて、サブフレーム期間（消光）を開始する（Ｓ４１）。本実施の形態では、制御部６０は、ラインカウンタのカウント値を利用して、サブフレーム期間（消光）を開始させる。図１０に示す例では、制御部６０は、サブフレーム期間ＳＦ１（ＷＳ消光）の終了時点からサブフレーム期間ＳＦ２（ＥＮ＋ＩＮＩ消光）を開始する。サブフレーム期間ＳＦ２（ＥＮ＋ＩＮＩ消光）は、サブフレーム期間（消光）に相当する。

また、制御部６０は、サブフレーム期間ＳＦ２（ＥＮ＋ＩＮＩ消光）の終了時点からサブフレーム期間ＳＦ３（ＥＮ＋ＩＮＩ消光）を開始する。サブフレーム期間ＳＦ４（ＥＮ＋ＩＮＩ消光）、及び、サブフレーム期間ＳＦ５（ＥＮ＋ＩＮＩ消光）も同様である。

次に、制御部６０は、サブフレーム期間（消光）の開始からオフセット時間ｏｔ１が経過したかどうかを判定する（Ｓ４２）。なお、オフセット時間ｏｔ１は、ステップＳ３２のオフセット時間ｏｔ１と同じ時間が設定されてもよいし異なる時間が設定されてもよい。

ステップＳ４２において、制御部６０は、ラインカウンタのカウント値から、サブフレーム期間（消光）の開始からオフセット時間ｏｔ１が経過したことを判定すると（Ｓ４２でＹｅｓ）、消光動作を開始する（Ｓ４３）。なお、制御部６０は、オフセット時間ｏｔ１が経過していない場合には（Ｓ４２でＮｏ）、オフセット時間ｏｔ１が経過するまで待つことになる。本実施の形態では、制御部６０は、消光期間カウンタのカウント値を利用して、画素回路３０の消光動作を開始する。図１０に示す例では、制御部６０は、例えば、サブフレーム期間ＳＦ２（ＥＮ＋ＩＮＩ消光）において、オフセット時間ｏｔ１が経過した後、消光信号ＥＮ及び制御信号ＩＮＩをハイレベルにしたゲート制御信号を生成し、ゲート駆動回路１４に出力することで、消光動作（消光期間）を開始させる。これにより、表示パネル１０の画素回路３０が有する発光素子３２を消光させることができる。

次に、制御部６０は、消光期間が経過したかどうかを判定する（Ｓ４４）。

ステップＳ４４において、制御部６０は、消光期間カウンタのカウント値から、画素回路３０の消光期間が完了したことを判定すると（Ｓ４４でＹｅｓ）、画素回路３０が有する発光素子３２を再発光させる（Ｓ４５）。

本実施の形態では、制御部６０は、消光期間カウンタのカウント値を利用して、画素回路３０の消光期間が経過したことを判定する。図１０に示す例では、制御部６０は、サブフレーム期間ＳＦ２（ＥＮ＋ＩＮＩ消光）において、消光期間カウンタのカウント値に従い、画素回路３０の消光期間を完了させることで、当該消光期間が完了したことがわかる。なお、制御部６０は、消光期間の終了後、消光信号ＥＮ及び制御信号ＩＮＩをローレベルにさせたゲート制御信号を生成し、ゲート駆動回路１４に出力することで、消光期間を完了させる。これにより、制御部６０は、画素回路３０が有する発光素子３２を再発光させることができる。図１０に示す例では、制御部６０は、サブフレーム期間ＳＦ２（ＥＮ＋ＩＮＩ消光）において、消光期間カウンタのカウント値に従い、消光信号ＥＮ及び制御信号ＩＮＩをローレベルにさせたゲート制御信号を生成し、ゲート駆動回路１４に出力する。これにより、制御部６０は、サブフレーム期間ＳＦ２（ＥＮ＋ＩＮＩ消光）において、消光期間を完了させるとともに画素回路３０が有する発光素子３２を再発光させることができる。

次に、制御部６０は、消光期間が経過した時点からオフセット時間ｏｔ２が経過したかどうかを判定する（Ｓ４６）。

ステップＳ４６において、制御部６０は、ラインカウンタのカウント値から、消光期間が経過した時点からオフセット時間ｏｔ２が経過したことを判定すると（Ｓ４６でＹｅｓ）、サブフレーム期間（消光）を終了する（Ｓ４７）。なお、制御部６０は、オフセット時間ｏｔ２が経過していない場合には（Ｓ４６でＮｏ）、オフセット時間ｏｔ２が経過するまで待つことになる。本実施の形態では、制御部６０は、ラインカウンタ、及び、消光期間カウンタのカウント値を利用して、サブフレーム期間（消光）を終了させる。図１０に示す例では、制御部６０は、消光期間の終了時点からオフセット時間ｏｔ２が経過した時点にサブフレーム期間ＳＦ２（ＥＮ＋ＩＮＩ消光）を終了させる。

なお、上記の図１０では、フレーム期間の開始を示す信号として垂直同期信号ＶＳを例にあげて説明したが、これに限らない。映像期間信号ＤＥであってもよい。

上記のように、制御装置２０は、同一画像が表示され続ける期間であるフレーム期間の発光期間と消光期間とを少なくとも制御する。制御装置２０は、フレーム期間それぞれを発光期間及び消光期間を一定の時間間隔で繰り返す複数のサブフレーム期間で構成することで、フレーム期間の消光期間を分散（分割）させる。これにより、制御装置２０は、１フレーム期間を一定の長さの複数のサブフレーム期間に分割して実行することで、フレーム期間における消光期間を分散させ、かつ、発光期間及び消光期間を一定の時間間隔で繰り返させることができる。

また、制御装置２０は、垂直ライン数が予めわからなくて、さらに、フレーム期間が常に又は時に大きく変動する場合でも、予め定めた長さのオンデューティとオフデューティとをサブフレーム期間という一定周期で繰り返すことができる。これにより、フレーム期間が大きく変動しても、画像を表示する表示パネル１０においてフリッカが視認されないようにすることができる。つまり、フレーム期間が変動してもフリッカ現象を抑制することができる。

また、制御装置２０は、フレーム期間を構成する最後のサブフレーム期間の実行中に、当該フレーム期間の次のフレーム期間の開始を示す信号を検出した場合、当該最後のサブフレーム期間に続けて次のフレーム期間の最初のサブフレーム期間を開始する。これにより、フレーム期間の変動に容易に追従することができるので、フレーム期間が変動してもフリッカ現象を抑制することができる。

［３．効果など］
本開示の一態様に係る制御装置２０は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネル１０の制御装置である。制御装置２０は、入力されるフレーム期間によらず、ｎ（ｎは２以上の整数）個のサブフレーム期間でフレーム期間を再構成するようにサブフレーム期間の個数を変更し、画像を表示させる制御を行い、入力された第１入力映像信号に基づく出力映像信号を、サブフレーム期間の単位で出力する信号処理部５０と、信号処理部５０から出力された出力映像信号と、表示パネル１０の動作を制御する制御信号とを表示パネル１０に供給する制御部６０とを備える。

これにより、制御部６０において、サブフレームレート単位になるようにフレームレートを変換するためのフレームメモリが不要となり、信号処理部５０のフレームメモリ５１への映像信号の書き込み及び読み出しのみにより映像を表示可能となり得る。つまり、フレームメモリへの映像信号の書き込みが１回で済み、かつ、当該映像信号の読み出しが少なくとも１回で済む。よって、本実施の形態に係る制御装置２０は、信号処理部５０及び制御部６０のそれぞれのフレームメモリにおいて映像信号の書き込み及び読み出しを行う場合に比べて、フレームメモリへの映像信号の書き込み及び読み出しに要する消費電力を低減可能である。

また、信号処理部５０は、１画面分より多く、かつ、当該１画面分、及び、サブフレーム期間分以下の、第１入力映像信号を記憶可能な記憶容量を有するフレームメモリ５１（メモリの一例）を有し、当該フレームメモリ５１に記憶された第１入力映像信号に基づく出力映像信号を、サブフレーム期間の単位で出力する。

これにより、信号処理部５０は、最大でサブフレーム期間分遅延させて映像信号を出力可能である。よって、信号処理部５０において、取得した映像信号がスキップされることが抑制され、当該映像信号をより確実に出力することができる。

また、信号処理部５０及び制御部６０のうち、信号処理部５０のみが第１入力映像信号を記憶するためのフレームメモリ５１を有する。

これにより、制御部６０のフレームメモリが不要となるので、制御装置２０のコストを低減することができる。

また、例えば、信号処理部５０は、表示パネル１０のサブフレーム期間におけるライン数（表示ライン数の一例）を示す情報を制御部６０から取得し、当該情報に基づいて出力映像信号を生成してもよい。

これにより、信号処理部５０は、制御装置２０の外部から情報を取得することなく、制御部６０に出力する、つまり表示パネル１０に出力する映像信号を生成することができる。

また、例えば、信号処理部５０は、表示パネル１０のサブフレーム期間におけるライン数であって、予め設定されたライン数を示す情報を読み出し、読み出した情報に基づいて出力映像信号を生成してもよい。

これにより、信号処理部５０は、予め設定された表示ライン数を示す情報を読み出すだけで、制御部６０に出力する、つまり表示パネル１０に出力する映像信号を生成することができる。

また、信号処理部５０と制御部６０とは、１チップで構成されている。

これにより、信号処理部５０と制御部６０との間の通信を、基板に形成された配線を介することなく、容易に行うことができる。

また、制御部６０は、ｎ個のサブフレーム期間のそれぞれを、予め定められた同一の長さとなる期間で構成する。

これにより、複数のサブフレーム期間それぞれの長さが同一となるので、当該長さが異なる場合に比べて、フリッカが視認されないようにすることができる。つまり、フレーム期間が変動してもフリッカ現象を抑制することができる。

また、ｎ個のサブフレーム期間のそれぞれは、発光期間及び消光期間を有し、制御部６０は、発光期間及び消光期間の割合であるデューティ比を、予め定められた同一の比となるように制御する。

これにより、複数のサブフレーム期間を用いて発光期間及び消光期間を一定の時間間隔で繰り返すことができる。よって、フレーム期間が大きく変動しても、映像を表示する表示パネル１０においてフリッカが視認されないようにすることができる。つまり、フレーム期間が変動してもフリッカ現象をより抑制することができる。

また、表示パネル１０を構成する画素は、有機ＥＬ素子を含む電流駆動で発光する発光素子からなる。

これにより、ＧＰＵの処理能力等によりフレーム期間が大きく変動しても、ＯＬＥＤを用いた表示パネル１０においてフリッカが視認されないようにすることができる。つまり、フレーム期間が変動しても、ＯＬＥＤを用いた表示パネル１０のフリッカ現象を抑制することができる。

また、フレームメモリ５１は、１画面分、及び、サブフレーム期間分の第１入力映像信号を記憶可能な記憶容量を有する。

これにより、信号処理部５０は、サブフレーム期間分遅延させて映像信号を出力可能である。

また、本開示の一態様に係る表示装置１は、上記の制御装置２０と、制御装置２０からの制御信号が入力されるゲート駆動回路１４、及び、制御装置２０からの出力映像信号が入力されるソース駆動回路１６を有する表示パネル１０とを備える。

これにより、消費電力が低減可能な表示装置１を実現することができる。

また、本開示の一態様に係る制御方法は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネル１０の制御方法である。制御方法は、入力されるフレーム期間によらず、ｎ（ｎは２以上の整数）個のサブフレーム期間でフレーム期間を再構成するようにサブフレーム期間の個数を変更し、画像を表示させることを含み、さらに、入力された入力映像信号に基づく出力映像信号を、サブフレーム期間の単位で出力（Ｓ１８）し、出力映像信号と、表示パネル１０の動作を制御する制御信号とを表示パネル１０に供給する（Ｓ２２、Ｓ２３）ことを含む。

これにより、上記の制御装置２０と同様の効果を奏する。

（実施の形態の変形例）
以下では、本変形例に係る制御装置について、図１１を参照しながら説明する。図１１は、本変形例に係る信号処理部５０が有するフレームメモリ５１への映像信号の書き込み及び読み出しタイミングを説明するための模式図である。なお、以下では、実施の形態との相違点を中心に説明し、実施の形態と同一又は類似の内容については説明を省略又は簡略化する。制御装置の機能構成は、実施の形態と同様であり、説明を省略する。

図１１の横軸は、時間を示す。また、図１１の縦軸の上側は、フレームメモリ５１への映像信号の書き込みを示しており、信号源７０からの映像信号の書き込みタイミングを示しているとも言える。また、縦軸の下側は、フレームメモリ５１から映像信号の読み出しを示しており、制御部６０への映像信号の出力タイミングを示しているとも言える。また、映像信号Ｉ１１～Ｉ１６の６フレーム分の映像信号における、フレームメモリ５１に対する入出力タイミングを示す。

また、図１１では、１フレーム期間が１４４Ｈｚであり、サブフレーム期間が７２０Ｈｚでサブフレーム期間が一定である場合について示している。時間ｔ３１、ｔ３２、ｔ３３、ｔ３４、ｔ３５及びｔ３６のそれぞれは、映像信号Ｉ１１、Ｉ１２、Ｉ１３、Ｉ１４、Ｉ１５及びＩ１６のそれぞれの書き込み開始タイミングを示す。なお、映像信号Ｉ１１～Ｉ１３に示す処理は、図７に示す映像信号Ｉ１～Ｉ３と同じであり説明を省略する。

図１１に示すように、時間ｔ３５において映像信号Ｉ１４の書き込みが完了した後、映像信号Ｉ１４が読み出される前に映像信号Ｉ５が書き込まれている。本実施の形態では、信号処理部５０は、フレームメモリ５１に記憶された映像信号Ｉ１４に基づく映像信号を制御部６０に出力する前に映像信号Ｉ１４とは異なる映像信号Ｉ１５が入力された場合、映像信号Ｉ１４に映像信号Ｉ１５を上書きすることでフレームメモリ５１に映像信号Ｉ１５を記憶する。信号処理部５０は、映像信号Ｉ１４の読み出し開始タイミングが時間ｔ３５から１サブフレーム期間程度遅れた場合、例えば、映像信号Ｉ１４の書き込み開始タイミングから１垂直期間＋１サブフレーム期間程度遅れた場合、映像信号Ｉ１４を読み出すことなく映像信号Ｉ１４に映像信号Ｉ１５を上書きする。このように、信号処理部５０は、例えば、映像信号Ｉ４の読み出しタイミングがフレームメモリ５１への映像信号Ｉ４の書き込みから１フレーム期間以上遅れた場合、映像信号Ｉ４を読み出すことなく映像信号Ｉ４の次の映像信号Ｉ５を映像信号Ｉ４に上書きする。信号処理部５０は、次の映像信号（例えば、映像信号Ｉ１５）の受信の開始までに、現在記憶されている映像信号（例えば、映像信号Ｉ１４）が読み出されていなくても、映像信号Ｉ１４に映像信号Ｉ１５を上書きする。信号処理部５０は、映像信号Ｉ１４（１フレーム分）をスキップさせるとも言える。フレームメモリ５１は、例えば、１画面分の記憶容量を有していればよい。なお、映像信号Ｉ１４は、第１入力映像信号の一例であり、映像信号Ｉ１５は、第２入力映像信号の一例である。

本開示の一態様に係る制御装置２０の信号処理部５０は、映像信号Ｉ４（第１入力映像信号の一例）の読み出しタイミングがフレームメモリ５１（メモリの一例）への映像信号Ｉ４の書き込みから１フレーム期間以上遅れた場合、映像信号Ｉ４を読み出すことなく映像信号Ｉ４の次の映像信号Ｉ５（第２入力映像信号の一例）を映像信号Ｉ４に上書きする。

これにより、信号処理部５０のフレームメモリ５１は、サブフレーム期間に相当する記憶容量を有していなくてもよい。よって、フレームメモリ５１の記憶容量をより抑制することができる。

（その他の実施の形態）
以上、一つ又は複数の態様に係る制御装置等について、各実施の形態に基づいて説明したが、本開示は、この各実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示に含まれてもよい。

例えば、上記実施の形態等では、信号処理部が有するフレームメモリは、１Ｗ１Ｒタイプのメモリである例について説明したが、書き込み及び読み出しの２つのポートが共有化されている１ＷＲタイプのメモリであってもよい。

また、上記実施の形態等において、画像を表示する表示パネルを構成する画素は、有機ＥＬ素子である例について説明したが、液晶素子であってもよい。この場合、発光期間は、バックライトスキャンにおけるバックライトが点灯される期間であり、消光期間は、バックライトが消灯される期間であってもよい。

これにより、バックライトスキャンのフレーム期間が大きく変動しても、液晶を用いた表示パネルにおいてフリッカが視認されないようにすることができる。つまり、バックライトスキャンのフレーム期間が変動しても、液晶を用いた表示パネルのフリッカ現象を抑制することができる。

また、上記実施の形態等における制御部は、映像信号を遅延させるため以外の機能を実現するためのメモリを有していてもよい。

また、上記実施の形態の変形例においては、後から取得された映像信号が優先して記憶される（上書きされる）例について説明したが、これに限定されず、先に記憶されており、かつ、まだ出力されていない映像信号が優先して記憶されてもよい。例えば、後から取得された映像信号は、先に取得され記憶されていた映像信号がまだ出力されていない場合、記憶されずに破棄されてもよい。

また、上記実施の形態等において、各構成要素は、専用のハードウェアで構成されるか、各構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。各構成要素は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）又はプロセッサなどのプログラム実行部が、ハードディスク又は半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。

また、フローチャートにおける各ステップが実行される順序は、本開示を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記ステップの一部が他のステップと同時（並列）に実行されてもよいし、上記ステップの一部は実行されなくてもよい。

また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。

また、上記実施の形態等に係る制御装置は、単一の装置として実現されてもよいし、複数の装置により実現されてもよい。制御装置が複数の装置（例えば、信号処理部及び制御部）で実現される場合、当該複数の装置間の通信方法は、特に限定されない。

また、上記実施の形態等で説明した制御装置の各構成要素は、ソフトウェアとして実現されても良いし、典型的には、集積回路であるＬＳＩとして実現されてもよい。これらは、個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）又は、ＬＳＩ内部の回路セルの接続若しくは設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。更には、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて構成要素の集積化を行ってもよい。

システムＬＳＩは、複数の処理部を１個のチップ上に集積して製造された超多機能ＬＳＩであり、具体的には、マイクロプロセッサ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを含んで構成されるコンピュータシステムである。ＲＯＭには、コンピュータプログラムが記憶されている。マイクロプロセッサが、コンピュータプログラムに従って動作することにより、システムＬＳＩは、その機能を達成する。

また、本開示の一態様は、図６、図８～図９Ｂに示される制御方法に含まれる特徴的な各ステップをコンピュータに実行させるコンピュータプログラムであってもよい。

また、例えば、プログラムは、コンピュータに実行させるためのプログラムであってもよい。また、本開示の一態様は、そのようなプログラムが記録された、コンピュータ読み取り可能な非一時的な記録媒体であってもよい。例えば、そのようなプログラムを記録媒体に記録して頒布又は流通させてもよい。例えば、頒布されたプログラムを、他のプロセッサを有する装置にインストールして、そのプログラムをそのプロセッサに実行させることで、その装置に、上記各処理を行わせることが可能となる。

また、これらの全般的又は具体的な態様は、システム、方法、集積回路、コンピュータプログラム又はコンピュータで読み取り可能なＣＤ－ＲＯＭ等の非一時的記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラム又は記録媒体の任意な組み合わせで実現されてもよい。プログラムは、記録媒体に予め記憶されていてもよいし、インターネット等を含む広域通信網を介して記録媒体に供給されてもよい。

本開示は、特に、高速及び高解像度の表示が要望されるテレビシステム、ゲーム機及びパーソナルコンピュータのディスプレイ等の技術分野に有用である。

１ 表示装置
１０ 表示パネル
１２ 表示部
１４ ゲート駆動回路
１６ ソース駆動回路
２０ 制御装置
３０ 画素回路
３２ 発光素子
３３ 駆動トランジスタ
３４、３６、３７ スイッチトランジスタ
３５ 選択トランジスタ
３８ 画素容量
３９ ＥＬ容量
４０ 走査線
４２ 信号線
５０ 信号処理部
５１ フレームメモリ
６０ 制御部
７０ 信号源

Claims (13)

1. 同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネルの制御装置であって、
   前記制御装置は、入力されるフレーム期間によらず、ｎ（ｎは２以上の整数）個のサブフレーム期間でフレーム期間を再構成するように前記サブフレーム期間の個数を変更し、画像を表示させる制御を行い、
   入力された第１入力映像信号に基づく出力映像信号を、前記サブフレーム期間の単位で出力する信号処理部と、
   前記信号処理部から出力された前記出力映像信号と、前記表示パネルの動作を制御する制御信号とを前記表示パネルに供給する制御部とを備える
   制御装置。
2. 前記信号処理部は、１画面分より多く、かつ、前記１画面分、及び、前記サブフレーム期間分以下の、前記第１入力映像信号を記憶可能な記憶容量を有するメモリを有し、前記メモリに記憶された前記第１入力映像信号に基づく前記出力映像信号を、前記サブフレーム期間の単位で出力する
   請求項１に記載の制御装置。
3. 前記信号処理部は、前記第１入力映像信号の読み出しタイミングが前記メモリへの前記第１入力映像信号の書き込みから１フレーム期間以上遅れた場合、前記第１入力映像信号を読み出すことなく前記第１入力映像信号の次の第２入力映像信号を前記第１入力映像信号に上書きする
   請求項２に記載の制御装置。
4. 前記信号処理部及び前記制御部のうち、前記信号処理部のみが前記第１入力映像信号を記憶するための前記メモリを有する
   請求項２又は３に記載の制御装置。
5. 前記信号処理部は、前記表示パネルの前記サブフレーム期間における表示ライン数を示す情報を前記制御部から取得し、前記情報に基づいて前記出力映像信号を生成する
   請求項１～４のいずれか１項に記載の制御装置。
6. 前記信号処理部は、前記表示パネルの前記サブフレーム期間における表示ライン数であって、予め設定された表示ライン数を示す情報を読み出し、読み出した前記情報に基づいて前記出力映像信号を生成する
   請求項１～４のいずれか１項に記載の制御装置。
7. 前記信号処理部と前記制御部とは、１チップで構成されている
   請求項１～６のいずれか１項に記載の制御装置。
8. 前記制御部は、ｎ個の前記サブフレーム期間のそれぞれを、予め定められた同一の長さとなる期間で構成する
   請求項１～７のいずれか１項に記載の制御装置。
9. ｎ個の前記サブフレーム期間のそれぞれは、発光期間及び消光期間を有し、
   前記制御部は、前記発光期間及び前記消光期間の割合であるデューティ比を、予め定められた同一の比となるように制御する
   請求項１～８のいずれか１項に記載の制御装置。
10. 前記表示パネルを構成する画素は、有機ＥＬ素子を含む電流駆動で発光する発光素子からなる
    請求項１～９のいずれか１項に記載の制御装置。
11. 前記メモリは、１画面分、及び、前記サブフレーム期間分の前記第１入力映像信号を記憶可能な記憶容量を有する
    請求項２～４のいずれか１項に記載の制御装置。
12. 請求項１～１１のいずれか１項に記載の制御装置と、
    前記制御装置からの前記制御信号が入力されるゲート駆動回路、及び、前記制御装置からの前記出力映像信号が入力されるソース駆動回路を有する前記表示パネルとを備える
    表示装置。
13. 同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動又は一時的に安定するが、正確なフレーム期間が予めわからない場合の表示パネルの制御方法であって、
    前記制御方法は、入力されるフレーム期間によらず、ｎ（ｎは２以上の整数）個のサブフレーム期間でフレーム期間を再構成するように前記サブフレーム期間の個数を変更し、画像を表示させることを含み、
    さらに、
    入力された入力映像信号に基づく出力映像信号を、前記サブフレーム期間の単位で出力し、
    前記出力映像信号と、前記表示パネルの動作を制御する制御信号とを前記表示パネルに供給することを含む
    制御方法。

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