JP2011133680A - アクティブマトリックス型表示装置、及びその駆動方法 - Google Patents

Abstract

【課題】アクティブマトリックス型表示装置において、表示品質の維持・向上及び輝度の維持・向上を図る。
【解決手段】画素回路が行列配置された表示部４と、書き込み期間において画素回路を行単位で選択し、選択された画素回路の行へ行選択信号ＬＳ_ｋを出力して書き込み可能とするゲート駆動回路８と、書き込み期間にてゲート駆動回路８により順次選択される選択行の各画素回路に画像信号を書き込む信号線駆動回路６と、を有する。ゲート駆動回路８は、表示部４の各行を一行ずつ選択行として選択する単純走査と、補助表示範囲８０，８２それぞれの画像信号が互いに同一となる複数の表示共通行を同時に選択行として選択し、信号線駆動回路６による複数の選択行への並列書き込みを可能とする圧縮走査とを切り換えることができる。
【選択図】図６

Description

本発明は、画素に対応する行列配置された複数の画素回路を有し、選択された画素回路に画像信号を書き込み、各画素回路に設けられる有機発光ダイオード（Organic light-emitting diode：ＯＬＥＤ）等の表示素子の駆動を制御して画像表示を行うアクティブマトリックス型表示装置、及びその駆動方法に関する。

例えば、表示装置の画面と表示対象の画像との間にアスペクト比の違いがある場合や、画像をアンダースキャン表示させるような場合、表示画面にて目的画像の上下に実質的な映像が表示されない複数の画素行が生じることがある。以下、表示画面にて目的画像が位置する行範囲を主表示範囲、一方、目的画像が表示されない行範囲を補助表示範囲と呼ぶことにする。

具体例として、有効表示画素数が横（水平）７２０画素、縦（垂直）４８０画素である表示画面に、アスペクト比が１６：９の画像を表示する場合を説明する。当該画像の横方向を表示画面に合わせて表示させる場合、画像の縦方向は４０４画素に変換される。その結果、表示画面の縦方向中央の４０４ライン（行）が主表示範囲として画像表示に利用され、上下端の各３８ラインが補助表示範囲に設定される。補助表示範囲は例えば、その全ラインが黒で表示される。

この補助表示範囲に関して下記特許文献１は、アクティブマトリックス型表示装置において、画素に画像信号を書き込む垂直走査回路を補助表示範囲の各ラインでは停止させて消費電力の低減を図る技術を開示している。各画素への画像信号の書き込みは画素回路に記憶素子として設けられるコンデンサを充電することにより行われるので、この書き込み動作に先行して当該コンデンサに消去信号を入力して過去の画像信号をリセットする必要がある。当該消去動作は、主表示範囲だけでなく補助表示範囲を含む表示画面全体について１ラインずつ行われる。この消去により、補助表示範囲は画像信号の書き込みを行わなくても表示画面にて黒に表示される。

特開２００６−１７８４３０号公報

アクティブマトリックス型表示装置において、１フレームの表示周期を書き込み期間と表示期間とに分け、書き込み期間にて１フレームの画像信号を画素回路に書き込んだ後、表示期間にてＯＬＥＤの発光等により画像を表示させる駆動方式がある。当該駆動方式では、書き込み期間と表示期間とはトレードオフの関係にあり、書き込み期間が長くなると表示期間が短くなって画面全体の輝度が低下するという問題を生じる。書き込み期間では、従来、消去動作又は書き込み動作が１ラインごとに行われており、表示装置の大型化や高解像度化に伴い表示画面を構成するライン数が増加すると書き込み期間は長くなり得る。ここで、全ラインについての書き込み期間の増加を抑制するために、１ライン当たりの消去動作や書き込み動作を短縮すると、コンデンサに書き込まれる画像信号に応じた電位の精度が低下し、表示むら等により表示品質が劣化し得るという問題がある。また、書き込み動作のクロック周波数を上げようとすると、表示パネルや配線のインピーダンスを低減させたり、ドライバの駆動能力を上げる必要が生じるという問題もある。

本発明は上記問題点を解決するためになされたものであり、表示品質の維持・向上及び輝度の維持・向上を図ることが可能なアクティブマトリックス型表示装置及びその駆動方法を提供することを目的とする。

本発明に係るアクティブマトリックス型表示装置は、画素に対応して基板上に行列配置されたそれぞれ表示素子及び記憶素子を含む複数の画素回路と、書き込み期間において前記画素回路を行単位で選択し、選択された前記画素回路の行へ選択信号を出力して前記記憶素子を書き込み可能とする書き込み行選択部と、前記書き込み期間にて前記書き込み行選択部により順次選択される選択行の前記各画素回路の前記記憶素子に、当該画素回路に対応する前記画素での画像信号を書き込む画素書き込み部と、を有し、前記書き込み行選択部が、前記画素回路を一行ずつ前記選択行として選択する単純走査と、前記画像信号が互いに同一となる複数の表示共通行を同時に前記選択行として選択し、前記画素書き込み部による当該複数の選択行への並列書き込みを可能とする圧縮走査とを切り換え可能に構成されているものである。

本発明の好適な態様は、前記表示共通行が、画像の所定の表示形態に対応して予め設定され、前記書き込み行選択部が、外部から供給される走査切換信号に応じて、前記単純走査と前記圧縮走査とを切り換えるアクティブマトリクス型表示装置である。

例えば、当該アクティブマトリクス型表示装置において、目的画像を表示する行範囲である主表示範囲と、複数行を含み当該目的画像を表示しない行範囲である１又は複数の補助表示範囲とを表示画面に生じる前記表示形態を有する入力画像信号に対応して、当該補助表示範囲の各行を前記表示共通行に設定し、前記書き込み行選択部が、シフトクロックを生成すると共に、前記補助表示範囲ごとに設けられた第１出力端子を備える制御回路と、前記画素回路の各行に対応した複数の段が直列に接続され、前記各段は個別行選択信号を出力する第２出力端子を備え、前記複数段のうち前記個別行選択信号を出力する出力段を前記シフトクロックに同期して順番に移動させるシフトレジスタと、前記表示共通行ごとに設けられ、当該表示共通行を包含する前記補助表示範囲に対応する前記第１出力端子と、前記シフトレジスタの当該表示共通行に対応する前記第２出力端子とにそれぞれ入力端子が接続された複数の論理和回路と、を有し、前記制御回路が、前記走査切換信号を入力され、前記圧縮走査時にて前記出力段に対応する行が前記補助表示範囲にある間は、前記シフトクロックを前記単純走査での所定の単純走査周波数より高い圧縮走査周波数に切り換えると共に、当該補助表示範囲に対応する前記第１出力端子から共通行選択信号を出力し、前記画素回路の各行が、前記主表示範囲では、前記シフトレジスタの当該行に対応する段からの前記個別行選択信号を前記選択信号として供給され、一方、前記補助表示範囲では前記論理和回路の出力信号を前記選択信号として供給される構成とすることができる。

前記圧縮走査での前記書き込み期間の長さは前記単純走査での前記書き込み期間の長さ以下とすることができる。

前記制御回路は、前記圧縮走査時にて前記出力段に対応する行が前記主表示範囲にある間は前記シフトクロックを前記単純走査周波数より低い周波数に切り換える構成とすることができる。

例えば、前記主表示範囲は表示画面の列方向に関し中央に位置する。

また、前記表示素子は、対向する電極間に有機発光層を備えた自己発光素子とすることができる。

本発明に係るアクティブマトリックス型表示装置の駆動方法は、画素に対応して基板上に行列配置されたそれぞれ表示素子及び記憶素子を含む複数の画素回路を有するアクティブマトリクス型表示装置において、１フレームの画像ごとに、列方向の並びに従って前記画素回路の行を選択してその選択行の前記各画素回路を書き込み可能に制御し、当該選択行の前記各画素回路の前記記憶素子に画像信号を入力し書き込む書き込み処理と、当該書き込み処理後の前記記憶素子それぞれの記憶量に応じた強度で前記表示素子を駆動させて画素表示を行わせる表示処理とを行う駆動方法であって、前記書き込み処理は、目的画像を表示する行範囲である主表示範囲と複数行を含み当該目的画像を表示しない行範囲である１又は複数の補助表示範囲とを表示画面に生じる部分画面表示となる前記画像信号に対しては、前記補助表示範囲にて当該範囲内の各行を同時に前記選択行として選択し、当該複数の選択行に共通の前記画像信号を並列して入力する並列処理により行われる。

本発明の好適な態様は、前記書き込み処理が、前記表示画面の全ての行範囲に前記目的画像を表示する全画面表示となる前記画像信号に対しては、所定の基準周期で１行ずつ前記選択行として前記画像信号を入力する逐行処理により行われ、前記部分画面表示の前記画像信号に対しては、前記補助表示範囲を前記並列処理で行うことにより、前記逐行処理で行う場合に比べて当該補助表示範囲の前記書き込み処理の時間を短縮し、その短縮時間を前記主表示範囲での前記逐行処理に割り当て、当該主表示範囲の１行当たりの前記書き込み処理の時間を前記基準周期より長くする駆動方法である。

本発明の他の好適な態様は、前記書き込み処理が、前記表示画面の全ての行範囲に前記目的画像を表示する全画面表示となる前記画像信号に対しては、所定の基準周期で１行ずつ前記選択行として前記画像信号を入力する逐行処理により行われ、前記部分画面表示の前記画像信号に対しては、前記補助表示範囲を前記並列処理で行うことにより、前記逐行処理で行う場合に比べて当該補助表示範囲の前記書き込み処理の時間を短縮し、その短縮時間を前記表示処理に割り当て、前記表示素子の駆動期間を前記全画面表示における当該駆動期間より長くする駆動方法である。

本発明によれば、同じ表示となる複数の行を含む画像について、画素回路への書き込みを行う処理の回数を表示装置の全行数よりも少なくすることができる。書き込み処理の回数が少ない分、書き込み期間に対して表示期間を増加させることができ、輝度の向上又は維持を図ることができる。また、１行当たりの書き込み処理の時間を長くすることができ、書き込み処理にて補正処理に供する時間を確保することが容易となり、表示むらの抑制等、表示品質の向上又は維持を図ることができる。

本発明の実施形態である有機ＥＬディスプレイの概略の構成を示すブロック図である。 画素回路の一例を示す回路図である。 図２に示す画素回路がマトリクス状に配列された表示部及びゲート駆動回路の概略の構成を示す模式的な回路図である。 有機ＥＬディスプレイの駆動方式を説明するタイミング図である。 書込み期間での画素回路の動作を説明するためのタイミング図である。 特定表示モードに対応した垂直走査回路の概略の構成を説明するための模式的な回路図である。 通常表示モードでの書き込み行の選択処理を説明するタイミング図である。 特定表示モードでの書き込み行の選択処理を説明するタイミング図である。

以下、本発明の実施の形態（以下実施形態という）である有機ＥＬディスプレイ２について、図面に基づいて説明する。有機ＥＬディスプレイ２は、アクティブマトリックス型表示装置であり、テレビ、パソコン、携帯端末、携帯電話等に表示パネルとして搭載される。図１は、有機ＥＬディスプレイ２の概略の構成を示すブロック図である。有機ＥＬディスプレイ２は表示部４、信号線駆動回路６、ゲート駆動回路８、メモリ１０及び制御回路１２を含んでいる。図１に示す構成の主要な部分は一般に良く知られている低温多結晶シリコン薄膜を用いてガラス基板上に構成されている。

表示部４は、画素に対応して基板上に行列配置された複数の画素回路を有する。各画素回路は信号線駆動回路６及びゲート駆動回路８から信号を印加されアクティブマトリックス駆動される。

信号線駆動回路６は、画素回路への画像信号の書き込み期間にて、有機ＥＬディスプレイ２に入力される画像信号を表示部４に１ラインずつ供給する。また前記信号線駆動回路６は、表示素子の駆動期間にて、有機ＥＬディスプレイ２に入力される基準電圧を表示部４に全行共通で供給する。

ゲート駆動回路８は、画素回路内の各種スイッチを構成する薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）のゲート電極に対する制御信号を生成する。

メモリ１０は有機ＥＬディスプレイ２に入力される画像信号を一定期間保持する。例えば、メモリ１０は１又は数フレームの画像信号を記憶できるフレームメモリとすることができる。

制御回路１２は、有機ＥＬディスプレイ２に入力されるクロック信号や、垂直同期信号、水平同期信号等の同期信号に基づいて動作し、有機ＥＬディスプレイ２の各部の動作を制御する。制御回路１２は有機ＥＬディスプレイ２へ入力される画像信号をメモリ１０に格納する。また、制御回路１２は、メモリ１０から画像信号を読み出して信号線駆動回路６へ供給する。制御回路１２は信号線駆動回路６と協働して、書き込み期間にて表示部４の選択された行の画素回路に、対応する画素での画像信号を書き込む画素書き込み部を構成する。また、制御回路１２は、ゲート駆動回路８と協働して、書き込み期間にて画素回路を行単位で選択し、選択された行の画素回路を書き込み可能とする書き込み行選択部を構成する。

図２は、画素回路の一例を示す回路図である。各画素回路２０は、発光素子であるＯＬＥＤ２２、記憶素子である保持コンデンサ２４及び、それぞれＴＦＴからなる駆動トランジスタ２６、発光制御スイッチ２８、リセット制御スイッチ３０を含む。例えば、駆動トランジスタ２６はｐチャネルＴＦＴであり、発光制御スイッチ２８、リセット制御スイッチ３０はｎチャネルＴＦＴで構成される。

画素回路２０の各行には、当該行の発光制御スイッチ２８を共通に制御する発光制御信号を供給する信号線（発光制御線３２）、及び当該行のリセット制御スイッチ３０を共通に制御するリセット制御信号を供給する信号線（リセット制御線３４）が設けられる。また、画素回路２０の各列には、信号線駆動回路６から画像信号を供給するための信号線（データ線３６）、及び電源線３８が設けられる。

ＯＬＥＤ２２のカソード電極は共通接地線（図示せず）に接続される。また、アノード電極は、発光制御スイッチ２８を介して駆動トランジスタ２６のドレイン電極に接続される。駆動トランジスタ２６のソース電極は、正電圧を供給する電源線３８に接続され、ゲート電極は、保持コンデンサ２４を介してデータ線３６に接続される。リセット制御スイッチ３０は、駆動トランジスタ２６のドレイン電極とゲート電極との間に接続される。なお、発光制御スイッチ２８のゲート電極が発光制御線３２に接続され、リセット制御スイッチ３０のゲート電極がリセット制御線３４に接続される。

発光制御信号及びリセット制御信号はゲート駆動回路８により生成される。図３は、図２に示す画素回路２０がマトリクス状に配列された表示部４及びゲート駆動回路８の概略の構成を示す模式的な回路図である。ゲート駆動回路８は、垂直走査回路４０と、行ごとの論理回路４２とを有する。垂直走査回路４０は表示部４にて動作対象となる画素回路の行を、列方向（例えば、画面上側から下側への向き）に従って順次指定する行選択信号を出力する。行選択信号は行毎に生成され、対応する行の論理回路４２に入力される。

論理回路４２は、論理回路４０から出力される行選択信号、及び制御回路１２から出力されるタイミング信号に基づいて動作する。図３に示す例では、第ｋ行の行選択信号ＬＳ_ｋと、制御回路１２が信号線４４に出力するリセットタイミング信号Ｓ_ＰＲとがＡＮＤ回路５０に入力され、それらの論理積が第ｋ行のリセット制御信号Ｓ_ＲＳＴとしてリセット制御線３４へ出力される。また、第ｋ行の行選択信号ＬＳ_ｋと、制御回路１２が信号線４６に出力するプリチャージタイミング信号Ｓ_ＰＣとがＡＮＤ回路５２に入力され、それらの論理積がＯＲ回路５４に入力される。ＯＲ回路５４は、ＡＮＤ回路５２の出力と、制御回路１２が信号線４８に出力する発光タイミング信号Ｓ_ＰＥとの論理和を第ｋ行の発光制御信号Ｓ_ＥＭＴとして発光制御線３２へ出力する。

有機ＥＬディスプレイ２は、１フレーム期間を書き込み期間ＰＷと発光期間ＰＥとに分け、発光期間ＰＥに先行する書き込み期間ＰＷにおいて、各行の画素回路２０の保持コンデンサ２４への画像信号の書き込みを行い、続く発光期間ＰＥにおいて、先行する書き込み期間ＰＷにて書き込んだ画像信号に応じた強度で各行のＯＬＥＤ２２を発光させる。図４は、この有機ＥＬディスプレイ２の駆動方式を説明するタイミング図であり、リセットタイミング信号Ｓ_ＰＲ、プリチャージタイミング信号Ｓ_ＰＣ、及び発光タイミング信号Ｓ_ＰＥの電圧レベルを示す図である。書き込み期間ＰＷでは、制御回路１２は、垂直走査回路４０が行選択信号を出力する周期τ_ＬＳに同期して、リセットタイミング信号Ｓ_ＰＲ及びプリチャージタイミング信号Ｓ_ＰＣのＨｉｇｈレベル（論理値“１”に対応、以下、Ｈレベル）の期間を発生させる。一方、制御回路１２は、書き込み期間ＰＷにおいて発光タイミング信号Ｓ_ＰＥをＬｏｗレベル（論理値“０”に対応、以下、Ｌレベル）に維持する。また、発光期間ＰＥにおいて、制御回路１２は、発光タイミング信号Ｓ_ＰＥをＨレベル、リセットタイミング信号Ｓ_ＰＲ及びプリチャージタイミング信号Ｓ_ＰＣをＬレベルに維持する。

図５は、書込み期間ＰＷでの画素回路２０の動作を説明するためのタイミング図である。図５には、第ｋ行と第（ｋ＋１）行とが順番に垂直走査回路４０により選択される場合の信号波形が示されている。信号群６０はリセットタイミング信号Ｓ_ＰＲ、プリチャージタイミング信号Ｓ_ＰＣ、及び発光タイミング信号Ｓ_ＰＥからなり、これらはそれぞれ信号線４４，４６，４８を介して各行に共通に印加される。信号群６２は第ｋ行に対する信号、信号群６４は第（ｋ＋１）行に対する信号であり、各信号群には行選択信号、リセット制御信号Ｓ_ＲＳＴ及び発光制御信号Ｓ_ＥＭＴが示されている。また、或る列のデータ線３６に印加される画像信号ＶＳも示している。なお、発光制御スイッチ２８及びリセット制御スイッチ３０の駆動タイミング波形のＨレベルはｎチャネルトランジスタからなる各スイッチをオンの状態とし、Ｌレベルはオフの状態とするものとする。

時刻Ｔ０からＴ３までの長さτ_ＬＳの期間、第ｋ行の行選択信号ＬＳ_ｋがＨレベルとなる。これにより、第ｋ行のリセット制御信号Ｓ_ＲＳＴがリセットタイミング信号Ｓ_ＰＲに同期して期間Ｔ１からＴ３までの期間、Ｈレベルとなり、また、第ｋ行の発光制御信号Ｓ_ＥＭＴがプリチャージタイミング信号Ｓ_ＰＣに同期して期間Ｔ０からＴ２までの期間、Ｈレベルとなる。

期間Ｔ１からＴ２にて、発光制御スイッチ２８及びリセット制御スイッチ３０がオンとなることで、駆動トランジスタ２６はゲート電極とドレイン電極とが接続されたダイオード接続になり、前のフレームで保持コンデンサ２４に記憶されていた駆動トランジスタ２６のゲート電極の電圧はクリアされる。

次に、時刻Ｔ２で発光制御スイッチ２８がオフすると、駆動トランジスタ２６とＯＬＥＤ２２とは強制的に電流オフ状態になる。このとき、駆動トランジスタ２６のゲート電極とドレイン電極はリセット制御スイッチ３０で短絡されているため、保持コンデンサ２４の一端でもある駆動トランジスタ２６のゲート電極の電圧は、電源線３８の電圧よりしきい値電圧（Ｖｔｈ）だけ低い電圧に自動的にリセットされる。なお、このとき、保持コンデンサ２４の他端には、データ線３６から、第ｋ行の画像信号ＶＳ_ｋのアナログ画像電圧が入力されている。

次に、時刻Ｔ３でリセット制御スイッチ３０がオフすると、保持コンデンサ２４はその時点の両端の電位差を保持する。これにより、第ｋ行の画素回路２０への画像信号の書き込みが完了する。

時刻Ｔ３から長さτ_ＬＳの期間、第（ｋ＋１）行の行選択信号ＬＳ_ｋ＋１がＨレベルとなると、上述した信号群６２による第ｋ行に対する動作と同様に信号群６４により第（ｋ＋１）行に対する書き込み動作が行われる。

以上、書き込み期間ＰＷでの画素回路２０の動作を説明した。一方、発光期間ＰＥでは、リセットタイミング信号Ｓ_ＰＲがＬレベルに維持されるので、リセット制御信号Ｓ_ＲＳＴもＬレベルであり、各画素回路２０のリセット制御スイッチ３０はオフ状態に維持される。一方、発光期間ＰＥにおいて、ＯＲ回路５４の一方の入力信号であるプリチャージタイミング信号Ｓ_ＰＣはＬレベルに維持されるが、ＯＲ回路５４の他方の入力信号である発光タイミング信号Ｓ_ＰＥがＨレベルに維持されるので、発光制御信号Ｓ_ＥＭＴはＨレベルとなり、全画素回路２０の発光制御スイッチ２８は発光期間ＰＥ中、オンとなる。データ線３６には一定の電圧ＶＩが印加される。画像信号ＶＳを書き込まれた画素回路２０のＯＬＥＤ２２は、（ＶＳ−ＶＩ）なる信号電圧に応じた強度で発光し、画素回路２０間のＶｔｈのばらつきがキャンセルされた表示画像が得られる。

以上、表示部４及び、ゲート駆動回路８のうち論理回路４２の構成と、垂直走査回路４０からの行選択信号に対する表示部４及び論理回路４２の動作を主に説明した。次に、表示部４の周辺回路、特に垂直走査回路４０及び制御回路１２について説明する。

本実施形態では一例として表示部４は、横７２０画素、縦４８０画素の画素数からなるアスペクト比４：３の表示画面を有する。有機ＥＬディスプレイ２は、入力された画像信号を１行ずつ表示部４に書き込んで表示させる動作モード（以下、通常表示モードと呼ぶ）と、入力された画像信号がアスペクト比１６：９の画像を表示する特定の表示形態である場合に適した動作モード（以下、特定表示モードと呼ぶ）とを切り換え可能に構成されている。

例えば、表示部４の全ての行範囲に目的画像を表示する全画面表示となる画像信号に対して、通常表示モードが用いられる。一方、特定表示モードが用いられる特定表示形態の画像信号は、目的画像を表示する行範囲である主表示範囲と、複数行を含み目的画像を表示しない行範囲である１又は複数の補助表示範囲とを表示画面に生じる部分画面表示となる画像信号である。具体的には、本実施形態では、特定表示形態の画像信号は、１フレームを構成する４８０ラインの水平走査線のうち先頭と後尾の各３８ラインに黒レベルの信号を格納し、中央の４０４ラインに目的画像の信号を格納したものである。この画像信号は、表示部４において中央の４０４ラインに横７２０画素、縦４０４画素からなるアスペクト比１６：９の目的画像を生じ、その上下にそれぞれ３８ラインからなる黒色の帯領域を生じる。この場合、目的画像が表示される第３９〜４４２行が主表示範囲であり、また、その上下の目的画像が表示されない第１〜３８行、及び第４４３〜４８０行がそれぞれ補助表示範囲である。

この予め定められた特定表示形態の画像信号を有機ＥＬディスプレイ２に入力し表示させる場合、当該画像信号を入力する外部回路は有機ＥＬディスプレイ２へ、特定表示モードで動作する旨を指示する表示動作切換信号を入力する。

表示動作切換信号は制御回路１２に入力され、制御回路１２は、表示動作切換信号がオン状態である場合には、有機ＥＬディスプレイ２を特定表示モードで動作させ、一方、表示動作切換信号がオフ状態である場合には、通常表示モードで動作させる。

図６は、上記特定表示モードに対応した垂直走査回路４０の概略の構成を説明するための模式的な回路図である。垂直走査回路４０は、シフトレジスタ７０及びＯＲ回路７２を有する。ＯＲ回路７２は、補助表示範囲に属する各行に設けられる。シフトレジスタ７０は直列接続された複数段のフリップフロップからなり、その段数は表示部４の行数に対応して４８０段である。

制御回路１２は、書き込み期間ＰＷにおいてシフトクロックＣＫを生成してシフトレジスタ７０に供給し、シフトレジスタ７０を駆動させると共に、書き込み期間ＰＷの開始時にシフトレジスタ７０の先頭段にパルスＰＩを入力する。また、制御回路１２は、画面上部の補助表示範囲８０に対する共通行選択信号Ｌ_Ｕ、及び画面下部の補助表示範囲８２に対する共通行選択信号Ｌ_Ｄを生成し、別々の端子から出力する。

シフトレジスタ７０の先頭段はパルスＰＩをシフトクロックＣＫの立ち上がりでラッチし出力する。シフトレジスタ７０の直列接続された各段は直前の段の出力を入力され、当該入力をシフトクロックＣＫに同期してラッチし出力する。これにより先頭段にてラッチされたＨレベル状態は、シフトクロックＣＫの周期ごとに順番に後段へシフトされる。また、各段の出力は、並列してシフトレジスタ７０の外部へ取り出される。ここで、パルスＰＩは、先頭段にてクロックＣＫの１周期だけＨレベルの出力が得られるように設定される。これにより、クロックＣＫの各周期にて出力がＨレベルとなる段は１つだけとなる。このシフトレジスタ７０の各段の出力端子から得られる信号を個別行選択信号とし、第ｋ行（このｋは１≦ｋ≦４８０なる自然数である。）の個別行選択信号をＬ_ｋと表す。

主表示範囲８４に属する第ｋ行（このｋは３９≦ｋ≦４４２なる自然数である。）においては、個別行選択信号Ｌ_ｋは、そのまま行選択信号ＬＳ_ｋとして当該行に対応する論理回路４２に入力される。

一方、上側の補助表示範囲８０に属する第ｋ行（このｋは１≦ｋ≦３８なる自然数である。）においては、当該行に対応するＯＲ回路７２の一方入力端子がシフトレジスタ７０の第ｋ段の出力端子に接続され、個別行選択信号Ｌ_ｋを入力される。一方、補助表示範囲８０の全てのＯＲ回路７２の他方入力端子は制御回路１２の共通行選択信号Ｌ_Ｕの出力端子に共通に接続される。

同様に、下側の補助表示範囲８２に属する第ｋ行（このｋは４４３≦ｋ≦４８０なる自然数である。）においては、当該行に対応するＯＲ回路７２の一方入力端子がシフトレジスタ７０の第ｋ段の出力端子に接続され、個別行選択信号Ｌ_ｋを入力される。一方、補助表示範囲８２の全てのＯＲ回路７２の他方入力端子は制御回路１２の共通行選択信号Ｌ_Ｄの出力端子に共通に接続される。

補助表示範囲８０，８２においては、第ｋ行のＯＲ回路７２の出力端子は当該行の論理回路４２の行選択信号の入力端子に接続される。当該ＯＲ回路７２はそれに入力される個別行選択信号と共通行選択信号とのいずれかがＨレベルの期間、第ｋ行を指定する行選択信号ＬＳ_ｋを第ｋ行の論理回路４２へ出力する。

次に、図７及び図８に示すタイミング図を用いて、通常表示モード、特定表示モードでの有機ＥＬディスプレイ２の駆動方法を説明する。制御回路１２は、有機ＥＬディスプレイ２の外部から入力される画像信号をメモリ１０に１又は複数フレーム分、一旦に蓄積する。また、制御回路１２はメモリ１０から書き込み対象とする１行の画像信号を読み出して信号線駆動回路６へ出力する。

図７は、通常表示モードでの書き込み行の選択処理を示している。制御回路１２は有機ＥＬディスプレイ２の外部から垂直同期信号ＶＳＹＮＣを入力され、垂直同期信号ＶＳＹＮＣに基づいて書き込み期間ＰＷの開始タイミングを定める。例えば、図７に示すＶＳＹＮＣパルス９０の入力に同期して、制御回路１２はシフトレジスタ７０へパルスＰＩを入力すると共に、シフトクロックＣＫの出力を開始する。

通常表示モードでは、制御回路１２は書き込み期間ＰＷの開始から終了まで一定の周期τ_ＳでシフトクロックＣＫを発生させる。周期τ_Ｓは画素回路２０への画像信号の書き込み動作の所要時間に基づいて設定される。シフトクロックＣＫに同期して、シフトレジスタ７０は個別行選択信号Ｌ_ｋのパルス９２を順番に出力する。パルス９２はシフトクロックＣＫの１周期の間、Ｈレベルを維持する。制御回路１２は共通行選択信号Ｌ_Ｕ，Ｌ_ＤをＬレベルに維持するので、補助表示範囲８０，８２において、個別行選択信号Ｌ_ｋのパルス９２がそのままＯＲ回路７２から行選択信号ＬＳ_ｋとして論理回路４２へ出力される。すなわち、通常表示モードでは、表示部４の全行について、個別行選択信号Ｌ_ｋに基づいて行選択信号ＬＳ_ｋが生成され、第１行から第４８０行へ向けて周期τ_Ｓで１行ずつ順番に書き込み可能とする垂直走査が行われる。この垂直走査方式をここでは単純走査と呼ぶ。第ｋ行が選択されているときには、制御回路１２は第ｋ行の画像信号ＶＳ_ｋを信号線駆動回路６へ出力し、第ｋ行の画素回路２０には第ｋ行の画像信号ＶＳ_ｋが書き込まれる。単純走査では書き込み期間ＰＷはシフトクロックＣＫの周期τ_Ｓに表示部４の行数を乗じた時間長となる。すなわち、本実施形態では、通常表示モードでの書き込み期間ＰＷは４８０τ_Ｓとなる。

図８は、特定表示モードでの書き込み行の選択処理を示している。制御回路１２はＶＳＹＮＣパルス９０の入力に同期して、制御回路１２はシフトレジスタ７０へパルスＰＩを入力すると共に、シフトクロックＣＫの出力を開始する。

特定表示モードでは、制御回路１２は、シフトレジスタ７０内を順次シフトされるＨレベルが主表示範囲８４に対応する段の出力端子に個別行選択信号Ｌ_ｋのパルス９２として表れる期間では、シフトクロックＣＫの周期を通常表示モードと同様、画素回路２０への書き込み動作の所要時間に基づく値に設定する。当該周期をτ_Ｃと表す。

一方、制御回路１２は、シフトレジスタ７０のＨレベルが補助表示範囲８０，８２に対応する段の出力端子に表れる期間ではシフトクロックＣＫの周波数を通常表示モードでの周波数より上げ、当該期間をτ_Ｃ以下とする。具体的には、補助表示範囲８０，８２それぞれの行数分のシフトクロックＣＫのパルス列１００，１０２を期間τ_Ｃ内に発生させる。これに対応して、補助表示範囲８０，８２に対する個別行選択信号Ｌ_ｋのパルス列１０４，１０６も期間τ_Ｃ内に発生する。

制御回路１２は、共通行選択信号Ｌ_Ｕ，Ｌ_Ｄにそれぞれ幅τ_Ｃのパルス１０８，１１０を発生させる。共通行選択信号Ｌ_Ｕのパルス１０８はパルス列１０４の発生期間を包含し、共通行選択信号Ｌ_Ｄのパルス１１０はパルス列１０６の発生期間を包含するようにそれぞれ生成される。

上述の制御回路１２の制御の結果、書き込み期間ＰＷの最初の書き込み動作にて、補助表示範囲８０の全行が同時に選択され、続く書き込み動作にて、主表示範囲８４の各行が１行ずつ順番に選択され、そして最後の書き込み動作にて、補助表示範囲８２の全行が同時に選択される。

この動作をさらに説明する。書き込み期間ＰＷでは周期τ_Ｃで書き込み動作が繰り返される。その第１周期にて、パルス１０８が発生され、補助表示範囲８０の各行のＯＲ回路７２に並列して入力される。これによりパルス１０８が補助表示範囲８０の各行に対する行選択信号ＬＳ_ｋとして一斉に論理回路４２に入力され、補助表示範囲８０の各行への書き込み動作が並列して行われる。ここで、特定表示モードが指定される画像信号は補助表示範囲８０に黒色の帯領域を表示するものであり、補助表示範囲８０の各行の画像信号は互いに同一となる。よって、この書き込み動作において制御回路１２は、補助表示範囲８０の任意の行の画像信号ＶＳ_ｋを信号線駆動回路６へ出力することができる。例えば、図８では第１行の画像信号ＶＳ_１を補助表示範囲８０の各行に共通に書き込んでいる。このように表示が共通となる補助表示範囲８０の各行を並列して書き込むことで、補助表示範囲８０が３８行からなる本実施形態では、通常表示モードならば期間３８τ_Ｃを要する書き込み動作を期間τ_Ｃに短縮することができる。

補助表示範囲８０に続いて主表示範囲８４の書き込み動作が開始される。主表示範囲８４の各行では、シフトレジスタ７０の対応する段から出力される個別行選択信号Ｌ_ｋのパルス９２がそのまま行選択信号ＬＳ_ｋとして論理回路４２に入力され、当該行の書き込みが可能とされる。例えば、主表示範囲８４に属する第ｋ行が書き込み可能に制御されるときには、制御回路１２は第ｋ行の画像信号ＶＳ_ｋを信号線駆動回路６へ出力し、第ｋ行の画素回路２０には第ｋ行の画像信号ＶＳ_ｋが書き込まれる。主表示範囲８４では、シフトレジスタ７０はシフトクロックＣＫに同期して個別行選択信号Ｌ_ｋのパルス９２を順番に出力し、これに同期して、主表示範囲８４の各行が１行ずつ順番に選択され書き込みが行われる。本実施形態では、第３９行から第４４２行までの４０４行が主表示範囲８４であり、主表示範囲８４への書き込みは、書き込み期間ＰＷでの書き込み動作の第２周期から第４０５周期までの期間４０４τ_Ｃを用いて行われる。

主表示範囲８４の最後の行の書き込み動作に続く第４０６周期の書き込み動作として補助表示範囲８２への書き込みが行われる。第４０６周期では、パルス１１０が発生され、補助表示範囲８２の各行のＯＲ回路７２に並列して入力される。これによりパルス１１０が補助表示範囲８２の各行に対する行選択信号ＬＳ_ｋとして一斉に論理回路４２に入力され、補助表示範囲８２の各行への書き込み動作が並列して行われる。この書き込み動作において、補助表示範囲８０について上述したように、制御回路１２は、補助表示範囲８２の任意の行の画像信号ＶＳ_ｋを信号線駆動回路６へ出力することができる。例えば、図８では第４４３行の画像信号ＶＳ_４４３を補助表示範囲８３の各行に共通に書き込んでいる。このように表示が共通となる補助表示範囲８２の各行を並列して書き込むことで、補助表示範囲８２が３８行からなる本実施形態では通常表示モードならば期間３８τ_Ｃを要する書き込み動作を期間τ_Ｃに短縮することができる。

上述のように、特定表示モードの書き込み期間ＰＷでは、それぞれ画像信号が互いに同一となる複数の行からなる補助表示範囲８０，８２に対しては共通行選択信号Ｌ_Ｕ，Ｌ_Ｄに基づいて行選択信号ＬＳ_ｋが生成され、補助表示範囲８０，８２それぞれを構成する複数行を並列して書き込み可能とする。すなわち、垂直走査回路４０は、行単位で選択した画素回路へ行選択信号ＬＳ_ｋを出力して書き込み可能とする垂直走査において、特定表示モードでは、主表示範囲８４では１行を選択の単位とする一方、補助表示範囲８０，８２ではそれらを構成する複数行を一つの単位として選択する。ここではこの垂直走査方式を圧縮走査と呼ぶ。本実施形態では特定表示モードの書き込み期間ＰＷは、圧縮走査により４０６τ_Ｃとなる。

画素回路２０への書き込み動作の内容を同一とすれば、周期τ_Ｃは通常表示モードでの周期τ_Ｓと同じになる。この場合、特定表示モードでの書き込み期間ＰＷは、通常表示モードの書き込み期間ＰＷより短縮され、その分、発光期間ＰＥを長くすることができる。本実施形態では、特定表示モードでの書き込み期間ＰＷは、通常表示モードの書き込み期間ＰＷより７４τ_Ｃ短縮され、その分、発光期間ＰＥを長くすることができる。

一方、補助表示範囲８０，８２での書き込み動作にて短縮された時間を、主表示範囲８４での１行ずつの書き込み動作に分配し、主表示範囲８４の１行当たりの書き込み処理の時間τ_Ｃを通常表示モードにおける１行当たりの書き込み時間τ_Ｓより長くすることもできる。この書き込み時間の調整は、制御回路１２が、圧縮走査時にてシフトレジスタ７０の個別行選択信号の出力段に対応する行が主表示範囲８４にある間はシフトクロックＣＫを単純走査周波数より低い周波数に切り換えることにより実現することができる。

１行当たりの書き込み時間を長くすることにより、保持コンデンサ２４に書き込まれる画像信号等の精度向上を図るような動作が可能となり、表示むらの抑制等、表示品質の向上を図ることができる。

具体的には、書き込み動作には、上述したように前フレームの画像信号に応じた保持コンデンサ２４の記憶内容をリセットし、新たなフレームの画像信号に応じた電圧をセットする動作が含まれる。このリセット、セットの動作は保持コンデンサ２４の充放電により行われ、保持コンデンサ２４の電位変化は時定数を伴う。１行当たりの書き込み処理時間を長くすることにより、保持コンデンサ２４の充放電時間を確保してリセット、セットでの設定電位の精度を向上させることができる。また、書き込み処理にて、表示むら等を減少させるための補正信号を印加する技術が知られており、書き込み処理時間の拡大分を当該補正信号の印加期間に充て、表示品質の向上を図ることができる。

上述の実施形態では、特定表示形式の画像は、補助表示範囲８０，８２が黒色の帯領域となるものであったが、補助表示範囲８０，８２に表示される画像は、それぞれに含まれる各行が共通の表示であるものであればよく、特に色は何色であってもよい。また、１行内にて画像信号の変化を生じるものであってもよい。特定表示形式の画像が表示画面内に有する補助表示範囲の数、位置、大きさは任意に設定することができる。すなわち、予め定められた特定表示形式の画像に対応した有機ＥＬディスプレイ２を構成することができる。

なお、有機ＥＬディスプレイ２が例えば、メモリ１０に格納された画像信号に基づいて、表示が共通となる行を検出し、アドレスドライバを用いて、当該表示共通行へ並列書き込みを行うように行選択信号を生成する構成とすることも可能である。

また、画素回路２０は、表示画像の画素を構成する表示素子としてＯＬＥＤ２２以外の発光素子を含むものであってもよい。また、液晶ディスプレイのように自らは発光しない表示素子を用いて画像表示を行うものにも本発明を適用することができる。

２ 有機ＥＬディスプレイ、４ 表示部、６ 信号線駆動回路、８ ゲート駆動回路、１０ メモリ、１２ 制御回路、２０ 画素回路、２２ ＯＬＥＤ、２４ 保持コンデンサ、２６ 駆動トランジスタ、２８ 発光制御スイッチ、３０ リセット制御スイッチ、３２ 発光制御線、３４ リセット制御線、３６ データ線、３８ 電源線、４０ 垂直走査回路、４２ 論理回路、４４，４６，４８ 信号線、５０，５２ ＡＮＤ回路、５４，７２ ＯＲ回路、７０ シフトレジスタ、８０，８２ 補助表示範囲、８４ 主表示範囲。

Claims (10)

1. 画素に対応して基板上に行列配置されたそれぞれ表示素子及び記憶素子を含む複数の画素回路と、
   書き込み期間において前記画素回路を行単位で選択し、選択された前記画素回路の行へ選択信号を出力して前記記憶素子を書き込み可能とする書き込み行選択部と、
   前記書き込み期間にて前記書き込み行選択部により順次選択される選択行の前記各画素回路の前記記憶素子に、当該画素回路に対応する前記画素での画像信号を書き込む画素書き込み部と、
   を有し、
   前記書き込み行選択部は、前記画素回路を一行ずつ前記選択行として選択する単純走査と、前記画像信号が互いに同一となる複数の表示共通行を同時に前記選択行として選択し、前記画素書き込み部による当該複数の選択行への並列書き込みを可能とする圧縮走査とを切り換え可能に構成されていること、
   を特徴とするアクティブマトリクス型表示装置。
2. 請求項１に記載のアクティブマトリクス型表示装置において、
   前記表示共通行は、画像の所定の表示形態に対応して予め設定され、
   前記書き込み行選択部は、外部から供給される走査切換信号に応じて、前記単純走査と前記圧縮走査とを切り換えること、
   を特徴とするアクティブマトリクス型表示装置。
3. 請求項２に記載のアクティブマトリクス型表示装置において、
   目的画像を表示する行範囲である主表示範囲と、複数行を含み当該目的画像を表示しない行範囲である１又は複数の補助表示範囲とを表示画面に生じる前記表示形態を有する入力画像信号に対応して、当該補助表示範囲の各行を前記表示共通行に設定し、
   前記書き込み行選択部は、
   シフトクロックを生成すると共に、前記補助表示範囲ごとに設けられた第１出力端子を備える制御回路と、
   前記画素回路の各行に対応した複数の段が直列に接続され、前記各段は個別行選択信号を出力する第２出力端子を備え、前記複数段のうち前記個別行選択信号を出力する出力段を前記シフトクロックに同期して順番に移動させるシフトレジスタと、
   前記表示共通行ごとに設けられ、当該表示共通行を包含する前記補助表示範囲に対応する前記第１出力端子と、前記シフトレジスタの当該表示共通行に対応する前記第２出力端子とにそれぞれ入力端子が接続された複数の論理和回路と、
   を有し、
   前記制御回路は、前記走査切換信号を入力され、前記圧縮走査時にて前記出力段に対応する行が前記補助表示範囲にある間は、前記シフトクロックを前記単純走査での所定の単純走査周波数より高い圧縮走査周波数に切り換えると共に、当該補助表示範囲に対応する前記第１出力端子から共通行選択信号を出力し、
   前記画素回路の各行は、前記主表示範囲では、前記シフトレジスタの当該行に対応する段からの前記個別行選択信号を前記選択信号として供給され、一方、前記補助表示範囲では前記論理和回路の出力信号を前記選択信号として供給されること、
   を特徴とするアクティブマトリクス型表示装置。
4. 請求項３に記載のアクティブマトリクス型表示装置において、
   前記圧縮走査での前記書き込み期間の長さは前記単純走査での前記書き込み期間の長さ以下であること、を特徴とするアクティブマトリクス型表示装置。
5. 請求項４に記載のアクティブマトリクス型表示装置において、
   前記制御回路は、前記圧縮走査時にて前記出力段に対応する行が前記主表示範囲にある間は前記シフトクロックを前記単純走査周波数より低い周波数に切り換えること、を特徴とするアクティブマトリクス型表示装置。
6. 請求項３から請求項５のいずれか１つに記載のアクティブマトリクス型表示装置において、
   前記主表示範囲は表示画面の列方向に関し中央に位置すること、を特徴とするアクティブマトリクス型表示装置。
7. 請求項１から請求項６のいずれか１つに記載のアクティブマトリクス型表示装置において、
   前記表示素子は、対向する電極間に有機発光層を備えた自己発光素子であること、を特徴とするアクティブマトリクス型表示装置。
8. 画素に対応して基板上に行列配置されたそれぞれ表示素子及び記憶素子を含む複数の画素回路を有するアクティブマトリクス型表示装置において、１フレームの画像ごとに、列方向の並びに従って前記画素回路の行を選択してその選択行の前記各画素回路を書き込み可能に制御し、当該選択行の前記各画素回路の前記記憶素子に画像信号を入力し書き込む書き込み処理と、当該書き込み処理後の前記記憶素子それぞれの記憶量に応じた強度で前記表示素子を駆動させて画素表示を行わせる表示処理とを行う駆動方法であって、
   前記書き込み処理は、目的画像を表示する行範囲である主表示範囲と複数行を含み当該目的画像を表示しない行範囲である１又は複数の補助表示範囲とを表示画面に生じる部分画面表示となる前記画像信号に対しては、前記補助表示範囲にて当該範囲内の各行を同時に前記選択行として選択し、当該複数の選択行に共通の前記画像信号を並列して入力する並列処理により行われること、
   を特徴とするアクティブマトリクス型表示装置の駆動方法。
9. 請求項８に記載のアクティブマトリクス型表示装置の駆動方法において、
   前記書き込み処理は、
   前記表示画面の全ての行範囲に前記目的画像を表示する全画面表示となる前記画像信号に対しては、所定の基準周期で１行ずつ前記選択行として前記画像信号を入力する逐行処理により行われ、
   前記部分画面表示の前記画像信号に対しては、前記補助表示範囲を前記並列処理で行うことにより、前記逐行処理で行う場合に比べて当該補助表示範囲の前記書き込み処理の時間を短縮し、その短縮時間を前記主表示範囲での前記逐行処理に割り当て、当該主表示範囲の１行当たりの前記書き込み処理の時間を前記基準周期より長くすること、
   を特徴とするアクティブマトリクス型表示装置の駆動方法。
10. 請求項８に記載のアクティブマトリクス型表示装置の駆動方法において、
    前記書き込み処理は、
    前記表示画面の全ての行範囲に前記目的画像を表示する全画面表示となる前記画像信号に対しては、所定の基準周期で１行ずつ前記選択行として前記画像信号を入力する逐行処理により行われ、
    前記部分画面表示の前記画像信号に対しては、前記補助表示範囲を前記並列処理で行うことにより、前記逐行処理で行う場合に比べて当該補助表示範囲の前記書き込み処理の時間を短縮し、その短縮時間を前記表示処理に割り当て、前記表示素子の駆動期間を前記全画面表示における当該駆動期間より長くすること、
    を特徴とするアクティブマトリクス型表示装置の駆動方法。

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