KR19980041239A - 승압전원발생기 - Google Patents

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Abstract

다수의 뱅크들을 구비하는 동기식 반도체 메모리 장치에 있어서, 승압전원 전압 감지회로, 다수의 래치수단들, 다수의 펄스 발생회로들, 다수의 펌핑회로들을 구비하는 승압전원 발생기가 개시되어 있다. 승압전원 전압 감지 회로는 다수의 뱅크 중에서 어느 하나라도 액티베이션되면 해당되는 승압 전압 레벨을 감지하여, 승압 전원 전압 레벨이 소정 전압 이하일 때 액티브되는 승압 신호를 출력한다. 다수의 래치 수단들은 각각, 상기 승압 신호를 대응되는 뱅크 액티베이션 신호에 따라 래치하여 출력한다. 다수의 펄스 발생 회로들은 각각, 대응되는 상기 래치 수단의 출력에 트리거되어 일정기간 액티브되는 펄스를 발생한다. 다수의 펌핑 회로들은 각각, 대응되는 상기 펄스 발생 회로에 따라 상기 승압 전원 전압을 승압시킨다. 본 발명에 의하면, 각 뱅크 별로 승압 전원 발생 회로를 구비하고 각 승압 전원 발생 회로의 동작이 하나의 승압 전원 전압 감지 회로에 의해서 제어되므로, 마치 다수의 뱅크들 각각에 대하여 승압 전압 감지 회로가 존재하는 것과 동일한 효과를 가진다. 그러므로 각 뱅크에 해당되는 소모 전하량을 예상하여 적정 커패시터를 가지는 펌핑 회로를 구동시킬 수 있다. 따라서, 각 뱅크별로 부정확한 소모 전하량의 예상으로 인한 승압 전압의 레벨의 규정된 목표 승압 전압 이상으로 상승되거나 이하로 강하되는 현상이 방지될 수 있는 효과를 가진다.

Description

승압 전원 발생기
본 발명은 승압 전원 발생기에 관한 것으로, 특히 외부 시스템(System)으로부터의 시스템 클럭(Clock)에 동기되어 메모리(Memory) 어레이(Array)내의 데이터(Data)를 고속으로 기입(Write)/독출(Read)하는 동기식(Synchronous) 다이나믹(Dynamic) 렌덤(Random) 엑세스(Access) 메모리 시스템의 승압 전원 발생기에 관한 것이다.
메모리 시스템의 규모가 커짐에 따라, 한 시스템의 사이클(Cycle)에 구동하여야 하는 메모리 시스템의 워드(Word) 라인(line)의 부하(Load)가 커지게 되고, 워드 라인을 인에이블(Enable) 시키는 데 시간이 걸리게 되어, 시스템의 속도 저하의 우려가 있다. 이는 기존의 워드 라인 구동 방식에 있어서, 부스팅(Boosting) 출력이 메모리 어레이 내의 필요한 곳까지 도달하기 전에, 워드 라인의 부하에 의한 부스팅 출력의 손실에 기인한다. 또한 보다 빠른 워드 라인 구동 방식을 위해 사용되는 센스 증폭기(Sensing Amplifier)의 노이즈(Noise) 마진(Margin)을 최대로 하기 위해서는, 센스 증폭기는 전원 전압값의 전 영역을 사용하여야 하므로 워드 라인은 데이터 전위보다 메모리 셀(Cell) 트랜지스터의 문턱 전압(Threshold Voltage) 이상의 값으로 부스팅되어야 한다. 따라서, 메모리 셀 어레이로부터 데이터를 신속하고 정확하게 기입/독출하기 위해서는 데이터 전위보다 메모리 셀 트랜지스터의 문턱 전압 이상의 전압 레벨이 필요하다. 이러한 데이터 전위보다 메모리 셀 트랜지스터의 문턱 전압 이상의 전압 레벨을 가지는 전원을 발생시키는 회로를 승압 전원 발생기라고 한다.
도 1은 종래의 승압 전원 발생기의 블록도이다.
도 1을 참조하면, 종래의 승압 전원 발생기는 승압 전원 감지 회로(100), 래치 수단(120), 펄스 발생기(140), 및 펌핑(Pumping) 회로(160)를 구비한다.
승압 전원 감지 회로(100)는 로(Row) 액티브(Active) 모드(Mode)에 있어서, 즉 로 어드레스 스트로우브 신호(RASB)가 액티브 로우('L') 레벨에 있을 때에만 승압 전원 발생기를 구동하기 위한 것이다. 승압 전원 감지 회로(100)는 로 액티브 모드에 있을 때에만, 승압 전원 전압(VPP)을 입력하여 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget)이하인 경우에만 액티브되는 제어 신호(CVPP)를 출력한다.
래치 수단(120)은 제어 신호(CVPP)를 입력하여, 승압 전원 발생기가 연결된 회로에서 소모하는 전하량을 계산할 때 최악 조건을 고려하여 지연되는 시간만큼, 승압 전원 전압(VPP)을 발생하는 펌핑 회로(160)의 구동을 지연시키기 위하여 제어 신호(CVPP)를 소정 기간 지연시킨 다음 래치시킨다.
펄스 발생기(140)는 제어 신호(CVPP)를 입력하여 일정 기간 액티브되는 펄스 신호(PULS)를 발생시킨다. 펄스 신호(PULS)는 펌핑 회로(160)의 입력 단자에 입력되어 승압 전원 전압(VPP)의 레벨을 제어하기 위한 것이다. 여기서, 펄스 신호(PULS)가 액티브되는 기간은 펌핑 회로(160)를 구동하는 데 필요한 시간에 대응한다.
펌핑 회로(160)는 펄스 발생기(140)에서 발생되는 펄스 신호(PULS)를 입력하여 펄스 신호(PULS)에 따라 승압 전원 전압(VPP)을 승압시킨다.
동기식 다이나믹 렌덤 엑세스 메모리 시스템에 있어서, 데이터 전송률을 증가시키기 위하여 메모리 셀 어레이들은 여러 개의 뱅크(Bank)들로 구성되어 있다. 따라서, 비동기식 다이나믹 렌덤 엑세스 메모리 시스템에서와는 달리, 여러 개의 뱅크들의 동작을 독립적으로 제어해야 한다. 즉 사용자에 의해서 엑세스 되는 메모리 셀의 어드레스 정보가 입력이 되면 입력되는 어드레스의 정보에 따라서 대응되는 뱅크들이 액티베이션(Activation)된다. 이 때 액티베이션되는 뱅크들은 각각 독립적으로 제어되고 따라서 각 뱅크들의 프리 차지 모드는 다른 뱅크의 액티베이션 모드와 중복될 수 있다. 그러므로 메모리 셀을 엑세스 하는 시간을 줄일 수 있는 것이다.
이러한 동기식 다이나믹 렌덤 엑세스 메모리 시스템에서도 각 뱅크의 액티베이션 모드에서 워드 라인들을 인에이블 시킬 때, 워드 라인들을 데이터 전압값보다 문턱 전압 이상의 전압값을 가지도록 부스팅시키기 위한 승압 전원 발생기를 필요로 한다.
그러나 여러 개의 뱅크들을 입력되는 어드레스의 정보에 따라 각각 액티베이션시키고 각 뱅크의 동작을 독립적으로 제어하는 동기식 다이나믹 렌덤 엑세스 메모리 시스템에는 종래의 승압 전원 발생기를 사용하는 것에 많은 문제가 뒤따른다. 특히, 입력되는 어드레스의 정보에 따라서 시스템 내부에 존재하는 모든 뱅크들이 순차적으로 액티베이션되어야 하는 경우에 즉 tRRD(Row Active to Row Active Delay) 조건에서, 각 뱅크에서 소모되는 승압 전원 전하량 소모를 정확하게 감지하여 그에 대한 적절한 보상을 이루기가 어렵다.
좀 더 구체적으로 설명을 하면, 도 1에 나타나 있는 바와 같은 종래의 승압 전원 발생기를 동기식 다이나믹 렌덤 엑세스 메모리 시스템에 적용하면, 칩 동작 속도의 저하, 데이터의 기입/독출의 오동작, 및 메모리 셀의 파손 등의 문제가 발생하게 된다. 즉 각 뱅크의 액티베이션 시에 뱅크 정보(Information)를 내포하고 있는 신호에 동기하여 일정 펄스 구간 동안 펌핑 회로를 구동하여, 워드 라인들을 인에이블 시키는 과정에서 발생하는 소모 전하량을 보상할 경우, 전하량이 보상된 다음의 워드 라인들의 전압 레벨이 승압 목표 레벨보다 낮아지는 경우에는 워드 라인들을 인에이블 시키는 데 걸리는 시간이 길어짐으로 인하여 칩 동작 속도의 저하를 야기하게 된다. 승압 전원 전압을 목표 수준 이상으로 유지하기 위해서는 승압 전원 단자가 연결된 회로에서 소모하는 전하량을 정확히 산출하여 소모되는 전하량 이상을 승압 전원 발생기에서 승압 전원 단자로 공급하여야 한다. 이 때 소모되는 전하량이 공급하는 전하량 보다 크게 되면 계속되는 사이클링에 의해 워드 라인들의 레벨이 계속 다운(Down)하게 되고 결국에는 메모리 셀의 데이터를 기입/독출하는 동작의 오동작이 일어난다. 또한 이 때, 소모되는 전하량이 공급하는 전하량 보다 작게 되면 계속되는 사이클링에 의해 워드 라인들의 레벨이 계속 상승하게 되고 결국에는 워드 라인들에 연결되어 있는 메모리 셀 트랜지스터들의 게이트들에 높은 전장(Filed)이 인가되게 되어 메모리 셀들의 파손 현상이 일어나게 된다.
특히 모든 뱅크들이 순차적으로 액티베이션되어 차례로 해당하는 워드 라인들을 인에이블 시키고 이에 의하여 순차적으로 해당되는 데이터를 기입/독출 하게되는 경우, 즉 tRRD 조건에서는, 각각의 뱅크들이 액티베이션될 때마다 승압 전원 발생기를 구동하여야 한다. 그러나, 각각의 뱅크들이 액티베이션될 때마다 승압 전원 발생기를 구동하는 데 있어서, 각 뱅크들의 동작에 의해서 인에이블되는 워드 라인들에 의해서 소모되는 전하량의 측정이 주어진 사이클 내에서 제대로 이루어 질 수가 없게 된다. 그러나, 위에서 설명한 바와 같이, 각 뱅크들의 동작에 의해서 인에이블되는 워드 라인들에 의해서 소모되는 전하량의 측정이 제대로 이루어지지 않음으로 해서 생기는 여러 가지 문제점을 해결하기 위해서는, 각 뱅크 액티베이션 시에 워드 라인 인에이블 과정에서 발생하는 전하량의 소모에 대한 적절한 보상이 이루어 져야 한다.
따라서 본 발명의 목적은 다수의 뱅크들을 구비하는 동기식 다이나믹 렌덤 엑세스 메모리 시스템에 있어서, 특히 입력되는 어드레스의 정보에 따라 각 뱅크들이 순차적으로 액티베이션되는 경우에도 각 뱅크에 따라 적절하게 승압 전원 전압을 발생시키는 승압 전원 발생기를 제공하는 데 있다.
도 1은 종래의 승압 전원 발생기의 블록도이다.
도 2는 본 발명의 실시예에 따른 승압 전원 발생기의 블록도이다.
도 3은 도 2에 있어서 승압 전원 전압 감지 회로의 회로도이다.
도 4는 도 2에 있어서, 다수의 래치 수단들의 일 실시예에 따른 회로도이다.
도 5는 도 2에 있어서, 다수의 펄스 발생 회로들의 일 실시예에 따른 회로도이다.
도 6은 도 5의 동작을 설명하기 위한 각 신호들의 타이밍도이다.
도 7은 도 2에 있어서 다수의 펌핑 회로들의 일 실시예에 따른 회로도이다.
도 8은 도 7의 동작을 설명하기 위한 각 신호들의 타이밍도이다.
도 9는 도 2의 동작을 설명하기 위한 각 신호들의 타이밍도이다.
〈도면의 주요 부호에 대한 설명〉
RASB; 로 어드레스 스트로우브 신호, VPP: 승압 전원 전압.
PRD1 내지 PRD4: 제 1 내지 제 4 뱅크 액티베이션 신호.
PVPPDETE: 승압 제어 신호, PVPPA:승압 신호,
VDD, GND: 전원 단자, PAKF: 펄스 신호,
CLK: 내부 클럭 신호.
상기 목적을 달성하기 위하여, 본 발명에 따른 승압 전원 발생기는 하나의 승압 전원 전압 감지 회로, 다수의 래치 수단들, 다수의 펄스 발생 회로들, 및 다수의 펌핑 회로들을 구비하는 것을 특징으로 한다.
승압 전원 전압 감지 회로는 다수의 뱅크 중에서 어느 하나라도 액티베이션되면 해당되는 승압 전압 레벨을 감지하여, 승압 전원 전압 레벨이 소정 전압 이하일 때 액티브되는 승압 신호를 출력한다.
다수의 래치 수단들은 각각, 승압 신호를 대응되는 뱅크 액티베이션 신호에 따라 래치하여 출력한다.
다수의 펄스 발생 회로들은 각각, 대응되는 래치 수단의 출력에 트리거되어 일정기간 액티브되는 펄스를 발생한다.
다수의 펌핑 회로들은 각각, 대응되는 펄스 발생 회로에 따라 승압 전원 전압을 승압시킨다.
이어서 첨부한 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 승압 전원 발생기의 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 다른 승압 전원 발생기는 하나의 승압 전원 전압 감지 회로(200), 래치 수단들(212,214,216,218), 펄스 발생 회로들(222,224,226,228), 및 펌핑 회로들(232,234,236,238)을 구비한다. 여기서 고려되는 반도체 메모리 장치는 예를 들어 4 개의 뱅크, 즉 제 1 내지 제 4 뱅크들(도시되어 있지 않음)을 가지는 것으로 한다.
승압 전원 전압 감지 회로(200)는 제 1 내지 제 4 뱅크가 각각 액티베이션될 때 발생되는 제 1 내지 제 4 뱅크 액티베이션 신호들(PRD1,PRD2,PRD3,PRD4)을 입력하여, 하나의 뱅크라도 액티베이션되면 해당되는 승압 전원 전압(VPP) 레벨을 감지하여 해당되는 승압 전원 전압(VPP) 레벨이 규정된 목표치(Vtarget)보다 낮은 경우에 액티베이션되는 승압 신호(PVPPA)를 출력한다.
래치 수단들(212,214,216,218)은 승압 전원 전압 감지 회로(200)로부터 출력되는 승압 신호(PVPPA)를 입력하여, 이를 일정 기간 래치하기 위한 것이다. 이 때 래치되는 방식은 제 1 내지 제 4 뱅크가 각각 액티베이션될 때에 발생되어 제 1 내지 제 4 뱅크의 정보를 각각 포함하는 제 1 내지 제 4 뱅크 동기 신호들(PRD1,PRD2,PRD3,PRD4)을 일정 기간 지연시킨 다음, 승압 신호(PVPPA)를 일정한 기간 지연된 제 1 내지 제 4 뱅크 동기 신호들(PRD1,PRD2,PRD3,PRD4)에 동기(트리거)시켜 전달함으로서 이루어진다. 여기서, 지연되는 일정 기간은 액티베이션되는 각 뱅크들의 동작에 있어서 인에이블되는 워드 라인의 최악의 조건(Worst case)을 고려하여, 해당되는 워드라인의 인에이블 시점에 맞추어서 승압 전원 발생기가 승압 전원 전압(VPP)을 발생시킬 수 있도록 하기 위한 것이다.
펄스 발생 회로들(222,224,226,228)은 각각 지연된 제 1 내지 제 4 뱅크 동기 신호들(PRD1,PRD2,PRD3,PRD4)에 동기되어 전달되는 승압 신호(PVPPA)를 입력하여, 승압 전원 전압(VPP)을 승압 시켜야 하는 경우에만 일정 기간 액티베이션되는 펄스 신호(PAKF)를 발생 시켜 출력한다. 여기서, 펄스 신호(PAKF)의 액티베이션되는 기간은 펌핑 회로들(232,234,236,238)에 의해서 승압 전원 전압(VPP) 의 승압동작에 필요한 시간이다.
펌핑 회로들(232,234,236,238)은 각각 펄스 발생 회로들(222,224,226,228)로부터 출력되는 펄스 신호(PAKF)에 따라 승압 전원 전압(VPP)을 승압시킨다.
도 3은 본 발명의 실시예에 다른 승압 전원 발생기에 있어서 승압 전원 전압 감지 회로(200)의 회로도를 나타내고 있다.
도 3을 참조하면, 승압 전원 전압 감지 회로(200)는 승압 제어 신호 발생기 (320), 정전류원(301), 제어부(310), 및 인버터(302)를 구비한다.
승압 제어 신호 발생기(320)는 제 1 내지 제 4 뱅크 동기 신호들(PRD1,PRD2, PRD3,PRD4)을 입력하여 제 1 내지 제 4 뱅크들 중에 어느 하나라도 액티베이션되어 있으면 하이('H') 레벨의 승압 제어 신호(PVPPDETE)를 출력한다.
정전류원(301)은 소오스 단자가 전원 단자(VDD)에 연결되어 있고 드레인 단자가 제 1 노드(300)에 연결되어 있으며 게이트 단자가 접지 단자(GND)에 연결되어 있는 PMOS 트랜지스터(302)를 구비한다. 따라서 정전류원(301)을 구성하고 있는 PMOS 트랜지스터(302)는 항상 턴 온(Turn On)되어 있고 제 1 노드(300)의 상태에 따라서 일정한 전류를 회로에 공급하고 있다.
제어부(310)는 NMOS 트랜지스터들(311,312,313)로써 구성되어 있다. NMOS 트랜지스터들(311,312,313)들은 제 1 노드(300)와 접지 단자(GND) 사이에 서로 직렬로 연결되어 있다. 그리고 NMOS 트랜지스터(311)와 NMOS 트랜지스터(313)의 게이트 단자들은 승압 전원 단자에 연결되어 승압 전원 전압(VPP)을 입력하고, NMOS 트랜지스터(312)의 게이트 단자는 승압 전원 전압 감지 회로(200)로부터 출력되는 승압 제어 신호(PVPPDETE)를 입력한다. 제어부(310)는 승압 제어 신호(PVPPDETE)가 하이('H') 레벨에 있을 때, 즉 제 1 내지 제 4 뱅크 중에서 어느 하나라도 액티베이션되어 있을 때, NMOS 트랜지스터(311)와 NMOS 트랜지스터(313)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨에 따라서 출력되는 신호의 레벨이 변화한다. 즉, NMOS 트랜지스터(311)와 NMOS 트랜지스터(313)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 낮은 경우에는 제어부(310)에서 출력되는 신호의 레벨이 인버터(302)의 트립 포인터(Trip Point)보다 낮다. 그리고 NMOS 트랜지스터(311)와 NMOS 트랜지스터(313)의 게이트에 인가되는 승압 전원 전압(VPP)의 레벨이 규정된 목표치(Vtarget) 보다 높은 경우에는 제어부(310)에서 출력되는 신호의 레벨이 인버터(302)의 트립 포인터보다 충분히 높게 된다.
인버터(302)는 제어부(310)에서 출력되는 신호를 반전하여 이를 승압 신호(PVPPA)로서 출력한다. 즉, 제어부(310)에서 출력되는 신호의 레벨이 인버터(302)의 트립 포인터보다 낮으면 하이('H') 레벨의 승압 신호(PVPPA)를 출력하고, 제어부(310)에서 출력되는 신호의 레벨이 인버터(302)의 트립 포인터보다 충분히 높으면 로우('L')레벨의 승압 신호(PVPPA)를 출력한다.
승압 전원 전압(VPP)은 항상 일정한 전압값을 유지하여야 한다. 그러나 내부 회로들 사이에서 발생하는 여러 가지 요인들에 의해서 사실상 승압 전원 전압(VPP)은 일정한 전압값을 유지할 수가 없게 된다. 따라서 규정된 목표치(Vtarget)가 존재하게 된다.
제 1 내지 제 4 뱅크들 중에 어느 하나라도 액티베이션되어 승압 제어 신호 발생기(320)로부터 승압 제어 신호(PVPPDETE)가 액티브 하이('H') 레벨의 상태가 되었을 때, 만약에 제어부(310)에 입력되는 승압 전원 전압(VPP)이 규정된 목표치(Vtarget) 보다 낮은 경우에는 인버터(302)의 입력이 인버터(302)의 트립 포인트보다 낮아진다. 그로 인하여 승압 신호(PVPPA)는 액티브 하이('H') 레벨 상태가 되어 후단에 연결된 도 2의 승압 전원 발생기에 의해서 승압 전압(VPP)을 규정된 목표 치(Vtarget) 까지 높이게 된다.
제 1 내지 제 4 뱅크들 중에 어느 하나라도 액티베이션되어 승압 제어 신호 발생기(320)로부터 승압 제어 신호(PVPPDETE)가 액티브 하이('H') 레벨의 상태가 되었을 때, 만약에 제어부(310)에 입력되는 승압 전원 전압(VPP)이 규정된 목표치(Vtarget) 보다 높은 경우에는 인버터(302)의 입력이 인버터(302)가 트립 포인트보다 높아진다. 그로 인하여 승압 신호(PVPPA)는 로우('L) 레벨 상태가 되어 후단에 연결된 도 2의 승압 전원 발생기에 의해서 승압 전원 전압(VPP)의 레벨은 이전 상태를 그대로 유지하게 된다.
도 4는 본 발명의 실시예에 따른 승압 전원 발생기에 있어서 래치 수단들(212,214,216,218)의 일 실시예로서 래치 수단(212)의 회로도를 나타내고 있다.
도 4를 참조하면, 래치 수단들(212,214,216,218)은 각각 뱅크 동기 신호 래치부(410)와 승압 신호 래치부(420)를 구비한다.
예를 들어 래치 수단(212)의 경우, 도 4에 나타나 있는 바와 같이, 뱅크 동기 신호 래치부(410)는 다수의 인버터들로서 구성되어 있으며, 제 1 뱅크 동기 신호(PRD1)를 입력하여 일정한 기간 지연시키어 승압 신호 래치부(420)에 입력한다.
승압 신호 래치부(420)는 뱅크 동기 신호 래치부(410)에서 일정한 기간 지연되어 출력되는 제 1 뱅크 동기 신호(PRD1)를 입력하여 제 1 뱅크 동기 신호(PRD1)가 액티브 하이('H') 레벨에 있을 경우에만 승압 신호(PVPPA)를 일정 시간동안 지연시키어 출력한다.
도 5는 본 발명의 실시예에 따른 승압 전원 발생기에 있어서 펄스 발생 회로들(222,224,226,228)의 일 실시예로서 펄스 발생 회로(222)의 회로도를 나타내고 있다.
도 5를 참조하면, 펄스 발생 회로(222)는, 도 4의 뱅크 동기 신호 래치부(410)로부터 출력되는 제 1 뱅크 동기 신호(PRD1)에 동기되어 일정 시간 동안 지연되어 출력되는 승압 신호(PVPPA)를 입력하여, 승압 신호(PVPPA)의 레벨이 승압 전원 전압(VPP)을 승압시키는 경우에만 일정 기간 액티베이션되는 펄스 신호(PAKF)를 발생 시켜 출력한다.
도 6은 도 5에 도시되어 있는 펄스 발생 회로(222)의 동작을 설명하기 위하여 펄스 발생 회로(222)의 입력 신호인 승압 신호(PVPPA)와 출력 신호인 펄스 신호(PAKF)의 타이밍도를 도시하고 있다. 여기서 펄스 신호(PAKF)의 액티베이션되는 일정 기간은 주어진 회로 조건에서 승압 전원 전압(VPP)을 규정된 목표치(Vtarget)를 가지도록 승압시키거나 강압시키는 데 소요되는 시간을 설정하기 위한 것이다.
도 7은 본 발명의 실시예에 따른 승압 전원 발생기에 있어서 펌핑 회로들(232,234,236,238)의 일 실시예로서 펌핑 회로(232)의 회로도를 나타내고 있다.
도 7을 참조하면, 펌핑 회로들(232,234,236,238)은 각각 지연회로(610), 펌핑 커패시터(620), NMOS 트랜지스터들(630,640)로써 구성되어 있다.
펌핑 회로(232)는, 펄스 발생 회로(222)로부터 출력되는 일정 기간 액티베이션되는 펄스 신호(PAKF)를 지연회로(610)의 입력단자로부터 입력한다.
펌핑 커패시터(620)의 한 단자는 지연 회로(610)의 출력 단자에 연결되어 있고 다른 한 단자는 노드(N1)에 연결되어 있다. 펌핑 커패시터(620)는 지연 회로(610)와 노드(N1)의 신호들의 전압값들에 따라서 방전하거나 충전한다. 즉 예를 들면, 지연 회로(610)의 출력 단자의 전압 레벨이 노드(N1)의 전압 레벨 보다 높으면 지연 회로(610)의 출력 단자의 전하를 충전하여 노드(N1)의 전압 레벨을 상승시키고, 지연 회로(610)의 출력 단자의 전압 레벨이 노드(N1)의 전압 레벨 보다 낮으면 지연 회로(610)의 출력 단자의 전하를 방전하여 노드(N1)의 전압 레벨을 상승시키지 않는다.
NMOS 트랜지스터(630)는 드레인 단자가 전원 단자(VDD)에 연결되어 있고 이는 또한 게이트 단자에 접속되어 있으며, 소오스 단자는 노드(N1)에 연결되어 있다. 따라서 NMOS 트랜지스터(630)는 노드(N1)의 전위를 기본적으로 전원 단자(VDD)의 전압 레벨에서 NMOS 트랜지스터(630)의 문턱 전압만큼 강하된 전압값을 가지도록 한다.
NMOS 트랜지스터(640)는 드레인 단자가 노드(N1)에 연결되어 있고 이는 또한 게이트 단자에 접속되어 있으며, 소오스 단자로부터 승압 전압(VPP)을 출력한다. 따라서 NMOS 트랜지스터(640)는 노드(N1)의 전압 레벨에서 NMOS 트랜지스터(640)의 문턱 전압만큼 강하된 전압값을 가지는 승압 전압(VPP)을 출력한다.
도 8은 도 7에 있어서, 제 1 뱅크 동기 신호(PRD1)에 동기되어 일정 시간 동안 래치된 승압 신호(PVPPA)를 입력하여 승압 신호(PVPPA)의 레벨이 승압 전원 전압(VPP)을 승압시키는 경우에만 펄스 발생 회로(222)로부터 출력되는 일정 기간 액티베이션되는 펄스 신호(PAKF)가 지연 회로(610)에 입력되었을 경우의 노드(N1)와 승압 전압(VPP) 신호들의 타이밍도를 나타내고 있다. 여기서 도시된 신호들의 전압 레벨 값은 전원 전압 레벨을 3V, 그리고 도 7의 NMOS 트랜지스터들(630,640)의 문턱 전압을 1V라고 가정하므로 써 추정되는 수치들이다.
펄스 발생 회로(222)로부터 출력되는 일정 주기를 가지는 펄스 신호(PAKF)는 3V의 전원 전압 레벨에 해당하는 전압 레벨을 가진다. 그리고 펄스 신호(PAKF)가 인가되기 전 까지 노드(N1)의 전압 레벨은 전원 단자(VDD)의 전압 레벨에서 NMOS트랜지스터(630)의 문턱 전압만큼 강하된 2V의 전압값을 가진다. 따라서 지연 회로(610)에 입력된 펄스 신호(PAKF)의 전압 레벨이 노드(N1)의 전압 레벨보다 높으므로 펌핑 커패시터(620)는 지연 회로(610)의 출력 단자의 전하를 충전하여 노드(N1)의 전압 레벨을 5V로 상승시킨다. 노드(N1)의 전압 레벨은 NMOS 트랜지스터(640)를 통하여 NMOS 트랜지스터(640)의 문턱 전압만큼 강하되어 4V의 전압 레벨을 가지는 승압 전원 전압(VPP)을 출력한다.
만약에 여기서, 도 3의 승압 전원 전압 감지 회로(200)에서 감지된 승압 전원 전압(VPP)이 규정된 목표치(Vtarget)보다 높은 경우에는 도 3의 승압 전원 전압 감지 회로(200)로부터 로우('L') 레벨의 승압 신호(PVPPA)가 발생하게 된다. 로우('L') 레벨의 승압 신호(PVPPA)는 도 4의 래치 수단(212)을 거치고 도 5의 펄스 발생 회로(222)를 통과하여 펄스 발생 회로(222)의 출력 단자로부터 로우('L') 레벨의 펄스 신호(PAKF)를 발생한다. 따라서 로우('L') 레벨의 펄스 신호(PAKF)가 도 7의 지연 회로(610)에 입력된다. 지연 회로(610)에 입력되는 펄스 신호(PAKF)의 레벨이 노드(N1)의 전압 레벨보다 낮으므로 펌핑 커패시터(620)는 승압 전원 단자의 전하를 방전시키어 승압 전원 전압(VPP)은 이전 레벨을 그대로 유지하게 된다.
도 9는 도 2의 본 발명의 실시예에 따른 승압 전원 발생기에 있어서, 예를 들어 제 1 내지 제 4 뱅크가 순차적으로 액티베이션되는 경우에, 즉 tRRD 조건에서의 각 신호들의 타이밍도를 도시하고 있다. 여기서, tRRD 조건은 매 2 클럭 사이클마다 순차적으로 제 1 내지 제 4 뱅크가 순차적으로 액티베이션되어 워드 라인을 인에이블하는 것을 예로 하고 있다. CLK는 클럭 신호를, RASB는 로 어드레스 스트로우브 신호를 나타낸다. 그리고, PRD_1, PRD_2, PRD_3, 및 PRD_4는 래치 수단(212,214,216,218)의 각 뱅크 동기 신호 래치부에서 지연되어 출력되는 제 1 내지 제 4 뱅크 동기 신호들(PRD1, PRD2, PRD3,PRD4)이다.
도 9에서 알 수 있는 바와 같이, 로 어드레스 스트로우브 신호(RASB)에 따라 제 1 내지 제 4 뱅크 중에서 어느 하나라도 액티베이션되면 승압 제어 신호(PVPPDETE)가 내부 클럭 신호(CLK)에 동기하여 액티베이션된다. 또한 로 어드레스 스트로우브 신호(RASB)에 따라 각 뱅크가 액티베이션되면, 이 때 발생되는 제 1 내지 제 4 뱅크 동기 신호들(PRD1, PRD2, PRD3,PRD4)은 일정시간 지연되고, 승압 신호(PVPPA)는 승압 전원 전압(VPP)의 레벨을 감지하여 승압 전원 전압(VPP)이 규정된 목표치(Vtarget)보다 낮은 경우에 하이('H') 레벨이 되고 승압 전원 전압(VPP)이 규정된 목표치(Vtarget) 이상이면 로우('L') 레벨이 되어 승압 전원 전압(VPP)을 규정된 목표치(Vtarget)를 가지도록 승압시킨다.
이와 같이, 본 발명의 실시예에 따른 승압 전원 발생기는 다수의 뱅크 중에서 어느 하나라도 액티베이션될 경우에 승압 전압(VPP)을 감지하고 감지된 승압 전압(VPP)의 레벨에 따라서 승압 전압(VPP)의 레벨을 승압시키는 승압 전원 발생기를 구동한다. 또한 다수의 뱅크 중 어느 하나라도 액티베이션되지 않는 경우에만 승압 전압 감지 회로(200)를 디스에이블(Disable)시켜 승압 전원 발생기의 구동이 디스에이블 된다. 따라서 본 발명에 따른 승압 전원 발생기는 마치 다수의 뱅크들 각각에 대하여 승압 전압 감지 회로가 존재하는 것과 동일한 효과를 가진다. 그러므로 각 뱅크에 해당되는 소모 전하량을 예상하여 적정 커패시터를 가지는 펌핑 회로를 구동시킬 수 있다. 따라서, 각 뱅크별로 부정확한 소모 전하량의 예상으로 인한 승압 전압(VPP)의 레벨의 규정된 목표 승압 전압(Vtarget) 이상으로 상승되거나 이하로 강하되는 현상이 방지될 수 있다.
본 발명에 의하면, 메모리 어레이가 다수의 뱅크들로 구성되어 있고, 각 뱅크들의 동작이 독립적으로 제어되는 동기식 반도체 메모리 장치에 있어서, 각 뱅크 별로 승압 전원 발생 회로를 구비하고 각 승압 전원 발생 회로의 동작이 하나의 승압 전원 전압 감지 회로에 의해서 제어되므로, 마치 다수의 뱅크들 각각에 대하여 승압 전압 감지 회로가 존재하는 것과 동일한 효과를 가진다. 그러므로 각 뱅크에 해당되는 소모 전하량을 예상하여 적정 커패시터를 가지는 펌핑 회로를 구동시킬 수 있다. 따라서, 각 뱅크별로 부정확한 소모 전하량의 예상으로 인한 승압 전압(VPP)의 레벨의 규정된 목표 승압 전압(Vtarget) 이상으로 상승되거나 이하로 강하되는 현상이 방지될 수 있는 효과를 가진다.

Claims (5)

  1. 다수의 뱅크들을 구비하는 동기식 반도체 메모리 장치에 있어서,
    상기 다수의 뱅크 중에서 어느 하나라도 액티베이션되면 해당되는 승압 전압 레벨을 감지하여, 승압 전원 전압 레벨이 소정 전압 이하일 때 액티브되는 승압 신호를 출력하는 하나의 승압 전원 전압 감지 회로;
    각각, 상기 승압 신호를 대응되는 뱅크 액티베이션 신호에 따라 래치하여 출력하는 다수의 래치 수단들;
    각각, 대응되는 상기 래치 수단의 출력에 트리거되어 일정기간 액티브되는 펄스를 발생하는 다수의 펄스 발생 회로들; 및
    각각, 대응되는 상기 펄스 발생 회로에 따라 상기 승압 전원 전압을 승압시키는 다수의 펌핑 회로들을 구비하는 것을 특징으로 하는 승압 전원 발생기.
  2. 제 1 항에 있어서, 상기 승압 전원 전압 감지 회로는,
    상기 다수의 뱅크 액티베이션 신호들을 입력하여, 상기 다수의 뱅크 중 어느 하나라도 액티베이션되는 경우에만 액티베이션되는 승압 제어 신호를 출력하는 승압 제어 신호 발생기;
    상기 승압 제어 신호가 액티베이션되면, 승압 전원 전압을 입력하여 상기 승압 전원 전압의 레벨을 검출하여 해당되는 레벨의 신호를 출력하는 레벨 검출기; 및
    상기 레벨 검출기로부터의 출력이 소정의 레벨 이하이면 하이 레벨의 신호를, 소정 레벨 이하이면 로우 레벨의 신호를 승압 신호로서 출력하는 레벨 검출 인버터를 구비하는 것을 특징으로 하는 승압 전원 발생기.
  3. 제 1 항에 있어서, 상기 다수의 래치 수단들은,
    각각, 상기 다수의 뱅크들 중에서 해당되는 뱅크의 액티베이션 신호를 입력하여 소정의 기간 지연시키는 지연부; 및
    상기 지연부에서 지연되어 출력되는 뱅크 액티베이션 신호에 의해서 제어되어, 상기 승압 전원 전압 감지 회로로부터 출력되는 승압 신호를 래치하여 구동하는 래치 및 구동부를 구비하는 것을 특징으로 하는 승압 전원 발생기.
  4. 제 1 항에 있어서, 상기 다수의 펌핑 회로들은, 각각
    상기 다수의 래치 수단들 중에서 해당되는 래치 수단으로부터 상기 승압 신호를 입력하여 소정의 기간 지연시키는 지연부; 및
    상기 지연부로부터 지연되어 출력하는 승압 신호와 상기 래치 수단으로부터 출력되는 승압 신호를 동시에 입력하여 소정의 기간 액티브되는 펄스를 발생하는 펄스 발생부를 구비하는 것을 특징으로 하는 승압 전원 발생기.
  5. 제 1 항에 있어서, 상기 다수의 펌핑 회로는, 각각
    상기 다수의 펄스 발생 회로들 중에서 해당되는 펄스 발생 회로로부터 출력되는 펄스 신호를 입력하여 구동하는 구동부;
    상기 구동부의 출력 단자와 제 1 노드 사이에 접속되어 있어, 상기 제 1 노드의 전압에 상기 구동부로부터 출력되는 펄스 신호의 레벨보다 낮은 경우에 펄스 신호의 전하를 충전하여 제 1 노드의 전압 레벨을 승압시키는 펌핑 커패시터;
    드레인과 게이트가 전원 단자에 접속되어 있고 소오스가 상기 제 1 노드에 접속되어 있으며 상기 펌핑 커패시터에 의해서 펌핑이 일어나기 전에 제 1 노드의 레벨을 전원 전압보다 문턱 전압만큼 낮은 레벨로 유지하는 제 1 트랜지스터; 및
    드레인과 게이트가 상기 제 1 노드에 접속되어 있어, 상기 제 1 노드의 전압 레벨을 문턱 전압만큼 강하시켜 승압 전원 전압으로서 출력하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 승압 전원 발생기.
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KR100566351B1 (ko) * 1998-07-16 2006-03-31 후지쯔 가부시끼가이샤 메모리 디바이스
KR100762241B1 (ko) * 2006-06-30 2007-10-01 주식회사 하이닉스반도체 반도체 메모리의 승압 전압 발생 장치 및 그 제어 방법
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510469B1 (ko) * 1998-06-19 2005-10-26 삼성전자주식회사 승압회로를 구비하는 반도체 메모리장치
KR100566351B1 (ko) * 1998-07-16 2006-03-31 후지쯔 가부시끼가이샤 메모리 디바이스
KR100763355B1 (ko) * 2006-03-22 2007-10-04 삼성전자주식회사 넓은 범위 전원전압 하에서도 안정적인 레벨의 승압전압을발생하는 승압전압 발생회로 및 이를 포함하는 반도체메모리 장치
KR100762241B1 (ko) * 2006-06-30 2007-10-01 주식회사 하이닉스반도체 반도체 메모리의 승압 전압 발생 장치 및 그 제어 방법
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