JP2002176110A - 改善された接地電圧供給ライン構造を有する半導体メモリ装置 - Google Patents
改善された接地電圧供給ライン構造を有する半導体メモリ装置Info
- Publication number
- JP2002176110A JP2002176110A JP2001294980A JP2001294980A JP2002176110A JP 2002176110 A JP2002176110 A JP 2002176110A JP 2001294980 A JP2001294980 A JP 2001294980A JP 2001294980 A JP2001294980 A JP 2001294980A JP 2002176110 A JP2002176110 A JP 2002176110A
- Authority
- JP
- Japan
- Prior art keywords
- sub
- ground voltage
- word line
- voltage supply
- voltage feed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルの漏洩電流を減らすために接
地電圧供給ラインの負荷の差によるノイズを最小化でき
る、接地電圧供給ライン構造を有するＤＲＡＭ装置を提
供する。 【解決手段】 本発明よるＤＲＡＭ装置のワードライン
駆動用接地電圧供給ラインＶｓｓＷは、メッシュ構造を
有するように配置される。アレイ用電源電圧供給ライン
ＶｃｃＡと並行に、そしてサブワードライン駆動領域１
４０を通して配置された接地電圧供給ラインＶｓｓＷと
交差されるように、サブアレイ１００の間に配置される
感知増幅領域１２０を通してワードライン駆動用接地電
圧供給ラインＶｓｓＷが配置される。このようなレイア
ウト構造によると、各サブアレイ１００のワードライン
ＷＬに関して、接地電圧供給ラインＶｓｓＷの負荷がほ
ぼ同一に分布するので、ワードラインＷＬの接地ノイズ
を減らすことができる。
地電圧供給ラインの負荷の差によるノイズを最小化でき
る、接地電圧供給ライン構造を有するＤＲＡＭ装置を提
供する。 【解決手段】 本発明よるＤＲＡＭ装置のワードライン
駆動用接地電圧供給ラインＶｓｓＷは、メッシュ構造を
有するように配置される。アレイ用電源電圧供給ライン
ＶｃｃＡと並行に、そしてサブワードライン駆動領域１
４０を通して配置された接地電圧供給ラインＶｓｓＷと
交差されるように、サブアレイ１００の間に配置される
感知増幅領域１２０を通してワードライン駆動用接地電
圧供給ラインＶｓｓＷが配置される。このようなレイア
ウト構造によると、各サブアレイ１００のワードライン
ＷＬに関して、接地電圧供給ラインＶｓｓＷの負荷がほ
ぼ同一に分布するので、ワードラインＷＬの接地ノイズ
を減らすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特にメモリセルの漏洩電流を減らすために、接地
電圧供給ラインの負荷の差（ｌｏａｄｉｎｇ ｄｉｆｆ
ｅｒｅｎｃｅ）によるノイズを最小化するＤＲＡＭ装置
の接地電圧供給ライン構造に関する。
関し、特にメモリセルの漏洩電流を減らすために、接地
電圧供給ラインの負荷の差（ｌｏａｄｉｎｇ ｄｉｆｆ
ｅｒｅｎｃｅ）によるノイズを最小化するＤＲＡＭ装置
の接地電圧供給ライン構造に関する。
【０００２】
【従来の技術】揮発性メモリ装置としてＤＲＡＭ装置
は、１つのセルトランジスタ（又はスイッチトランジス
タ）と１つのキャパシタで構成されたメモリセルとを含
む。一般的に、メモリセルのセルトランジスタはＮＭＯ
Ｓトランジスタで構成される。メモリセルに貯蔵された
データの保有時間（ｒｅｔｅｎｔｉｏｎ ｔｉｍｅ）は
セルトランジスタのソースからドレインに（又はチャン
ネルを通して）流れる漏洩電流の影響を受ける。漏洩電
流の原因の１つは接地ノイズであり、これはリード／ラ
イト動作を実行した後、ワードラインが非活性化される
時、ワードラインの電荷が接地電位に十分に放電されな
いためである。これについては以降で詳細に説明する。
は、１つのセルトランジスタ（又はスイッチトランジス
タ）と１つのキャパシタで構成されたメモリセルとを含
む。一般的に、メモリセルのセルトランジスタはＮＭＯ
Ｓトランジスタで構成される。メモリセルに貯蔵された
データの保有時間（ｒｅｔｅｎｔｉｏｎ ｔｉｍｅ）は
セルトランジスタのソースからドレインに（又はチャン
ネルを通して）流れる漏洩電流の影響を受ける。漏洩電
流の原因の１つは接地ノイズであり、これはリード／ラ
イト動作を実行した後、ワードラインが非活性化される
時、ワードラインの電荷が接地電位に十分に放電されな
いためである。これについては以降で詳細に説明する。
【０００３】図１は、従来技術によるＤＲＡＭ装置の接
地電圧供給ラインのレイアウト構造を示す構成図であ
る。
地電圧供給ラインのレイアウト構造を示す構成図であ
る。
【０００４】図１を参照すると、ＤＲＡＭ装置は行と列
のマトリックス形態で配列された複数のサブアレイ１０
を含み、各サブアレイ１０は、複数のワードラインＷ
Ｌ、複数のビットライン対（ＢＬ，／ＢＬ）と、そして
ワードラインとビットラインとの交差領域に配列された
複数のメモリセルＭＣとを含む。行（ｒｏｗ）方向に配
列されたサブアレイ１０の間には感知増幅領域２０が配
置される。各感知増幅領域２０には複数の感知増幅器
（Ｓ／Ａ）が提供され、各感知増幅器は、隣接したサブ
アレイ各々の同一の行に沿って配列されたビットライン
対に連結される。即ち、当業者に周知のように、各感知
増幅領域２０の内部の感知増幅器は隣接したサブアレイ
１０によって共有される。
のマトリックス形態で配列された複数のサブアレイ１０
を含み、各サブアレイ１０は、複数のワードラインＷ
Ｌ、複数のビットライン対（ＢＬ，／ＢＬ）と、そして
ワードラインとビットラインとの交差領域に配列された
複数のメモリセルＭＣとを含む。行（ｒｏｗ）方向に配
列されたサブアレイ１０の間には感知増幅領域２０が配
置される。各感知増幅領域２０には複数の感知増幅器
（Ｓ／Ａ）が提供され、各感知増幅器は、隣接したサブ
アレイ各々の同一の行に沿って配列されたビットライン
対に連結される。即ち、当業者に周知のように、各感知
増幅領域２０の内部の感知増幅器は隣接したサブアレイ
１０によって共有される。
【０００５】図１を参照すると、各サブアレイ１０の列
（ｃｏｌｕｍｎ）方向の両側にはサブワードライン駆動
領域３０が配置される。各サブワードライン駆動領域３
０には複数のワードライン駆動器（ｗｏｒｄ ｌｉｎｅ
ｄｒｉｖｅｒｓ：ＷＬＤｓ）が提供される。各サブア
レイのワードラインの一部は、一側に配置されたサブワ
ードライン駆動領域の駆動器ＷＬＤによって選択され、
残りのワードラインは、他側に配置されたサブワードラ
イン駆動領域の駆動器ＷＬＤによって選択される。行方
向に隣接したサブワードライン駆動領域３０の間には連
結領域４０が配置される当業者に周知のように、前述し
た構造は“バンク”と呼ばれる。図１に示すように、バ
ンクにはワードライン駆動用接地電圧供給ラインＶｓｓ
Ｗと、アレイ用電源電圧供給ラインＶｃｃＡと、そして
アレイ用接地電圧供給ラインＶｓｓＡとが配置される。
より詳細に説明すると、次のとおりである。
（ｃｏｌｕｍｎ）方向の両側にはサブワードライン駆動
領域３０が配置される。各サブワードライン駆動領域３
０には複数のワードライン駆動器（ｗｏｒｄ ｌｉｎｅ
ｄｒｉｖｅｒｓ：ＷＬＤｓ）が提供される。各サブア
レイのワードラインの一部は、一側に配置されたサブワ
ードライン駆動領域の駆動器ＷＬＤによって選択され、
残りのワードラインは、他側に配置されたサブワードラ
イン駆動領域の駆動器ＷＬＤによって選択される。行方
向に隣接したサブワードライン駆動領域３０の間には連
結領域４０が配置される当業者に周知のように、前述し
た構造は“バンク”と呼ばれる。図１に示すように、バ
ンクにはワードライン駆動用接地電圧供給ラインＶｓｓ
Ｗと、アレイ用電源電圧供給ラインＶｃｃＡと、そして
アレイ用接地電圧供給ラインＶｓｓＡとが配置される。
より詳細に説明すると、次のとおりである。
【０００６】アレイ用電源電圧供給ラインＶｃｃＡとア
レイ用接地電圧供給ラインＶｓｓＡとは、列方向に配置
された感知増幅領域２０及び連結領域４０の上に配置さ
れる。そして、ワードライン駆動用接地電圧供給ライン
ＶｓｓＷ は、行方向に配置されたサブワードライン駆
動領域３０及び連結領域４０の上に配置され、バンクの
一側で列方向に沿って延長されている。図１に示すよう
に、ワードライン駆動用接地電圧供給ラインＶｓｓＷに
は各サブワードライン駆動領域３０のワードライン駆動
器ＷＬＤが連結されている。
レイ用接地電圧供給ラインＶｓｓＡとは、列方向に配置
された感知増幅領域２０及び連結領域４０の上に配置さ
れる。そして、ワードライン駆動用接地電圧供給ライン
ＶｓｓＷ は、行方向に配置されたサブワードライン駆
動領域３０及び連結領域４０の上に配置され、バンクの
一側で列方向に沿って延長されている。図１に示すよう
に、ワードライン駆動用接地電圧供給ラインＶｓｓＷに
は各サブワードライン駆動領域３０のワードライン駆動
器ＷＬＤが連結されている。
【０００７】前述したワードライン駆動用接地電圧供給
ラインＶｓｓＷのレイアウト構造には、次のような問題
点がある。
ラインＶｓｓＷのレイアウト構造には、次のような問題
点がある。
【０００８】ワードラインが選択され、リード／ライト
動作がよく知られている方法によって実行されて、リー
ド／ライト動作が完了された後、選択されたワードライ
ンの電位は所定ワードライン電圧から接地電位になるま
で放電される。この時、放電経路は、選択されたワード
ライン、ワードライン駆動器、接地電圧供給ラインＶｓ
ｓＷ、そして接地電位パッド（図示しない）で構成され
る。
動作がよく知られている方法によって実行されて、リー
ド／ライト動作が完了された後、選択されたワードライ
ンの電位は所定ワードライン電圧から接地電位になるま
で放電される。この時、放電経路は、選択されたワード
ライン、ワードライン駆動器、接地電圧供給ラインＶｓ
ｓＷ、そして接地電位パッド（図示しない）で構成され
る。
【０００９】行方向に沿って伸びる接地電圧供給ライン
ＶｓｓＷの一側（図１で右側）はフローティング状態に
維持され、他側（図１で左側）は図示しない接地電位パ
ッドに連結される。即ち、接地電圧供給ラインＶｓｓＷ
の負荷成分は、行方向に配置されたサブワードライン駆
動領域で異なる。そのため、バンクの接地電位パッドに
近接したサブアレイの選択されたワードライン（図の左
側）では十分な接地電位まで放電されるに対して、バン
クの接地電位パッドから離れて配置されたサブアレイの
選択されたワードライン（図の右側）は十分に放電され
ない。このような現象をワードラインの“接地ノイズ”
と呼ぶ。接地電位まで十分に放電されないワードライン
に連結されたセルトランジスタは弱く導通されており、
その結果、キャパシタに貯蔵された電荷が漏洩される。
結果的に、接地ノイズによってデータ保有時間が短縮さ
れてしまう。
ＶｓｓＷの一側（図１で右側）はフローティング状態に
維持され、他側（図１で左側）は図示しない接地電位パ
ッドに連結される。即ち、接地電圧供給ラインＶｓｓＷ
の負荷成分は、行方向に配置されたサブワードライン駆
動領域で異なる。そのため、バンクの接地電位パッドに
近接したサブアレイの選択されたワードライン（図の左
側）では十分な接地電位まで放電されるに対して、バン
クの接地電位パッドから離れて配置されたサブアレイの
選択されたワードライン（図の右側）は十分に放電され
ない。このような現象をワードラインの“接地ノイズ”
と呼ぶ。接地電位まで十分に放電されないワードライン
に連結されたセルトランジスタは弱く導通されており、
その結果、キャパシタに貯蔵された電荷が漏洩される。
結果的に、接地ノイズによってデータ保有時間が短縮さ
れてしまう。
【００１０】
【発明が解決しようとする課題】本発明は、ワードライ
ンの接地ノイズを平準化することによってメモリセルの
データ保有時間を向上できる、接地電圧供給ラインのレ
イアウト構造を有する半導体メモリ装置を提供すること
を目的とする。
ンの接地ノイズを平準化することによってメモリセルの
データ保有時間を向上できる、接地電圧供給ラインのレ
イアウト構造を有する半導体メモリ装置を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】前述の目的を達成するた
めの本発明によると、ＤＲＡＭ装置は、行と列のマトリ
ックス形態で配列され、各々が複数のワードライン、複
数のビットライン、そしてワードラインとビットライン
との交差領域に配列された複数のメモリセルを有する複
数のサブアレイと、行方向に隣接したサブアレイの間に
各々配置される感知増幅領域と、列方向に配列された各
サブアレイの両側に配置されるサブワードライン駆動領
域と、サブワードライン駆動領域にワードライン駆動用
接地電位を供給する接地電圧供給ラインとを含む、そし
て、接地電圧供給ラインは、サブワードライン駆動領域
の間に位置する領域の上で交差するように、行方向に配
置されたサブワードライン駆動領域の上と、列方向に配
置された感知増幅領域の上とに配置される。
めの本発明によると、ＤＲＡＭ装置は、行と列のマトリ
ックス形態で配列され、各々が複数のワードライン、複
数のビットライン、そしてワードラインとビットライン
との交差領域に配列された複数のメモリセルを有する複
数のサブアレイと、行方向に隣接したサブアレイの間に
各々配置される感知増幅領域と、列方向に配列された各
サブアレイの両側に配置されるサブワードライン駆動領
域と、サブワードライン駆動領域にワードライン駆動用
接地電位を供給する接地電圧供給ラインとを含む、そし
て、接地電圧供給ラインは、サブワードライン駆動領域
の間に位置する領域の上で交差するように、行方向に配
置されたサブワードライン駆動領域の上と、列方向に配
置された感知増幅領域の上とに配置される。
【００１２】このような構造によると、ワードライン駆
動用接地電圧供給ラインの負荷はサブアレイの配置位置
に関係なく、全バンク領域で同一に分布する。
動用接地電圧供給ラインの負荷はサブアレイの配置位置
に関係なく、全バンク領域で同一に分布する。
【００１３】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００１４】本発明のＤＲＡＭ装置において、ワードラ
イン駆動用接地電圧供給ラインＶｓｓＷはメッシュ構造
を有するように配置される。より詳細には、アレイ用電
源電圧供給ラインＶｃｃＡと並行に、そして、サブワー
ドライン駆動領域を通して配置された接地電圧供給ライ
ンＶｓｓＷと交差するように、サブアレイの間に配置さ
れる感知増幅領域を通して、ワードライン駆動用接地電
圧供給ラインＶｓｓＷがさらに配置される。そのように
配置された接地電圧供給ラインＶｓｓＷは接地電源パッ
ドに連結される。このようなレイアウト構造によると、
各サブアレイのワードラインに関して、接地電圧供給ラ
インＶｓｓＷの負荷がほぼ同一に分布するので、ワード
ラインの接地ノイズを減らすことができる。
イン駆動用接地電圧供給ラインＶｓｓＷはメッシュ構造
を有するように配置される。より詳細には、アレイ用電
源電圧供給ラインＶｃｃＡと並行に、そして、サブワー
ドライン駆動領域を通して配置された接地電圧供給ライ
ンＶｓｓＷと交差するように、サブアレイの間に配置さ
れる感知増幅領域を通して、ワードライン駆動用接地電
圧供給ラインＶｓｓＷがさらに配置される。そのように
配置された接地電圧供給ラインＶｓｓＷは接地電源パッ
ドに連結される。このようなレイアウト構造によると、
各サブアレイのワードラインに関して、接地電圧供給ラ
インＶｓｓＷの負荷がほぼ同一に分布するので、ワード
ラインの接地ノイズを減らすことができる。
【００１５】図２は、本発明によるＤＲＡＭ装置の接地
電圧供給ラインＶｓｓＷのレイアウト構造を示す構成図
である。
電圧供給ラインＶｓｓＷのレイアウト構造を示す構成図
である。
【００１６】図２を参照すると、ＤＲＡＭ装置は行と列
のマトリックス形態で配列された複数のサブアレイ１０
０を含み、各サブアレイ１００は、複数のワードライン
ＷＬ、複数のビットライン対（ＢＬ，／ＢＬ）、そして
ワードラインとビットラインとの交差領域に配列された
複数のメモリセルＭＣを含む。各列の方向（又は各ビッ
トライン方向）に配列されたサブアレイ１００の間に
は、感知増幅領域１２０が配置される。各感知増幅領域
１２０には複数の感知増幅器Ｓ／Ａが提供され、各感知
増幅器Ｓ／Ａは、隣接したサブアレイ１００各々の同一
の行に沿って配列されたビットライン対（ＢＬ，／Ｂ
Ｌ）に連結される。即ち、当業者に周知のように、各感
知増幅領域１２０の内部の感知増幅器は隣接したサブア
レイ１００によって共有される。
のマトリックス形態で配列された複数のサブアレイ１０
０を含み、各サブアレイ１００は、複数のワードライン
ＷＬ、複数のビットライン対（ＢＬ，／ＢＬ）、そして
ワードラインとビットラインとの交差領域に配列された
複数のメモリセルＭＣを含む。各列の方向（又は各ビッ
トライン方向）に配列されたサブアレイ１００の間に
は、感知増幅領域１２０が配置される。各感知増幅領域
１２０には複数の感知増幅器Ｓ／Ａが提供され、各感知
増幅器Ｓ／Ａは、隣接したサブアレイ１００各々の同一
の行に沿って配列されたビットライン対（ＢＬ，／Ｂ
Ｌ）に連結される。即ち、当業者に周知のように、各感
知増幅領域１２０の内部の感知増幅器は隣接したサブア
レイ１００によって共有される。
【００１７】図２を参照すると、各サブアレイ１００の
列方向（又は、ワードライン方向）の両側（例えば、各
サブアレイの上側及び下側）には、サブワードライン駆
動領域１４０が配置される。各サブワードライン駆動領
域１４０には複数のワードライン駆動器ＷＬＤが提供さ
れる。各サブアレイ１００のワードラインの一部は、一
側（又は、上側）に配置されたサブワードライン駆動領
域１４０の駆動器ＷＬＤによって選択され、残りのワー
ドラインは、他側（又は、下側）に配置されたサブワー
ドライン駆動領域１４０の駆動器ＷＬＤによって選択さ
れる。行方向に隣接したサブワードライン駆動領域１４
０の間には連結領域１６０が配置される。
列方向（又は、ワードライン方向）の両側（例えば、各
サブアレイの上側及び下側）には、サブワードライン駆
動領域１４０が配置される。各サブワードライン駆動領
域１４０には複数のワードライン駆動器ＷＬＤが提供さ
れる。各サブアレイ１００のワードラインの一部は、一
側（又は、上側）に配置されたサブワードライン駆動領
域１４０の駆動器ＷＬＤによって選択され、残りのワー
ドラインは、他側（又は、下側）に配置されたサブワー
ドライン駆動領域１４０の駆動器ＷＬＤによって選択さ
れる。行方向に隣接したサブワードライン駆動領域１４
０の間には連結領域１６０が配置される。
【００１８】行方向にサブアレイライン駆動領域１６０
を通して配置されたワードライン駆動用接地電圧供給ラ
インＶｓｓＷは、図示しない接地電位パッドに連結され
るように、バンクの一側（又は、左側）を通って延長さ
れる。又、ワードライン駆動用接地電圧供給ラインＶｓ
ｓＷは、行方向のサブワードライン駆動領域１６０を通
して配置されたワードライン駆動用接地電圧供給ライン
ＶｓｓＷと交差するように（又は、メッシュ構造を形成
するように）、列方向に感知増幅領域１２０を通して配
置される。図２に示すように、ワードライン駆動用接地
電圧供給ラインの交差点は各連結領域１６０にある。そ
して、列方向に感知増幅領域１２０を通して配置された
ワードライン駆動用接地電圧供給ラインＶｓｓＷは、バ
ンクの左側に延長された接地電圧供給ラインに連結さ
れ、接地電位パッド（図示しない）に連結される。
を通して配置されたワードライン駆動用接地電圧供給ラ
インＶｓｓＷは、図示しない接地電位パッドに連結され
るように、バンクの一側（又は、左側）を通って延長さ
れる。又、ワードライン駆動用接地電圧供給ラインＶｓ
ｓＷは、行方向のサブワードライン駆動領域１６０を通
して配置されたワードライン駆動用接地電圧供給ライン
ＶｓｓＷと交差するように（又は、メッシュ構造を形成
するように）、列方向に感知増幅領域１２０を通して配
置される。図２に示すように、ワードライン駆動用接地
電圧供給ラインの交差点は各連結領域１６０にある。そ
して、列方向に感知増幅領域１２０を通して配置された
ワードライン駆動用接地電圧供給ラインＶｓｓＷは、バ
ンクの左側に延長された接地電圧供給ラインに連結さ
れ、接地電位パッド（図示しない）に連結される。
【００１９】尚、本実施の形態では、ＤＲＡＭ装置の一
構成部分を例に本発明のワードライン駆動用接地電圧供
給ラインの構造例を示したが、本発明は、他の構造を有
するＤＲＡＭ装置への適用やＤＲＡＭ装置以外の半導体
メモリ装置、あるいは他の半導体集積回路などにおいて
も適用可能であり、本発明はこれらをも含むものであ
る。
構成部分を例に本発明のワードライン駆動用接地電圧供
給ラインの構造例を示したが、本発明は、他の構造を有
するＤＲＡＭ装置への適用やＤＲＡＭ装置以外の半導体
メモリ装置、あるいは他の半導体集積回路などにおいて
も適用可能であり、本発明はこれらをも含むものであ
る。
【００２０】
【発明の効果】本発明により、ワードラインの接地ノイ
ズを平準化することによってメモリセルのデータ保有時
間を向上できる、接地電圧供給ラインのレイアウト構造
を有する半導体メモリ装置を提供できる。
ズを平準化することによってメモリセルのデータ保有時
間を向上できる、接地電圧供給ラインのレイアウト構造
を有する半導体メモリ装置を提供できる。
【００２１】すなわち、本発明の接地電圧供給ラインの
レイアウト構造によると、ワードライン駆動用接地電圧
供給ラインの負荷はサブアレイの配置に関係なく、各サ
ブアレイに関して同一に分布する。そのため、ワードラ
インの接地ノイズが、サブアレイの配置位置に関係なく
全バンクに亙って一定に分布する。結果的に、ワードラ
インの接地ノイズが改善されるに従って、メモリセルの
データ保有時間が向上する。
レイアウト構造によると、ワードライン駆動用接地電圧
供給ラインの負荷はサブアレイの配置に関係なく、各サ
ブアレイに関して同一に分布する。そのため、ワードラ
インの接地ノイズが、サブアレイの配置位置に関係なく
全バンクに亙って一定に分布する。結果的に、ワードラ
インの接地ノイズが改善されるに従って、メモリセルの
データ保有時間が向上する。
【図１】従来技術による接地電圧供給ラインのレイアウ
ト構造を有するＤＲＡＭ装置の構成例を示す構成図であ
る。
ト構造を有するＤＲＡＭ装置の構成例を示す構成図であ
る。
【図２】本発明による接地電圧供給ラインのレイアウト
構造を有するＤＲＡＭ装置の構成例を示す構成図であ
る。
構造を有するＤＲＡＭ装置の構成例を示す構成図であ
る。
ＭＣ メモリセル Ｓ／Ａ 感知増幅器 ＷＬＤ ワードライン駆動器 ＶｃｃＡ アレイ用電源電圧供給ライン ＶｓｓＡ アレイ用接地電圧供給ライン ＶｓｓＷ ワードライン駆動用接地電圧供給ライン １０，１００ サブアレイ ２０，１２０ 感知増幅領域 ３０，１４０ サブワードライン駆動領域 ４０，１６０ 連結領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李宗彦 大韓民国京畿道安養市東安区官陽洞1392− 36現代タウン201号 Ｆターム(参考） 5F083 AD00 GA12 LA14 LA17 LA18 LA29 5M024 AA22 BB08 BB12 BB30 BB35 BB36 CC22 CC40 CC50 CC90 FF20 LL03 LL04 LL05 PP01 PP03
Claims (2)
- 【請求項１】 行と列のマトリックス形態に配列され、
各々が複数のワードライン、複数のビットライン、そし
て前記ワードラインと前記ビットラインとの交差領域に
配列された複数のメモリセルを有する複数のサブアレイ
と、 行方向に隣接したサブアレイの間に各々配置される感知
増幅領域と、 列方向に配列された各サブアレイの両側に配置されるサ
ブワードライン駆動領域と、 前記サブサードライン駆動領域にワードライン駆動用接
地電位を供給する接地電圧供給ラインとを含み、 前記接地電圧供給ラインは、前記サブワードライン駆動
領域の間に位置する領域の上で交差するように、行方向
に配置されたサブワードライン駆動領域の上と、前記列
方向に配置された感知増幅領域の上とに配置されること
を特徴とする半導体メモリ装置。 - 【請求項２】 前記各メモリセルは、１つのキャパシタ
と１つのスイッチトランジスタとで構成されたＤＲＡＭ
セルを含むことを特徴とする請求項１に記載の半導体メ
モリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-61256 | 2000-10-18 | ||
| KR10-2000-0061256A KR100395876B1 (ko) | 2000-10-18 | 2000-10-18 | 디램 장치의 접지 전압 공급 라인 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176110A true JP2002176110A (ja) | 2002-06-21 |
Family
ID=19694081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001294980A Pending JP2002176110A (ja) | 2000-10-18 | 2001-09-26 | 改善された接地電圧供給ライン構造を有する半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6452828B1 (ja) |
| JP (1) | JP2002176110A (ja) |
| KR (1) | KR100395876B1 (ja) |
| DE (1) | DE10149387B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200963A (ja) * | 2006-01-24 | 2007-08-09 | Hitachi Ltd | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752669B1 (ko) * | 2006-08-22 | 2007-08-29 | 삼성전자주식회사 | 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117135A (ja) * | 1997-06-20 | 1999-01-22 | Hitachi Ltd | 半導体集積回路 |
| JPH11284140A (ja) * | 1998-03-02 | 1999-10-15 | Samsung Electronics Co Ltd | Ｃｏｂ構造のセルを有する半導体メモリ装置及びその製造方法 |
| JP2000323672A (ja) * | 1999-05-11 | 2000-11-24 | Fujitsu Ltd | 半導体集積回路 |
| JP2001118999A (ja) * | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ｒａｍと半導体装置 |
| JP2002042470A (ja) * | 2000-07-24 | 2002-02-08 | Nec Corp | 半導体記憶装置及びそのメモリセルアクセス方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3181873B2 (ja) * | 1990-07-06 | 2001-07-03 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5325336A (en) * | 1992-09-10 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| KR100223669B1 (ko) * | 1996-12-06 | 1999-10-15 | 윤종용 | 접지전압 노이즈에 의한 오동작을 방지하기 위한 반도체 메모리 장치 |
| JP3281304B2 (ja) * | 1997-11-28 | 2002-05-13 | 株式会社東芝 | 半導体集積回路装置 |
| KR20010002116A (ko) * | 1999-06-11 | 2001-01-05 | 윤종용 | 스태틱 랜덤 액세스 메모리를 다이내믹 랜덤 액세스 메모리와 로직회로 사이에서 버퍼로 사용하는 반도체 집적회로 |
-
2000
- 2000-10-18 KR KR10-2000-0061256A patent/KR100395876B1/ko not_active IP Right Cessation
-
2001
- 2001-06-20 US US09/886,202 patent/US6452828B1/en not_active Expired - Lifetime
- 2001-09-26 JP JP2001294980A patent/JP2002176110A/ja active Pending
- 2001-09-26 DE DE10149387A patent/DE10149387B4/de not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117135A (ja) * | 1997-06-20 | 1999-01-22 | Hitachi Ltd | 半導体集積回路 |
| JPH11284140A (ja) * | 1998-03-02 | 1999-10-15 | Samsung Electronics Co Ltd | Ｃｏｂ構造のセルを有する半導体メモリ装置及びその製造方法 |
| JP2000323672A (ja) * | 1999-05-11 | 2000-11-24 | Fujitsu Ltd | 半導体集積回路 |
| JP2001118999A (ja) * | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ｒａｍと半導体装置 |
| JP2002042470A (ja) * | 2000-07-24 | 2002-02-08 | Nec Corp | 半導体記憶装置及びそのメモリセルアクセス方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200963A (ja) * | 2006-01-24 | 2007-08-09 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100395876B1 (ko) | 2003-08-25 |
| DE10149387A1 (de) | 2002-05-02 |
| US6452828B1 (en) | 2002-09-17 |
| KR20020030898A (ko) | 2002-04-26 |
| DE10149387B4 (de) | 2009-12-10 |
| US20020044488A1 (en) | 2002-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10607689B2 (en) | Apparatuses and methods for providing driving signals in semiconductor devices | |
| US6961272B2 (en) | Physically alternating sense amplifier activation | |
| US7161823B2 (en) | Semiconductor memory device and method of arranging signal and power lines thereof | |
| JP4552258B2 (ja) | 半導体記憶装置 | |
| KR20060048072A (ko) | 반도체 집적회로 장치 | |
| KR100699421B1 (ko) | 반도체집적회로장치 | |
| US7417916B2 (en) | Methods of reducing coupling noise between wordlines | |
| US8760950B2 (en) | Digit line equilibration using access devices at the edge of sub-arrays | |
| USRE46202E1 (en) | Semiconductor memory device of open bit line type | |
| US6125070A (en) | Semiconductor memory device having multiple global I/O line pairs | |
| JP2012099195A (ja) | 半導体装置 | |
| US8391085B2 (en) | Semiconductor memory device capable of matching the timing between sub-amplifier control signal and column selection signal | |
| JP2002176110A (ja) | 改善された接地電圧供給ライン構造を有する半導体メモリ装置 | |
| US20100103758A1 (en) | Semiconductor memory device having sense amplifier | |
| KR20030074142A (ko) | 고속 감지 증폭기를 이용한 반도체 장치 | |
| JP5647801B2 (ja) | 半導体記憶装置 | |
| US7542364B2 (en) | Semiconductor memory device | |
| US7414874B2 (en) | Semiconductor memory device | |
| JP2000215669A (ja) | 半導体記憶装置 | |
| JP2003007852A (ja) | 半導体記憶装置 | |
| JP2010182392A (ja) | 半導体記憶装置 | |
| JP2001266569A (ja) | 半導体記憶装置 | |
| JP2015028836A (ja) | 制御方法および制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080613 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080922 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111212 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120104 |