KR20020009493A

KR20020009493A - 반도체 메모리 장치 및 메모리 셀 억세스 방법

Info

Publication number: KR20020009493A
Application number: KR1020010044626A
Authority: KR
Inventors: 모찌다요시후미
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 2000-07-24
Filing date: 2001-07-24
Publication date: 2002-02-01
Also published as: TW516033B; JP2002042470A; DE10135065A1; JP4757373B2; US20020012284A1; US6424589B2; DE10135065B4; KR100420691B1

Abstract

서브워드선을 방전할 때 전하를 받아들이는 주변 접지선을 구비한 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 로우 디코더, RA 드라이버 (RAD1 내지 RAD5) 및 서브디코더 블록을 포함할 수 있다. 로우 디코더는 수신된 어드레스 값에 의해 메인 워드선을 활성화할 수 있다. RA 드라이버 (RAD1 내지 RAD5)는 활성화된 메인 워드선에 접속된 한 그룹의 서브디코더 블록으로부터 서브디코더 블록을 활성화할 수 있다. RA 드라이버 (RAD1 내지 RAD5)는 서브워드선이 활성화상태에서 비활성화상태로 전이할 때, 전류경로를 주변 접지 선에 제공할 수 있다. 비선택 서브워드선은 " 안정 (quiet)" 접지 전위에서 다른 워드선을 유지하기 위해 워드선 접지로의 전류경로를 가진다. 서브워드선의 방전에서 생긴 노이즈는 비선택 워드선에 영향을 주지 않는다.

Description

반도체 메모리 장치 및 메모리 셀 억세스 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR ACCESSING MEMORY CELL}

본 발명은 일반적으로는 반도체 메모리 장치, 특히 메모리 셀 어레이에서 워드선을 선택하는 회로에 관한 것이다.

반도체 장치에서, 증대된 집적 기술 및 향상된 프로세싱 기술은 동작 속도를 향상시켰다. 중앙 처리 장치 (CPU) 의 동작속도가 증가함에 따라, 반도체 메모리 장치의 메모리 셀에 대한 데이터의 판독 및 기록 시간을 단축하는 것이 바람직하게 되었다.

승압 전위가 메모리 셀의 데이터를 기록, 판독 또는 리프레시하기 위해 워드선에 인가될 수 있다. 이것은 저장 커패시터에 저장될 수 있는 전하의 양을 증가시킴으로써 메모리 셀 내에 저장된 데이터 신호를 증가시켜 동작속도를 향상시킨다. 또한 승압 전위는 메모리 셀 트랜지스터의 저항을 감소시켜 속도를 증가시킬 수 있다.

판독 또는 기록이 완료되면, 워드선 상의 전위는 강하된다 (통상 접지 전위로 강하). 속도를 향상시키기 위해서는, 가능한 빨리 워드선을 방전시켜, 프리차아지 동작이 더 빨리 행해지도록 함이 바람직하다.

이것은 메모리 셀 억세스 사이클 시간을 줄일 수 있다.

이제 도 1 을 참조하면, 종래 DRAM 의 블록 개략도가 도시되고, 참조부호 (10) 로 주어진다.

종래 DRAM (10) 은 4 개의 메모리 뱅크 (B1 내지 B4), 메인 워드 디코더 (XDEC1 내지 XDEC4), RA 드라이버 (RAD1 내지 RAD5), 및 서브워드 드라이버 (SWD1 내지 SWD20) 를 포함한다.

메인 워드 디코더 (XDEC1 내지 XDEC4)는 로우 어드레스 (X2 내지 Xj) 를 수신하고, 메인 워드선 (MWL)에 공급한다. 예를 들어, 메인 워드 디코더 (XDEC1)는 메인 워드선 (MWL00 내지 MWL0i)을 공급한다. 메인 워드 디코더 (XDEC2)는 메인 워드선 (MWL10 내지 MWL1i)을 공급한다. 메인 워드 디코더 (XDEC3)는 메인 워드선 (MWL20 내지 MWL2i)을 공급한다. 메인 워드 디코더 (XDEC4)는 메인 워드선 (MWL30 내지 MWL3i)을 공급한다.

로우 어드레스 (X2 내지 Xj)의 값에 의해, 메인 워드 디코더 (XDEC1 내지 XDEC4)들 중의 하나로부터 메인 워드선 (MWL)은 선택된다. 선택된 경우, 메인 워드선 (MWL)은 하이 레벨로 전이한다.

RA 드라이버 (RAD1 내지 RAD5)는 로우 어드레스 (X0, X1) 및 제어신호 (RAE) 를 수신하고, 서브워드 선택 신호 (RA00 내지 RA42)를 생성한다. 서브워드 선택 신호는 서브워드 드라이버 (SWD1 내지 SWD20)에 의해 수신된다. 그후, 서브워드 드라이버 (SWD1 내지 SWD20)는 선택된 메인 워드선 (MWL) 및 선택된 서브워드 선택 신호 (RA00 내지 RA42)에 의해 각각의 뱅크 (B1 내지 B4) 내의 서브워드선 (도 1 에 미도시) 을 선택한다.

각각의 메모리 뱅크 (B1 내지 B4)는 4 개의 셀 어레이 (CELL0 내지 CELL15) 및 5 개의 센스 증폭기 로우 (SA0 내지 SA19)를 포함한다. 메모리 뱅크 (B1) 는 셀 어레이 (CELL0 내지 CELL3) 및 센스 증폭기 로우 (SA0 내지 SA4) 를 포함한다. 메모리 뱅크 (B2) 는 셀 어레이 (CELL4 내지 CELL7) 및 센스 증폭기 로우 (SA5 내지 SA9)를 포함한다. 메모리 뱅크 (B3) 는 셀 어레이 (CELL8 내지 CELL11) 및 센스 증폭기 로우 (SA10 내지 SA14)를 포함한다. 메모리 뱅크 (B4) 는 셀 어레이 (CELL12 내지 CELL15) 및 센스 증폭기 로우 (SA15 내지 SA19)를 포함한다.

하이 서브워드 선택 신호 (RA00 내지 RA42) 및 하이 메인 워드선 (MWL)을 수신하는 경우, 서브워드 드라이버 (SWD1 내지 SWD20)는 인접 셀 어레이 내의 서브워드선 (미도시) 을 선택하고, 각각의 뱅크 내의 셀 어레이는 활성화 사이클 중에 활성 서브워드선을 가진다.

서브워드 드라이버 (SWD5 내지 SWD16)는 두 인접한 셀 어레이 내의 서브워드선을 선택한다. 예를 들어, 메인 워드선 (MWL00 내지 MWL0i) 의 하나가 하이 (활성화) 이고 RA 신호 (RA11, RA13) 의 하나가 하이 (활성화) 인 경우, 서브워드 드라이버 (SWD5)는 두 셀 어레이 (CELL0, CELL4) 내의 서브워드선을 선택한다.

서브워드 드라이버 (SWD1 내지 SWD20)는 인접한 엔드 셀 어레이 내의 서브워드선을 선택하는 엔드 서브워드 드라이버 (SWD1 내지 SWD4, SWD17 내지 SWD20)를 포함한다. 예를 들어, 메인 워드선 (MWL00 내지 MWL0i)의 하나가 하이 (활성화) 이고 RA 신호 (RA00, RA02) 의 하나가 하이 (활성화) 인 경우, 서브워드 드라이버 (SWD1)는 셀 어레이 (CELL0) 내의 서브워드선을 선택한다.

로우 어드레스 (X1, X0)가 {로우, 로우} 값을 각각 가지는 경우, RA 신호 (RA00, RA20, RA40) 는 하이로 되지만, 다른 RA 신호는 계속 로우이다. 메인 워드 디코더 (XDEC1)가 메인 워드선 (MWL00 내지 MWL0i)의 하나를 활성화하는 로우 어드레스 (X2 내지 Xj)를 수신하는 경우, 셀 어레이 (CELL0) 내의 서브워드선은 서브워드 디코더 (SWD1) 에 의해 활성화되고, 셀 어레이 (CELL4, CELL8) 내의 서브워드선은 서브워드 디코더 (SWD9) 에 의해 활성화되고, 셀 어레이 (CELL12) 내의 서브워드선은 서브워드 디코더 (SWD17) 에 의해 활성화된다.

로우 어드레스 (X1, X0)가 {로우, 하이} 값을 각각 가지는 경우, RA 신호 (RA11, RA31) 는 하이로 되지만, 다른 RA 신호는 계속 로우이다. 메인 워드 디코더 (XDEC1)가 메인 워드선 (MWL00 내지 MWL0i)의 하나를 활성화하는 로우 어드레스 (X2 내지 Xj)를 수신하는 경우, 셀 어레이 (CELL0, CELL4) 내의 서브워드선은 서브워드 디코더 (SWD5) 에 의해 활성화되고, 셀 어레이 (CELL8, CELL12) 내의 서브워드선은 서브워드 디코더 (SWD13) 에 의해 활성화된다.

로우 어드레스 (X1, X0)가 {하이, 로우} 값을 각각 가지는 경우, RA 신호 (RA02, RA22, RA42) 는 하이로 되지만, 다른 RA 신호는 계속 로우이다. 메인 워드 디코더 (XDEC1)가 메인 워드선 (MWL00 내지 MWL0i)의 하나를 활성화하는 로우 어드레스 (X2 내지 Xj)를 수신하는 경우, 셀 어레이 (CELL0) 내의 서브워드선은 서브워드 디코더 (SWD1) 에 의해 활성화되고, 셀 어레이 (CELL4, CELL8) 내의 서브워드선은 서브워드 디코더 (SWD9) 에 의해 활성화되고, 셀 어레이 (CELL12) 내의 서브워드선은 서브워드 디코더 (SWD17) 에 의해 활성화된다.

로우 어드레스 (X1, X0)가 {하이, 하이} 값을 각각 가지는 경우, RA 신호 (RA13, RA33) 는 하이로 되지만, 다른 RA 신호는 계속 로우이다. 메인 워드 디코더 (XDEC1)가 메인 워드선 (MWL00 내지 MWL0i)의 하나를 활성화하는 로우 어드레스 (X2 내지 Xj)를 수신하는 경우, 셀 어레이 (CELL0, CELL4) 내의 서브워드선은 서브워드 디코더 (SWD5) 에 의해 활성화되고, 셀 어레이 (CELL8, CELL12) 내의 서브워드선은 서브워드 디코더 (SWD13) 에 의해 활성화된다.

이러한 방법으로, 각각의 뱅크 (B1 내지 B4) 내에서 하나의 셀 어레이 (CELL0 내지 CELL15)가 선택된다. 선택된 뱅크에 인접한 센스 증폭기 로우 (SA0 내지 SA19)은 선택된 서브워드선에 연결된 메모리 셀 내에 저장된 데이터 값을 검출한다. 예를 들어, 셀 어레이 (CELL0, CELL4, CELL8, CELL12)가 선택되는 경우, 각각의 인접한 센스 증폭기 로우는 선택된 메모리 셀 내의 데이터 값을 감지한다. 센스 증폭기 로우 (SA0, SA1)는 셀 어레이 (CELL0) 로부터 데이터를 감지한다. 센스 증폭기 로우 (SA5, SA6)는 셀 어레이 (CELL4)로부터 데이터를 감지한다. 센스 증폭기 로우 (SA10, SA11)는 셀 어레이 (CELL8)로부터 데이터를 감지한다. 센스 증폭기 로우 (SA15, SA16)는 셀 어레이 (CELL12) 로부터 데이터를 감지한다.

도 1 에서 RA 드라이버 (RAD1 내지 RAD5)가 RA 신호 (RA00 내지 RA42) 를 출력하는 것으로 도시되어 있으나, 보충 RA 신호 (RAB00 내지 RAB42)도 역시 생성되고 있으며, 다만, 불필요하게 도면을 복잡하게 하지 않기 위해 도시하지 않았다.

이제 도 2 를 참조하면, 종래 DRAM (10) 의 일부의 블록 개략도가 도시된다.

종래 DRAM (10) 의 일부는 셀 어레이 (CELL0)의 일부, 서브워드 디코더 (SWD1, SWD5) 및 센스 증폭기 로우 (SA0, SA1)를 포함한다.

각각의 서브워드 디코더 (SWD1, SWD5)는 복수의 서브디코더 블록 (SB)을 포함한다. 예를 들어, 서브워드 디코더 (SWD1) 는 서브디코더 블록 (SB0000 내지 SB0i02)을 포함한다. RA 드라이버 (RAD1, RAD2)는 소정 서브디코더 블록 (SB)을 선택하는 RA 신호 (RA00 내지 RA03) 를 생성한다.

셀 어레이 (CELL0)는 행 및 열로 배열된 복수의 메모리 셀을 포함한다. 각각의 메모리 셀은 서브워드선 (SWL) 을 수신하기 위해 연결된다. 각각의 메모리 셀은 비트선 (BT) 에 연결된다. 메모리 셀의 두 실시예는, 서브워드선 (SWL0000) 에 연결된 메모리 셀 (M1, M2) 로서 도시된다. 메모리 셀 (M1, M2)은 메모리 셀 트랜지스터 및 메모리 셀 커패시터를 포함한다. 메모리 셀 트랜지스터는 n-타입 절연 게이트 전계 효과 트랜지스터 (IGFET) 이다. 각각의 메모리 셀 커패시터의 한 단말은 예를 들어 접지 또는 1/2 Vcc 와 같은 소정 전위에 연결되고, 다른 단말은 메모리 셀 트랜지스터의 소스에 연결된다. 각각의 메모리 셀 트랜지스터는 서브워드선 (SWL) 에 연결된 게이트 및 비트선 (BT) 에 연결된 드레인을 구비한다.

메모리 셀 커패시터 상에 저장된 전하의 양은 저장된 데이터의 로직 레벨을 결정한다. 메모리 셀 트랜지스터를 턴온하고, 메모리 셀 커패시터로 또는 메모리 셀 커패시터로부터 전하를 운반하기 위해 메모리 셀 커패시터에 비트선 (BT) 을 전기적으로 연결하여, 메모리 셀로부터 데이터는 기록되거나 판독된다.

비트선 쌍은 센스 증폭기에 연결된다. 예를 들어, 비트선 (BT1, BT2) 은 센스증폭기 (SA1) 에 연결된 비트선 쌍을 형성한다.

각각의 메인 워드선 (MWL00 내지 MWL0i)은 서브워드 디코더 (SWD1, SWD5,...)의 각각의 로우 내의 두 서브디코더 블록 (SB)에 연결된다. 각각의 서브디코더 블록 (SB)은 각각 인접한 셀 어레이 (CELL) 내의 서브워드선 (SWL) 을 구동하기 위해 연결된다. 예를 들어, 서브디코더 (SB0000) 는 셀 어레이 (CELL0) 내의 서브워드선 (SWL0000) 을 구동하기 위해 연결된다. 그러나, 서브디코더 블록 (SB0001)은 셀 어레이 (CELL0) 내의 서브워드선 (SWL0001) 을 구동하기 위해 연결되고, 또한 셀 어레이 (CELL4) 내의 서브워드선을 구동하기 위해 연결된다.

서브디코더 블록 (SB0000 내지 SB0003)들은 모두 메인 워드선 (MWL00)을 수신하기 위해 연결된다. RA 드라이버 (RAD1, RAD2)는 공통적으로 서브디코더 블록들 (SB0000 내지 SB0003) 중 하나만을 선택한다. 따라서, 메인 워드선 (MWL00)이 활성화되는 경우, 서브워드선들 (SWL0000 내지 SWL0003) 중 하나는 RA 신호 (RA00 내지 RA03) 의 어느 하나가 활성화되는가에 의해 선택된다. 이러한 방법으로, 각각의 메인 워드선 (MWL)은 각각의 셀 어레이 (CELL) 내의 4 개의 서브워드선 (SWL)의 하나를 구동하기 위해 선택적으로 연결된다. 따라서, 셀 어레이 (CELL)에 인접한 서브워드 드라이버 (SWD)에 연결된 메인 워드선 (MWL)이 존재하는 것보다 4 배 더 많은 서브워드선 (SWL)이 셀 어레이 (CELL) 내에 존재한다.

불필요하게 도면을 복잡하게 하지 않기 위해, 소수의 메인 워드선 (MWL), 서브워드선 (SWL), 메모리 셀 (M1, M2), 비트선 (BT), 서브디코더 블록 (SB), 센스 증폭기 (SA) 만이 도 2 에 도시되었음을 이해해야 한다.

도 1 에 도시된 다른 셀 어레이 (CELL) 및 서브워드 디코더 (SWD)들은 도 2 에 도시된 것과 통상 동일한 방법으로 구성된다.

y-셀렉터 회로 (미도시) 는 셀 어레이 (CELL) 및 외부 데이터 핀 (미도시) 사이에 데이터 경로를 제공하기 위한 센스 증폭기 (SA)를 선택하는데 사용될 수 있다. y-셀렉터는 컬럼 어드레스를 수신하고, 그 컬럼 어드레스 값에 의해 센스 증폭기 (SA)를 선택한다.

이제 도 3을 참조하면, 서브디코더 블록 (SB)의 회로 개략도가 도시되고, 참조부호 (SB) 로 주어진다.

서브디코더 블록 (SB)은 트랜지스터 (T1 내지 T4)를 포함한다. 트랜지스터 (T1 내지 T4)는 n-타입 IGFET 이다. 서브디코더 블록 (SB)은 도 2 의 서브디코더 블록 (SB0000)으로서 사용될 수 있다. 트랜지스터 (T1)는 메인 워드선 (MWL00)을 수신하기 위해 연결된 소스, 노드 (A) 에서 트랜지스터 (T2)의 게이트에 연결된 드레인, 전원 전위에 연결된 게이트를 구비한다. 트랜지스터 (T2)는 RA 신호에 연결된 드레인, 노드 (B) 에서 서브워드선 (SWL0000)에 연결된 소스를 구비한다. 트랜지스터 (T3)는 메인 워드선 (MWL00)을 수신하기 위해 연결된 소스, 서브워드선 (SWL0000)에 연결된 드레인, RA 신호 (RA00) 를 수신하기 위해 연결된 게이트를 구비한다. 트랜지스터 (T4)는 서브워드선 (SWL0000)에 연결된 드레인, 접지에 연결된 소스 및 보충 RA 신호 (RAB00)를 수신하기 위해 연결된 게이트를 구비한다.

RA 신호 (RA00) 및 보충 RA 신호 (RAB00)의 전위 레벨이 로직 하이인 경우, 메인 워드선 (MWL00)은 승압된 전원 전위이다. 마찬가지로, 트랜지스터 (T1)의 게이트에 연결된 전원 전위는 승압된 전원 전위이다.

도 2 에 도시된 서브워드 디코더 (SWD1 내지 SWD5) 내의 서브디코더 블록 (SB)은 통상 도 3 에 도시된 서브디코더 블록 (SB)과 동일한 구조이다.

이제 도 4 를 참조하면, 서브디코더 블록 (SB)의 동작을 설명하는 타이밍 도가 도시된다.

도 4 의 타이밍 도는, 도 2의 메모리 셀 (M1)이 억세스될 때 서브디코더 블록 (SB0000)의 동작을 도시한다. 타이밍 도는 로우 어드레스 (XADD), 메인 워드선 (MWL00), 제어신호 (RAE), RA 신호 (RA00), 보충 RA 신호 (RAB00), 노드 A 에서의 전압 및 서브워드선 (SWL0000)을 포함한다.

처음에, 메인 워드선 (MWL00), 제어신호 (RAE) 및 RA 신호 (RA00) 는 로우 (low) 이다. 보충 RA 신호 (RAB00)는 하이이다. 보충 RA 신호 (RAB00)가 하이인 상태에서, 트랜지스터 (T4)는 턴온되고, 서브워드선 (SWL0000)은 로우 전위를 유지한다.

시간 t100 에서, 로우 어드레스 (XADD)는 로우 디코더 (XDEC1) 가 메인 워드선 (MWL00)을 활성화하도록 하는 값으로 전이할 수 있다. 시간 t101 에서, 로우 디코더 (XDEC1) 는 메인 워드선 (MWL00)을 활성화하고, 메인 워드선 (MWL00)은 하이 레벨로 전이한다.

트랜지스터 (T1)가 턴온하므로, 노드 A 에서의 전압은 메인 워드선 (MWL00) 상의 전압을 따른다.

시간 t103 에서, 제어신호 (RAE) 는 하이로 전이한다. 이는 RA 드라이버 (RAD1)가 RA 신호 (RA00) 를 하이 레벨로 구동하고, 보충 RA 신호 (RAB00)를 로우 레벨로 구동하게 한다.

RA 신호 (RA00) 및 보충 RA 신호 (RAB00)의 상태는 로우 어드레스 (X0, X1) 값에 의해 결정된다.

트랜지스터 (T1) 는 트랜지스터 (T2) 가 자체-부팅 되도록 동작한다. 트랜지스터 (T1)는, RA 신호 (RA00) 가 하이로 전이하기 전에 트랜지스터 (T2)의 게이트가 하이 전위를 수신하도록 한다. 따라서, 시간 t103 에서, RA 신호(RA00) 가 하이로 전이할 때, 트랜지스터 (T2)의 게이트 커패시턴스는 노드 A 로 RA 신호 (RA00) 의 상승 전위 (rising potential) 를 연결시킨다. 따라서, 노드 A 전위는 RA 신호 (RA00) 에 따라 상승한다. 노드 A 에서의 전위가 트랜지스터 (T1)의 게이트 전위의 임계 전압 내에서 상승함에 따라, 트랜지스터 (T1)는 턴오프되고, 노드 A 는 하이 전위로 부팅된 상태를 유지한다. 이는 트랜지스터 (T2)가 RA 신호 (RA00) 의 최고 전위 (full potential) 를 서브워드선 (SWL0000)으로 통과시키도록 한다.

이 시점에서 보충 RA 신호 (RAB00)가 로우이므로, 트랜지스터 (T4)는 턴오프된다. RA 신호 (RA00) 및 보충 RA 신호 (RAB00)를 수신하는 서브워드 디코더 (SWD1 내지 SWD4) 내의 다른 서브디코더 블록 (SB)에서는, 비선택 서브워드선 (SWL)에서 접지로 도전경로를 제공하는 것이 필요하다. 트랜지스터 (T3)는 이러한 기능을 제공한다. RA 신호 (RAB00) 가 하이로 전이한 경우, 대응하는 메인 워드선 (MWL)이 로우일 때 트랜지스터 (T3)는 접지로의 경로를 제공한다. 이는 비선택 서브워드선 (SWL)이 부동하는 것을 방지한다.

데이터가 어드레스된 메모리 셀 (M1)에 기록되거나 판독된 후, 제어신호 (RAE) 는 로우로 복귀한다. 제어신호 (RAE) 또는 로우 어드레스 인에이블 신호는 선택된 메모리 셀로부터 데이터를 판독 또는 기록하는데 요구되는 시간에 따라 소정 펄스 폭을 가진다. 이는 도 4 의 시간 t104 에 도시된다.

RA 드라이버 (RAD1)는 로우(low) 제어신호 (RAE) 를 수신하고, 로우 제어신호 (RAE) 는 RA 신호 (RA00) 가 로우로 복귀하고, 보충 RA 신호 (RAB00)가 하이로복귀하게 한다. RAB00 이 하이인 상태에서, 트랜지스터 (T4)는 턴온되고, 서브워드선 (SWL0000)은 접지로 방전된다. 동시에, 노드 A 에서 전위는 RA 신호 (RA00)의 전위에 따라 낮아진다. 이는 도 4 의 시간 t104 에서 도시된다. RA 신호 (RA00)가 로우로 전이할 때, 트랜지스터 (T2)는 온 (on) 임을 알 수 있다. 따라서, 서브워드선은 RA 신호 (RA00)에 의해 트랜지스터 (T2)를 통해 방전된다.

이어서, 시간 t106 에서, 로우 어드레스 (XADD)는 변화할 수 있으며, 메인 워드선 (MWL00)은 로우로 전이한다. 트랜지스터 (T1)가 온 (on) 이기 때문에, 노드 A 에서 전위는 메인 워드선 (MWL00)을 따라 접지 등의 로우 레벨로 된다.

선택에서 비선택으로 전이하는 경우 서브워드선 (SWL)을 방전시키는 전류 경로가 이제 설명될 것이다.

도 5 를 참조하면, 서브디코더 블록 (SB)의 회로 개략도가 도시된다. 서브디코더 블록 (SB)은, 서브워드선 (SWL0000)으로부터 전하가 제거될 수 있는 3 개의 전류 경로를 설명한다.

전류 경로 (1) 는 서브워드선 (SWL0000)으로부터 트랜지스터 (T4)를 거쳐 접지로의 전류 흐름을 설명한다. 전류 경로 (2) 는 서브워드선 (SWL0000)으로부터 트랜지스터 (T2)를 거쳐 RA 신호 (RA00) 로의 전류 흐름을 설명한다. 전류 경로 (3) 는 서브워드선 (SWL0000)으로부터 트랜지스터 (T3)를 거쳐 메인 워드선 (MWL00)으로의 전류 흐름을 설명한다.

도 6 을 참조하면, 서브워드선 (SWL)이 비선택 상태에 있는 경우의 서브디코더 블록 (SB)의 신호들을 설명하는 타이밍도가 도시된다.

도 6 의 타이밍 도는 메인 워드선 (MWL00), RA 신호 (RA00), 보충 RA 신호 (RAB00), 노드 A 에서의 전위, 서브워드선 (SWL0000)을 포함한다.

비선택 상태에서, 메인 워드선 (MWL00) 및 RA 신호 (RA00)는 모두 로우이다. 보충 RA 신호 (RAB00)는 하이이다.

메인 워드선 (MWL00)이 로우인 상태에서, 노드 A 에서의 전위도 로우이다. 노드 A 에서의 전위가 로우인 상태에서, 트랜지스터 (T2)는 턴오프된다. RA 신호 (RA00)가 로우인 상태에서, 트랜지스터 (T3)는 턴오프된다. 따라서, 도 5 의 전류 경로 (2, 3) 는 디스에이블된다.

그러나, 보충 RA 신호 (RAB00)가 하이인 상태에서, 트랜지스터 (T4)는 턴온되고, 접지로의 도전 경로는 트랜지스터 (T4)를 통해 형성된다. 따라서, 도 5 의 전류 경로 (1) 는 인에이블된다. 서브워드선 (SWL0000)으로부터 제거된 임의의 전하는 전류 경로 (1) 를 통해 이동한다.

이러한 경우, 트랜지스터 (T4)는 접지 레벨에서 서브워드선 (SWL0000)을 유지하기 위해 사용될 수 있다. 따라서, 이런 조건 하에서, 트랜지스터 (T4)는 많은 양의 전류를 싱크할 필요가 없고, 따라서 상대적으로 작은 장치일 수 있다.

도 7 을 참조하면, 서브워드선이 비선택 상태인 경우 서브디코더 블록 (SB)의 신호들을 설명하는 타이밍도가 도시된다.

도 7 의 타이밍 도는 메인 워드선 (MWL00), RA 신호 (RA00), 보충 RA 신호 (RAB00), 노드 A 에서의 전위, 서브워드선 (SWL0000)을 포함한다.

비선택 상태에서, RA 신호 (RA00)는 로우이다. 보충 RA 신호 (RAB00)는하이이다. 그러나, 메인 워드선 (MWL00)은 시간 t200 에서 로우에서 하이로 전이하고, 시간 t201 에서 로우로 복귀한다. 트랜지스터 (T1)가 턴온된 상태에서, 노드 A 에서의 전위는 통상 메인 워드선 (MWL00)을 따른다.

시간 t200 에서, 서브워드선 (SWL0000)으로부터 제거된 임의의 전하는 도 5 에 도시된 전류 경로 (1) 을 통해 이동한다. 그러나, 시간 t200 과 시간 t201 사이에 트랜지스터 (T2) 는 턴온된다. 따라서 시간 t200 에서 시간 t201 까지 , 서브워드선 (SWL0000)으로부터 제거된 전하는 도 5 에 도시된 전류 경로 (1, 2) 를 통해 이동한다.

도 8 을 참조하면, 서브워드선이 비선택 상태인 경우 서브디코더 블록 (SB)의 신호들을 설명하는 타이밍도가 도시된다.

도 8 의 타이밍 도는 메인 워드선 (MWL00), RA 신호 (RA00), 보충 RA 신호 (RAB00), 노드 A 에서의 전위, 서브워드선 (SWL0000)을 포함한다.

비선택 상태에서, 메인 워드선 (MWL00)은 로우이다. 메인 워드선 (MWL)이 로우이기 때문에, 노드 A 에서의 전위는 로우를 유지하고, 트랜지스터 (T2)는 턴오프를 유지한다. 그러나, RA 신호 (RA00)는 시간 t202 에서 로우에서 하이로 전이하고, 시간 t203 에서 로우로 복귀한다. 마찬가지로, 보충 RA 신호 (RAB00)는 시간 t202 에서 하이에서 로우로 전이하고, 시간 t203 에서 하이로 복귀한다. 트랜지스터 (T1 내지 T4)가 턴온된 상태에서, 노드 A 에서의 전위는 통상 메인 워드선 (MWL)을 따른다.

시간 t202 전에, 서브워드선 (SWL0000)으로부터 제거된 임의의 전하는 도 5에 도시된 전류 경로 (1) 을 통해 이동한다.

시간 t202 및 시간 t203 사이에 보충 RA 신호 (RAB00)가 로우인 상태에서, 트랜지스터 (T4)는 턴오프되고 도 5 에 도시된 바와 같이 전류 경로 (1) 를 디스에이블한다. 시간 t202 및 시간 t203 사이에 RA 신호 (RA00)가 하이인 상태에서, 트랜지스터 (T3)는 턴온된다. 이 시간 동안 메인 워드선 (MWL00)이 로우이기 때문에, 서브워드선 (SWL0000)으로부터 제거된 임의의 전하는 도 5 에 도시된 전류 경로 (3) 를 통해 이동한다.

시간 t203 에서, 보충 RA 신호 (RAB00)는 하이로 복귀하고, RA 신호 (RA00)는 로우로 복귀한다. 따라서, 시간 t203 이후, 서브워드선 (SWL0000)으로부터 제거된 임의의 전하는 도 5 에 도시된 전류 경로 (1) 를 통해 이동한다.

도 9 를 참조하면, 서브워드선 (SWL)을 활성화하는 회로의 일부를 도시하는 회로 개략도가 도시된다.

버퍼 (BF0)는 메인 워드선 (MWL00)을 구동하는데 사용된다. 버퍼 (BF0)는 보충 IGFET (n-타입 및 p-타입) 를 포함하는 두개의 인버터로 구성된다. 버퍼 (BF0) 는 메인 워드선 (MWL00)을 로우로 하는 트랜지스터 (TB0)를 포함한다. 트랜지스터 (TB0)는 n- 타입 IGFET 이다. 따라서, 도 8 의 시간 t202 과 t203 사이의 시간에서 서브워드선 (SWL0000)으로부터 제거된 전하는 도 5에 도시된 전류 경로 (3) 를 통해 이동하고, 또한 버퍼 (BF0) 내의 트랜지스터 (TB0)를 통해 이동한다.

종래의 접근 방법에서는, 비선택 서브워드선 (SWL)에 로우 전위를 공급하기위해 버퍼 (BF0, BF1, ...), RA 드라이버 (RAD) 및 서브디코더 블록 (SB)은 워드선 접지 전위 (GNDXDEC) 를 수신한다.

이제 도 10 을 참조하면, RA 드라이버의 회로 개략도가 도시된다.

도 10 의 RA 드라이버는, RA 신호 (RA00) 및 보충 RA 신호 (RAB00)를 생성하는 RA 드라이버 (RAD1A) 를 도시한다. 또한 도시된 RA 드라이버 (RAD1B)는, RA 신호 (RA02) 및 보충 RA 신호 (RAB02)를 생성한다. RA 드라이버 (RAD1B)의 참조 부호는 괄호내에 표시된다. 집합적으로 RA 드라이버 (RAD1A, RAD1B) 는 도 1 및 도 2 에 도시된 RA 드라이버 (RAD1)를 구성한다.

RA 드라이버 (RAD1A)는 디코더 (100), AND 게이트 (101), 인버터 (102, 103)및 트랜지스터 (104,105) 를 포함한다. 디코더 (100) 는 입력으로 로우 어드레스 (X0, X1)를 수신하고, AND 게이트 (101) 의 입력에서 수신되는 출력을 생성한다. AND 게이트 (101) 는 다른 입력에서 제어신호 (RAE) 를 수신하고, 인버터 (102, 103) 의 입력에 대해 출력을 공급한다. 인버터 (103) 는 출력으로 보충 RA 신호 (RAB00)를 공급한다. 인버터 (102) 는 트랜지스터 (104, 105)의 게이트에 출력을 공급한다. 트랜지스터 (104)는 승압된 전원 전위에 연결된 소스 및 RA 신호 (RA00)에 연결된 드레인을 구비한다. 트랜지스터 (105) 는 워드선 접지 전위 (GNDXDEC) 에 연결된 소스 및 RA 신호 (RA00)에 연결된 드레인을 구비한다. 트랜지스터 (104)는 p- 타입 IGFET 이다. 트랜지스터 (105)는 n- 타입 IGFET 이다.

주변 접지 전위 (GND)는 디코더 (100), AND 게이트 (101) 및 인버터 (102,103)를 위한 접지로서 연결된다.

제어신호 (RAE) 가 로우인 경우, AND 게이트 (101) 의 출력은 로우이다. AND 게이트 (101) 의 출력이 로우인 상태에서, RA 신호 (RA00)는 로우이고 보충 RA 신호 (RAB00)는 하이이다.

제어신호 (RAE) 가 하이이고, 로우 어드레스 (X1,X0)가 RA 드라이버 (RAD1A)의 디코더 (100) 가 {로우, 로우} 인 선택 상태에 있는 경우, 디코더 (100) 의 출력은 하이로 된다. 디코더 (100) 의 출력이 하이이고 제어신호 (RAE) 가 하이인 상태에서, AND 게이트 (101) 의 출력은 하이로 된다. AND 게이트 (101) 의 출력이 하이인 상태에서, RA 신호 (RA00)는 하이이고 보충 RA 신호 (RAB00)는 로우이다. RA 드라이버 (RAD1A)의 디코더 (100) 가 {로우, 로우} 이외의 값을 가지는 로우 어드레스 (X1, X0)를 수신하는 경우, 디코더 (100) 의 출력은 로우로 되고, RA 신호 (RA00)는 로우이고 보충 RA 신호 (RAB00)는 하이이다.

RA 신호 (RA00)를 방전하는 충분한 전류를 싱크하기 위해, 트랜지스터 (105) 는 다른 트랜지스터 보다 상대적으로 클 필요가 있다.

RA 드라이버 (RAD1B)는 디코더 (100') 가 인에이블되는 것을 제외하면 RA 드라이버 (RAD1A) 와 동일한 통상적인 방법으로 동작하고, 로우 어드레스 (X1, X0) 가 {로우, 하이} 값을 각각 가지는 경우 로직 하이를 출력한다.

다른 디코더 (RAD2, RAD3, RAD4, RAD5) 들도 RA 드라이버 (RAD1)와 유사한 회로 구성을 가진다.

주변 접지 (GND) 및 워드선 접지 (GNDXDEC) 는 별개의 배선을 통해 동일한접지 패드에 연결된다. 별개의 접지 상의 전위의 변화는 각각의 배선의 배선 저항 R1 및 배선 저항 R2 에 의해 절연된다. 이것은 각각의 배선상의 노이즈가 분리된 접지들 사이에서 전송되는 것을 방지한다.

전류 경로 및 서브워드선의 스위칭 동안의 접지 노이즈가 도 9 와 연계된 도 11 을 참조하여 설명된다.

도 11을 참조하면, 서브워드선으로 및 서브워드선으로부터 전하를 운반하는전류 경로를 설명하는 타이밍 도가 도시된다.

도 11 의 타이밍 도는 선택 및 비선택의 경우 서브워드선 (SWL)으로부터의 전류 경로를 도시한다.

도 11의 타이밍 도는 로우 어드레스 (XADD), 메인 워드선 (MWL00), 제어신호 (RAE) , RA 신호 (RA00), 보충 RA 신호 (RAB00), 서브워드선 (SWL0000), 서브워드선 (SWL0002), 서브워드선 (SWL0100), 서브워드선 (SWL0102)을 포함한다. 또한 선택 서브워드선 (SWL0000) 및 워드선 접지 전위 (GNDXDEC) 를 도시하는, 시간 t304 부근의 확대된 일부가 도시된다.

도 11 의 타이밍 도는 도 9 의 회로 개략도의 선택 신호들을 도시한다.

도 11 의 타이밍 도에서, 서브워드선 (SWL0000)은 비선택 상태 (로우) 에서 선택 상태 (하이) 로 변하고 비선택 상태로 복귀하지만, 도시된 다른 서브워드선 (SWL0002, SWL0100, SWL0102)은 비선택 상태를 유지한다.

처음에 메인 워드선 (MWL00, MWL01)은 로우이다. RA 신호 (RA00, RA02)도 로우이다. 보충 RA 신호 (RAB00, RAB02)는 하이이다. 도 11 에 도시된바와 같이, 시간 t300 전에, 각각의 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 각각의 서브디코더 블록 (SB) 내의 각각의 전류 경로 (1)(도 5) 에 의해 로우 레벨로 유지된다.

시간 t300 에서, 로우 어드레스 (XADD)는 서브워드선 (SWL0000)을 선택하기 위한 값으로 변한다. 도 9 를 참조하면, 승압된 전압 레벨에서의 하이 전위는 로우 디코더 (XDEC1) 로부터 버퍼 (BF0) 의 입력으로 입력된다. 전파 지연 후에, 시간 t301 에서, 메인 워드선 (MWL00)은 하이 레벨로 전이한다. 하이 레벨은 승압된 전압 레벨이다.

시간 t301 에서, 메인 워드선 (MWL00)은 하이로 되므로, 서브디코더 블록 (SB0000, SB0002)의 노드 A 에서의 전위는 하이로 된다. RA 신호 (RA00, RA02)가 로우인 상태에서, 서브디코더 블록 (SB0000, SB0002) 내의 전류 경로 (2) 는 인에이블되어 서브워드선 (SWL0000, SWL0002)들을 각각 로우로 유지한다. 따라서, 두 전류 경로 (1 및 2) 는 시간 t301 에서 서브디코더 블록 (SB0000, SB0002) 내에서 인에이블된다. 그러나, 서브디코더 블록 (SB0100, SB0102)에서는, 전류 경로 (1) 만이 인에이블된다.

시간 t302 에서, 제어 회로 (미도시)는 제어신호 (RAE) 를 인에이블 상태로 한다 (로우에서 하이로 전이). 시간 t302 는 로우 어드레스 (XADD) 변화로부터의 소정 지연에 의해 결정될 수 있다. RA 드라이버 (RAD1)는 RA 신호 (RA00)를 하이 레벨로 하고, 보충 RA 신호 (RAB00)를 로우 레벨로 한다.

그 결과, 시간 t303 에서, 서브워드선 (SWL0000)은 서브디코더 블록(SB0000)에 의해 활성화된다. 활성화된 경우, 서브워드선 (SWL0000)은 승압 전위로 상승한다. 서브워드선 (SWL0000)은 메모리 셀 (M1)의 메모리 셀 트랜지스터를 턴온하고, 메모리 셀 커패시터에 저장된 데이터는 비트선 (BT2) 에 전달된다.

RA 신호 (RA02)가 로우이므로, 전류 경로 (1, 2) 는 서브디코더 블록 (SB0002) 내에서 인에이블로 유지된다.

그러나, RA 신호 (RA00)가 하이로 되는 경우, 서브디코더 블록 (SB0100) 내의 트랜지스터 (T3)는 턴온되고, 전류 경로 (3) 는 인에이블된다. 따라서, 서브디코더 블록 (SB0100) 내의 트랜지스터 (T3) 및 버퍼 (BF1) 내의 트랜지스터 (TB0)를 통해, 전류 경로 (3) 에 의해 로우로 유지된다.

시간 t304 에서, 제어 회로 (미도시) 는 제어신호 (RAE) 를 디스에이블 상태로 한다 (하이에서 로우로 전이). 시간 t302 과 시간 t304 사이의 시간은 메모리 셀 내의 데이터를 억세스하는데 요구되는 최대 시간을 나타내는 소정 지연에 의해 결정된다. RA 드라이버 (RAD1)는 RA 신호 (RA00)를 로우 레벨로 하고, 보충 RA 신호 (RAB00)를 하이 레벨로 한다.

따라서, 서브워드선 (SWL0000)의 전위를 하이 승압 전위에서 접지 또는 로우로 하기 위해, 전하는 서브워드선 (SWL0000)으로부터 제거된다. 메인 워드선 (MWL00)이 시간 t304 에서 하이이고 RA 신호 (RA00)가 로우로 되기 때문에, 서브디코더 블록 (SB0000) 내의 전류 경로 (2) 는 인에이블된다. 또한, 시간 t304 에서 보충 RA 신호 (RA00)가 하이로 되기 때문에, 서브디코더 블록 (SB0000) 내의 전류 경로 (1) 는 인에이블된다. 따라서, 시간 t304 에서 서브디코더 블록(SB0000) 내의 전류 경로 (1, 2) 를 통해 서브워드선 (SWL0000)은 방전된다.

시간 t304 에서 서브디코더 블록 (SB0002, SB0102)의 상태는 변하지 않고 유지된다. 서브디코더 블록 (SB0002) 내의 전류 경로 (1, 2) 및 서브디코더 블록 (SB0102) 내의 전류 경로 (1) 는 인에이블로 유지된다. 그러나, RA 신호 (RA00)가 로우로 전이되는 경우, 서브디코더 블록 (SB0100) 내의 전류 경로 (3) 는 디스에이블로 된다. 보충 RA 신호 (RAB00)가 하이로 전이하기 때문에, 서브디코더 블록 (SB0100) 내의 전류 경로 (1) 는 인에이블된다. 따라서, 시간 t304 에서 서브디코더 블록 (SB0100) 내의 전류 경로 (1) 에 의해 서브워드선 (SWL0100)은 로우로 유지된다.

메모리 셀을 억세스하는 사이클 시간을 향상시키기 위해, 서브워드선 (SWL)의 방전 경로 내의 트랜지스터는 상대적으로 크게 만들어진다. 서브워드선은 매우 많은 수의 메모리 셀 트랜지스터의 제어 게이트에 연결되고, 따라서 큰 커패시턴스를 가진다. 시간 t304 에서 서브워드선 (SWL0000)은 선택 상태에서 비선택 상태로 되고, 많은 양의 전류가 전류 경로 (1, 2) 를 통해 워드선 접지 전위 (GNDXDEC) 로 흐른다. 또한, RA 신호 (RA00, RA02)는 셀 어레이 (CELL) 의 길이로 경로지정되고, 많은 수의 서브워드 디코더 (SB) 내의 트랜지스터 (T3) 의 게이트 및 트랜지스터 (T2) 의 확산 영역 (소스/드레인 연결) 에 연결된다. 다라서, RA 신호 (RA00, RA02)의 커패시턴스는 매우 크다. 이것은 워드선 접지 전위 (GNDXDEC) 로의 순간 전류 흐름을 더 증가시킨다.

도 11 을 참조하면, 서브워드선 (SWL0000), RA 신호 (RA00), 워드선 접지 전위 (GNDXDEC) 및 비선택 서브워드선 (SWL0001, SWL0002, SWL0003)을 도시하는 확대부가 도시된다. 큰 전류가 워드선 접지 전위 (GNDXDEC)로 흐를 때, 신호 운반 콘덕터의 저항으로 인해 노이즈 범프는 감소할 수 있다. 이러한 경우, 워드선 접지 전위 (GNDXDEC) 는 비선택 서브워드선을 로우로 유지하기 때문에 (전류 경로 1 또는 전류 경로 1 및 2 를 통해), 노이즈 범프는 비선택 서브워드선 (예를 들어 SWL0001, SWL0002, SWL0003)에 전송될 수 있다. 이것은 비선택 서브워드선에 연결된 메모리 셀에서의 원치 않는 누설을 일으킬 수 있다. 서브워드선 (SWL0001, SWL0002, SWL0003)만이 도시되어 있지만, 다른 서브워드선은 워드선 접지 전위 (GNDXDEC) 로의 전류 흐름에 의해 로우 레벨로 유지될 수 있기 때문에 원치 않는 노이즈를 가질 수 있다.

주변 접지 전위로부터의 별개의 워드선 접지 전위 (GNDXDEC) 를 공급하는 목적은 비선택 워드선 상의 원치 않는 노이즈를 제거하는 것이다. 이 경우, 본 목적은 달성될 수 없다.

이러한 문제를 해결하는 하나의 방법은 워드선 접지 전위 (GNDXDEC) 를 운반하는 배선의 폭을 증가시키는 것이다. 이는 저항을 감소시키고, 전류 운반 능력을 증가시킨다. 그러나, 이는 칩상의 각각의 메모리 블록에 대해 행해져야 하고, 칩 사이즈를 증대하여, 제조비용을 증가시킬 수 있다.

이 문제를 해결하는 다른 접근은 워드선 접지 전위 (GNDXDEC) 를 운반하는 배선에 감소된 면 저항을 가지는 물질을 사용하는 것이다. 그러나, 이는 제작 공정의 변화를 요구하고, 공정 개발 비용 및 디자인을 테스트하는 비용을 요구한다. 이는 전체 제조 비용을 증가시키고, 따라서 칩 당 제조비용을 증가시킨다.

상기 논의의 관점에서, 고속으로 서브워드선을 방전할 수 있는 반도체 메모리 장치를 제공하는 것이 바람직하다. 또한 서브워드선의 방전에 의해 야기된 메모리 셀 누설 등의 역효과를 감소시키는 것이 바람직하다. 종래 방식에 비해 칩사이즈를 증가시키지 않으면서 이를 제공하는 것이 바람직하다.

도 1 은 DRAM 의 블록 개략도.

도 2 는 종래 DRAM 일부의 블록 개략도.

도 3 은 종래 서브디코더 블록의 회로 개략도.

도 4 는 종래 서브디코더 블록의 동작을 도시하는 타이밍 도.

도 5 는 서브디코더 블록의 전류 경로를 도시하는 회로 개략도.

도 6 은 서브워드선이 비선택 상태에 있는 경우, 서브디코더 블록을 위한 신호를 도시하는 타이밍 도.

도 7 은 서브워드선이 비선택 상태에 있는 경우, 서브디코더 블록을 위한 신호를 도시하는 타이밍 도.

도 8 은 서브워드선이 비선택 상태에 있는 경우, 서브디코더 블록을 위한 신호를 도시하는 타이밍 도.

도 9 는 서브워드선을 활성화하는 회로의 일부를 도시하는 회로 개략도.

도 10 은 종래 RA 드라이버의 회로 개략도.

도 11 은 서브워드선으로부터 및 서브워드선으로 전하를 운반하는 전류 경로를 도시하는 타이밍 도.

도 12는 일실시예에 따른 서브워드선을 활성화하는 회로의 일부의 회로 개략도.

도 13 은 일실시예에 따른 RA 드라이버의 회로 개략도.

도 14 는 일실시예에 따른 억세스 사이클 동안 서브워드선으로부터 및 서브워드선으로의 전류 경로를 도시하는 타이밍 도.

도 15 는 일실시예에 따른 RA 드라이버의 회로 개략도.

도 16 은 일실시예에 따른 억세스 사이클 동안 서브워드선으로부터 및 서브워드선으로의 전류 경로를 도시하는 타이밍 도.

도 17 은 일실시예에 따른 RA 드라이버의 회로 개략도.

도 18 은 일실시예에 따른 억세스 사이클 동안 서브워드선으로부터 및 서브워드선으로의 전류 경로를 도시하는 타이밍 도.

본 실시예에 따라서, 서브워드선을 방전할 때 전하를 받아들이는 주변 접지선을 구비한 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 로우 디코더, RA 드라이버, 및 서브디코더 블록을 포함할 수 있다. 로우 디코더는 수신된 어드레스 값에 의해 메인 워드선을 활성화한다. RA 드라이버는 활성화된 메인 워드선에 연결된 서브디코더 블록의 그룹으로부터 서브디코더 블록을 활성화한다. 서브워드선이 활성화 상태에서 비활성화 상태로 전이할 때, RA 드라이버는 주변 접지로 전류 경로를 제공한다. 비선택 서브워드선은 "안정 (quiet)" 접지 전위로 다른 워드 선을 유지하기 위한 워드선 접지로의 전류 경로를 가진다. 서브워드선을 방전하는 데서 생긴 노이즈는 비선택 서브워드선에 감소된 영향을 미친다.

실시예들의 한 태양에 따르면, 반도체 메모리 장치는 복수의 워드선을 포함한다. 각각의 워드선은 복수의 메모리 셀에 연결된다. 디코더 회로는 소정 워드선에 연결된다. 소정 워드선이 선택되지 않은 경우 디코더 회로는 제 1 접지선 및 소정 워드선 사이에 전기적인 접속을 제공한다. 소정 워드선이 비활성화된 경우, 디코더 회로는 제 2 접지선 및 소정 워드선 사이에 전기적인 접속을 제공한다.

실시예들의 다른 태양에 따르면, 디코더 회로는 소정 워드선과 제 1 접지선 사이에 전기적인 접속을 제공하는 제 1 트랜지스터, 및 소정 워드선과 제 2 접지선 사이에 전기적인 접속을 제공하는 제 2 트랜지스터를 포함한다.

실시예들의 다른 태양에 따르면, 제 2 트랜지스터의 전류 용량은 제 1 트랜지스터의 전류 용량보다 더 클 수 있다.

실시예들의 다른 태양에 따르면, 제 2 트랜지스터는 절연 게이트 전계 효과 트랜지스터 (IGFET) 일 수 있다.

실시예들의 다른 태양에 따르면, 소정 워드선이 비활성화된 경우, 제 2 트랜지스터는 승압 전위로 제어될 수 있다.

실시예들의 다른 태양에 따르면, 복수의 워드선은 복수의 메인 워드선을 포함할 수 있다. 각각의 메인 워드선은 복수의 서브워드선으로 나뉠 수 있다. 디코더 회로는 제 1 및 제 2 접지선과 소정 서브워드선 사이에 전기적인 접속을 제공한다.

실시예들의 다른 태양에 따르면, 내부 로우 어드레스 값은 소정 워드선을 활성화할 수 있다. 내부 로우 어드레스 값의 변화에 앞서 소정 워드선은 비활성화될 수 있다.

실시예들의 다른 태양에 따르면, 반도체 메모리 장치는 활성 상태 및 비활성상태를 가지는 제 1 워드선을 포함할 수 있다. 제 2 워드선은 활성 상태 및 비활성 상태를 가질 수 있다. 제 1 워드선이 활성 상태에서 비활성 상태로 전이하는 경우 디코더 회로는 제 1 접지선에 방전 전류 경로를 제공할 수 있다. 제 2 워드선이 활성 상태에 있는 경우 디코더 회로는 제 2 접지선에 유지 전류 경로를 제공할 수 있다.

실시예들의 다른 태양에 따르면, 디코더 회로는 방전 전류 경로 인에이블 상태 및 방전 전류 경로 디스에이블 상태를 가지는 제어신호를 수신할 수 있다. 제 1 워드선이 활성화 상태에 있는 경우, 제어신호는 방전 전류 경로 디스에이블 상태일 수 있다.

실시예들의 다른 태양에 따르면, 제어신호가 방전 전류 경로 인에이블 상태에 있는 경우 유지 전류 경로는 디스에이블될 수 있다.

실시예들의 다른 태양에 따르면, 제 1 제어신호는 인에이블 상태 및 디스에이블 상태를 가질 수 있다. 디코더 회로는 어드레스 디코드 부를 포함할 수 있다. 어드레스 디코드 부는, 수신된 어드레스가 소정 값을 가질 때 디코드 선택 상태 및 수신된 어드레스가 소정 값을 가지지 않을 때 디코드 비선택 상태를 가지는 디코드 신호를 공급할 수 있다. 제 1 제어신호가 인에이블 상태를 가지고, 디코드 신호가 제 1 디코드 상태를 가지는 경우 유지 전류 경로는 디스에이블될 수 있다.

실시예들의 다른 태양에 따르면, 디코드 신호가 디코드 비선택 상태를 가지는 경우 방전 전류 경로는 디스에이블될 수 있다.

실시예들의 다른 태양에 따르면, 제 2 제어신호는 제 2 제어 인에이블 상태 및 제 2 제어 디스에이블 상태를 가질 수 있다. 제 2 제어신호가 제 2 제어 신호 인에이블 상태를 가지고, 디코드 신호가 디코드 인에이블 상태를 가지는 경우 방전 전류 경로는 인에이블될 수 있다.

실시예들의 다른 태양에 따르면, 반도체 메모리 장치의 메모리 셀을 억세스하는 방법은, 메모리 셀의 억세스 트랜지스터의 게이트와 전기적으로 접속된 제 1 워드선을 활성화하는 단계, 제 1 유지 전류 경로를 제 1 접지선에 제공하여 제 2 워드선을 비활성화상태로 유지하는 단계, 제 1 방전 전류 경로를 제 2 접지선에 제공하여 제 1 워드선을 비활성화하는 단계를 포함한다.

실시예들의 다른 태양에 따르면, 제 1 유지 전류 경로는 제 1 방전 전류 경로보다 더 작은 전류 용량을 가질 수 있다.

실시예들의 다른 태양에 따르면, 비활성화 상태에서 제 1 워드선은 제 2 유지 전류 경로를 가질 수 있다. 제 1 방전 전류 경로가 인에이블되는 경우, 제 2 유지 전류 경로는 디스에이블될 수 있다.

실시예들의 다른 태양에 따르면, 제 1 방전 전류 경로는 절연 게이트 전계 효과 트랜지스터 (IGFET) 를 포함할 수 있다. IGFET 은 제 1 워드선 및 제 2 접지선 사이에 연결된 임피던스 경로를 가진다.

실시예들의 다른 태양에 따르면, 제 1 워드선을 비활성화하는 단계는 IGFET 의 게이트에 승압 전압을 인가하는 단계를 포함할 수 있다.

실시예들의 다른 태양에 따르면, 제 1 워드선을 활성화하는 단계는 워드선의제 1 그룹에 연결된 제 1 메인 워드선을 활성화하는 단계 및 워드선의 제1 그룹으로부터 제 1 워드선을 활성화하는 단계를 포함한다.

실시예들의 다른 태양에 따르면, 제 1 워드선을 활성화하는 단계는 내부적으로 로우 어드레스를 수신하는 단계를 포함한다. 제 1 워드선을 비활성화하는 단계는 내부적으로 다음의 로우 어드레스를 수신하는 단계에 앞선다.

(실시예의 상세한 설명)

본 발명의 다양한 실시예들이 다수의 도면을 참조하여 상세하게 설명될 것이다.

본 발명의 일실시예는 도 12, 13, 및 14 에 도시된다.

반도체 메모리의 구성 배열은 도 1, 2 및 3 에 도시된 반도체 메모리와 유사하다.

도 12 를 참조하면, 일실시예에 따른 서브워드선 (SWL)을 활성화하는 회로의 일부의 회로 개략도가 도시된다.

RA 드라이버 (RAD11)가 종래 RA 드라이버 (RAD)를 대체하는 것을 제외하면, 도 12 는 도 9 와 유사하다.

도 13 을 참조하면, 일실시예에 따른 RA 드라이버 (RAD11)의 회로 개략도가 도시된다.

도 13 은 RA 신호 (RA00) 및 보충 RA 신호 (RAB00)를 생성하는 RA 드라이버 (RAD11A)를 도시한다. 또한 RA 신호 (RA02) 및 보충 RA 신호 (RAB2)를 생성하는 RA 드라이버 (RAD11B)도 도시된다. RA 드라이버 (RAD11B)를 위한 참조부호는 괄호 내에 표시된다. 집합적으로, RA 드라이버 (RAD11A, RAD11B)는 도 12 의 RA 드라이버 (RAD11)를 구성한다.

RA 드라이버 (RAD11A)는 디코더(100), AND 게이트(101), 인버터 (102, 103, 107) 및 트랜지스터 (104,105,106,108)를 포함한다. 디코더 (100) 는 입력으로서 로우 어드레스 (X0, X1)를 수신하고, AND 게이트 (101) 의 입력에서 수신되는 출력을 생성한다. AND 게이트 (101) 는 다른 입력에서 제어신호 (RAE) 를 수신하고, 인버터 (102, 103) 의 입력에 출력을 공급한다. 인버터 (103) 는 출력으로서 보충 RA 신호 (RAB00)를 제공한다. 인버터 (102) 는 트랜지스터 (104, 105)의 게이트에 출력을 제공한다. 트랜지스터 (104)는 승압된 전원 전위에 연결된 소스 및 RA 신호 (RA00)에 연결된 드레인을 구비한다. 트랜지스터 (105)는 RA 신호 (RA00)에 연결된 드레인 및 트랜지스터 (106)의 드레인에 연결된 소스를 구비한다. 트랜지스터 (106)는 워드선 접지 전위 (GNDXDEC) 에 연결된 소스를 가지고, 게이트는 제어신호 (RAE) 를 수신한다. 인버터 (107) 는 입력으로서 제어신호 (RAE) 를 수신하며, 트랜지스터 (108)의 게이트에 출력을 제공한다. 트랜지스터 (108)는 주변 접지 (GND) 에 연결된 소스 및 RA 신호 (RA00) 에 연결된 드레인을 구비한다. 트랜지스터 (104)는 p- 타입 IGFET 일 수 있다. 트랜지스터 (105, 106, 108)는 n- 타입 IGFET 일 수 있다.

주변 접지 전위 (GND)는 디코더 (100), AND게이트 (101) 및 인버터 (102, 103, 107) 를 위한 접지로서 연결된다.

제어신호 (RAE) 가 로우인 경우, AND 게이트 (101) 의 출력은 로우이다.AND 게이트 (101) 의 출력은 로우인 상태에서, 인버터 (103) 는 보충 RA 신호 (RAB00)에 하이 출력을 인가한다. 인버터 (102) 는 트랜지스터 (104, 105)의 게이트에 하이를 인가하고, 따라서 트랜지스터 (104) 는 턴오프되고, 트랜지스터 (105) 는 턴온된다. 제어신호 (RAE) 가 로우인 상태에서, 트랜지스터 (106) 는 턴오프된다. 인버터는 트랜지스터 (108) 의 게이트에 하이 출력을 인가한다. 트랜지스터 (108) 는 턴온되고, 따라서 RA 신호 (RA00)에서 주변 접지 (GND) 로 로우 임피던스 경로를 제공한다. 이러한 방법으로, RA 신호 (RA00)는 로우인 반면, 보충 RA 신호는 하이이다.

제어신호 (RAE) 가 하이이고, 로우 어드레스 (X1, X0)가 RA 드라이버 (RAD11A)의 디코더 (100) 의 선택 상태가 {로우, 로우} 인 선택 상태에 있는 경우, 디코더 (100) 의 출력은 하이로 된다. 디코더 (100)의 출력이 하이이고 제어 신호 (RAE) 가 하이인 상태에서, AND 게이트 (101) 의 출력은 하이로 된다. AND 게이트 (101) 의 출력이 하이인 상태에서, 인버터 (103) 의 로우 보충 RA 신호 (RAB00)를 생성한다. RAE 신호가 하이인 상태에서, 트랜지스터 (106) 는 턴온된다. 인버터 (107) 는 트랜지스터 (108) 의 게이트에 로우 레벨을 인가하고, 트랜지스터 (108) 를 턴오프시킨다. AND 게이트 (101) 의 출력이 하이인 상태에서, 인버터 (102) 는 트랜지스터 (104, 105) 의 게이트에 로우 레벨을 인가한다. 따라서, 트랜지스터 (104) 는 턴온되고, 트랜지스터 (105) 는 턴오프된다. 트랜지스터 (104) 가 턴온된 상태에서, 승압 전위가 RA 신호 (RA00)에 인가된다. 따라서, RA 신호 (RA00)는 하이인 반면, 보충 RA 신호 (RAB00)는 로우이다.

디코더 (100) 의 출력은 디코드 신호로서 개념화된다. 디코드 신호는 로우 어드레스 (X0, X1)의 소정 값에 따라 하이일 수 있다. 또는, 디코드 신호는 로우일 수 있다.

제어신호 (RAE) 가 하이이고 RA 드라이버 (RAD11A)가 {로우, 로우} 이외의 값을 가지는 로우 어드레스 (X1, X0)를 수신하는 경우, 디코더 (100) 의 출력은 로우이다. 디코더 (100) 의 출력이 로우인 상태에서, AND 게이트 (101) 의 출력은 로우이다. 따라서, 인버터 (103) 는 승압 전위를 보충 RA 신호 (RAB00)에 인가하고, 보충 RA 신호 (RAB00)는 하이이다. 인버터 (102) 는 트랜지스터 (104, 105) 의 게이트에 승압전위 (하이 레벨) 를 인가한다. 따라서, 트랜지스터 (104) 는 턴오프되고, 트랜지스터 (105) 는 턴온된다. RAE 가 하이인 상태에서, 트랜지스터 (106) 는 턴온되고 트랜지스터 (108) 는 턴오프된다. 트랜지스터 (105, 106) 이 턴온된 상태에서, RA 신호 (RA00)로부터 워드선접지 전위 (GNDXDEC) 까지 트랜지스터 (105, 106) 를 통해 로우 임피던스 경로가 제공된다. 이러한 방법으로 RA 신호 (RA00)는 로우인 반면, 보충 RA 신호는 하이이다.

RA 신호 (RA00)를 방전하는 충분한 전류를 싱크하기 위해, 트랜지스터 (108) 는 다른 트랜지스터, 예를 들어 트랜지스터 (105, 106) 보다 상대적으로 클 수 있다. 또한 트랜지스터 (108) 는 도 12 에 도시된 서브디코더 블록 (SB0000) 내의 트랜지스터 (T4) 보다 상대적으로 클 수 있다.

트랜지스터 (108) 는 방전 장치로서 개념화되고, 장치내에 방전 전류 경로 (4) 가 제공될 수 있다. 이러한 방법으로, 트랜지스터 (108) 는 서브워드선(SWL)을 하이에서 로우로 스위치하는 전류를 싱크할 수 있다. 이러한 방법으로, 트랜지스터 (108) 는 소정 최소 시간에 하이에서 로우로 서브워드선 (SWL)을 스위치하는 충분한 전류 싱크 능력을 가진 게이트 폭을 가질 수 있다. 이것은 메모리 억세스 사이클의 엔드 (end) 에서 서브워드선이 고속으로 승압 전위 레벨에서 로우 (접지) 레벨로 변하게 한다.

트랜지스터 (108) 는 인에이블된 경우 제어 게이트에서 승압 전위를 수신하고, 제어 게이트에서 비승압전위가 수신된 경우와 비교할 때 더 낮은 임피던스 경로를 제공하고 전류 용량을 증가시킨다.

트랜지스터 (T4, 105, 106) 는 홀딩 (holding) 장치로서 개념화될 수 있으며, 전류 경로 (2) 가 제공되어 접지 레벨로 클램프 (clamp) 된 비선택 서브워드선 (SWL)을 유지할 수 있다. 따라서, 트랜지스터 (T4, 105, 106) 는 큰 전류 싱크 능력을 필요로 하지 않는다. 장치의 사이즈가 더 작으면, 트랜지스터 (T4, 105, 106) 는 접지 레벨로 클램프된 비선택 서브워드선 (SWL)을 유지하는 충분한 전류 용량을 제공하는 반면, 주변 접지 전위 (GND) 내에 생성된 노이즈를 억제한다. 특히, 트랜지스터 (T4, 105, 106) 는 전류 스파이크에 의해 생성된 노이즈를 억제할 수 있다. 이 경우, 접지 레벨은 워드선 접지 전위 (GNDXDEC) 일 수 있다.

다시 도 12 및 도 13 을 참조하면, 서브디코더 블록 (SB0000) 내의 트랜지스터 (T2) 가 턴온되고 (메인 워드선 (MWL00)은 하이) 제어신호 (RAE) 가 로우인 경우, 트랜지스터 (108) 는 턴온되고 RA 신호 (RA00)는 주변 접지 (GND) 와 전기적으로 접속된다. 이 경우, 전류 경로 (4) 는 서브워드선 (SWL0000)으로부터 전하를 제거하는데 사용된다. 제어신호 (RAE) 가 하이이고, 로우 어드레스 (X1, X0)가 {로우, 로우} 인 값을 가지는 경우, RA 드라이버 (RAD11A)는 하이 레벨의 RA 신호 (RA00) 및 로우 레벨의 보충 RA 신호 (RAB00) 를 출력한다.

제어신호 (RAE) 가 하이이고, 로우 어드레스 (X1, X0)가 {로우, 로우} 인 값을 가지지 않는 경우, RA 드라이버 (RAD11A)는 로우 레벨의 RA 신호 (RA00) 및 하이 레벨의 보충 RA 신호 (RAB00)를 출력한다.

도 13 은 RA 드라이버 (RAD11B)의 회로 개략도이다. RA 드라이버 (RAD11B)를 위한 참조부호는 괄호 내에 표시된다. RA 드라이버 (RAD11B)는 RA 드라이버 (RAD11A)와 동일한 방법으로 구성된다. 로우 어드레스 (X1, X0) 가 {로우, 하이} 값을 각각 가지는 경우 디코더 (100') 가 인에이블되어 로직 하이를 출력하는 것을 제외하면 RA 드라이버(RAD11B) 는 RA 드라이버 (RAD11A) 와 동일한 통상적인 방법으로 동작한다.

상기한 바와 같이, RA 드라이버 (RAD11A, RAD11B)는 집합적으로 도 12 의 RA 드라이버 (RAD11)를 구성할 수 있다.

도 1 을 참조하면, 괄호 내에 도시된, 도 13 의 실시예에 따른 RA 드라이버 (RAD11, RAD12, RAD13, RAD14, RAD15)는 DRAM (10) 와 같은 반도체 메모리 장치 내에 도시된다.

RA 드라이버 (RAD12, RAD13, RAD14, RAD15)는 RA 드라이버 (RAD11)와 유사한 회로 구성을 가진다.

도 12 를 참조하면, 주변 접지 전위 (GND)를 제공하는 배선 및 워드선 접지 전위 (GNDXDEC) 를 제공하는 배선은 별개의 배선을 통해 동일한 접지 패드 (GND PAD) 에 전기적으로 연결된다. 워드선 접지 전위 (GNDXDEC) 를 제공하는 배선은 배선 저항 R1 을 가진다. 주변 접지 (GND) 를 제공하는 배선은 배선 저항 R2 을 가진다. 별개의 배선 내의 전위의 변화는 각각의 배선의 배선 저항 R1 및 배선 저항 R2 에 의해 절연된다.

처음에 방전 전류는 전류 경로 (4) 를 통해 주변 접지 (GND) 로 흐른다. 이 방전 전류는 방전 서브워드선 (SWL0000) 커패시턴스, 트랜지스터 (T2, T4) 의 확산 커패시턴스, 트랜지스터 (T3) 의 게이트 커패시턴스 및 RA 신호 (RA00)의 커패시턴스 등를 포함한다. 분리된 배선을 제공함으로써, 주변 접지 (GND) 에 서브워드선 (SWL0000)을 방전하는데서 발생한 노이즈는 워드선 접지 (GNDXDEC) 로부터 고립된다. 이는 비선택 서브워드선 (SWL) 상의 노이즈를 감소시킨다. 서브워드선 (SWL0000)을 방전하는 것을 설명하였지만, 임의의 서브워드선 (SWL)을 방전하는 것에 동일하게 적용된다.

이러한 방법으로, 서브워드선 (SWL0000)이 방전될 때, 워드선 접지 (GNDXDEC)의 전위가 상승하는 것이 방지되고, 워드선 접지 (GNDXDEC)에 전기적으로 연결된 비선택 서브워드선의 전위는 로우를 유지한다. 따라서, 비선택 서브워드선에 연결된 메모리 셀의 데이터는 비선택 서브워드선의 전위의 증가에 의한 누설에 의해 교란 (disturb) 되지 않는다.

도 12 및 13 에 도시된 실시예의 동작을 설명한다.

도 14을 참조하면, 일실시예에 따른 억세스 사이클 동안 서브워드선으로 및 서브워드선으로부터의 전류 경로를 설명하는 타이밍 도가 도시된다.

도 14 의 타이밍 도는 로우 어드레스 (XADD), 메인 워드선 (MWL00), 제어신호 (RAE) , RA 신호 (RA00), 보충 RA 신호 (RAB00), 서브워드선 (SWL0000), 서브워드선 (SWL0002), 서브워드선 (SWL0100), 서브워드선 (SWL0102)을 포함한다. 또한 서브워드선 (SWL0000), RA 신호 (RA00), 주변 접지 (GND) 및 워드선 접지 (XDECGND)를 도시하는, 시간 t5 부근의 확대된 일부가 도시된다. 로우 어드레스 (XADD)는 서브워드선 (SWL)을 선택하는데 사용되는 복수의 로우 어드레스 (Xj, ..., X2, X1, X0)에 대응한다.

시간 t1 전에, 로우 어드레스 (XADD)는 서브워드선 (SWL0000)을 선택하지 않는 값을 가진다. 메인 워드선 (MWL00)은 로우이다. 제어신호 (RAE) 는 로우이다. RA 신호 (RA00)도 로우이다. 보충 RA 신호 (RAB00)는 하이이다. 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 모두 비선택 상태 (로우) 에 있고, 접지 전위에 있다.

이때, 보충 RA 신호 (RAB00, RAB02)는 하이이기 때문에 서브디코더 블록 (SB) 내의 트랜지스터 (T4) (도 12) 는 턴온되고, 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 전류 경로 (1) 에 의해 로우로 클램프된다.

시간 t1 에서, 로우 어드레스 (XADD)는 서브워드선 (SWL0000)의 선택에 대응하는 값으로 변한다. 전파 지연 후에, 시간 t2 에서, 로우 디코더 (XDEC1) 는 메인 워드선 (MWL00)을 활성화한다. 따라서, 시간 t2 에서, 메인 워드선(MWL00)은 하이 전위로 전이한다. 하이 전위는 승압된 하이 전위이다.

이때, 보충 RA 신호 (RAB00, RAB02)는 하이이기 때문에 서브 디코더 블록 (SB) 내의 트랜지스터 (T4) 는 턴온되고, 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 전류 경로 (1) 에 의해 로우로 클램프된다. 그러나, 메인 워드선 (MWL00)은 하이이고 RA 신호 (RA00, RA02)는 로우이므로, 서브디코더 블록 (SB0000, SB0002) 내의 트랜지스터 (T2) 는 턴온되고, 서브워드선 (SWL0000, SWL0002)은 전류 경로 (4) 에 의해 로우로 클램프된다.

로우 어드레스 신호 (XADD) 의 변화로부터 소정 지연 시간 후에, 제어 회로 (미도시) 는 제어신호 (RAE) 를 로우 레벨에서 하이 레벨로 한다. 이는 시간 t3 에 도시된다.

제어신호 (RAE) 가 하이로 된 경우, RA 드라이버 (RAD11)는 하이의 RA 신호 (RA00) 및 로우의 보충 RA 신호 (RAB00)를 공급한다. RA 신호 (RA00)는 승압 전위에 있을 수 있다. RA 신호 (RA00) 가 하이인 상태에서, 서브워드선 (SWL0000)은 서브디코더블록 (SB0000) 내의 트랜지스터 (T2) 를 통해 하이 (승압 전위) 로 구동된다. 이는 시간 t4 에 도시된다.

서브워드선 (SWL0000)이 하이 레벨에 있는 상태에서, 메모리 셀 (M1)은 억세스되고, 저장된 데이터는 비트선 (BT2) 에 출력된다.

제어신호 (RAE) 레벨로 전이하는경우, RA 드라이버 (RAD11B) 내의 트랜지스터 (108') 는 턴오프되고, 트랜지스터 (106') 는 턴온된다. 따라서 전류 경로(4) 는 디스에이블되고, 전류 경로 (2) 는 인에이블된다. 이런 방법으로,RA 드라이버 (RAD11B) 내의 전류 경로 (2) 는 서브워드선 (SWL0002)을 로우 레벨로 클램프하는데 사용된다. 보충 RA 신호 (RAB02)가 하이로 유지되므로, 서브디코더 블록 (SB0002) 내의 트랜지스터 (T4) 는 온으로 유지되고, 전류 경로 (1) 은 서브워드선 (SWL002)을 로우 레벨로 클램프하는데 또한 사용된다.

메인 워드선 (MWL01)이 로우이고 RA 신호 (RA00)는 하이 및 보충 RA 신호 (RAB00)는 로우이기 때문에, 서브워드 블록 (SB0100) 내의 트랜지스터 (T2, T4) 는 턴오프되고 트랜지스터 (T3) 는 턴온된다. 전류 경로 (3) 는 서브워드선 (SWL0100)을 로우 레벨로 클램프하기 위해 인에이블된다.

소정 시간 (시간 t5) 후에, 메모리 셀을 억세스하는데 요구되는 최대시간에 따라, 제어 회로 (미도시) 는 제어신호 (RAE) 를 로우로 구동한다.

또한, 시간 t5 에서, RA 드라이버 (RAD11A) 내의 트랜지스터 (106) 는 턴오프되고, 트랜지스터 (108) 는 턴온된다. 따라서 RA 드라이버 (RAD11A) 내의 전류 경로(2) 는 턴오프되고, 전류 경로 (4) 는 턴온된다. RA 드라이버 (RAD11A)는 RA 신호 (RA00)를 로우 레벨로 구동하고, 보충 RA 신호 (RAB00)는 하이 레벨로 구동한다. 로우로 된 RA 신호 (RA00)는 서브워드선 (SWL0000)을 방전한다. 보충 RA 신호 (RAB00)는 하이이기 때문에, 서브워드 블록 (SB0000) 내의 전류 경로 (1) 도 온이다. 그러나, 서브워드 블록 (SB0000) 내의 전류 경로 (1)는 트랜지스터 (T4) 를 통해 진행한다. 트랜지스터 (T4) 는 RA 드라이버 (RAD11A) 내의 트랜지스터 (108) 보다 충분히 더 작은 전류 싱크 능력을 가진다. 따라서, 많은 양의 방전 전류가 전류 경로 (1) 대신에 전류 경로 (4) 를 통해 흐른다. 이러한 방법으로, 주변 접지 (GND) 상에 스위칭 노이즈가 생기지만, 워드선 접지 (GNDXDEC) 상에 최소화된다.

RA 드라이버 (RAD11B) 내에서, 트랜지스터 (106')는 턴오프되고, 트랜지스터 (108') 는 턴온된다. 따라서 전류 경로(2) 는 턴오프되고, 전류 경로 (4) 는 턴온된다. 서브워드선 (SWL0002)은 전류 경로 (1, 4) 에 의해 로우 레벨로 클램프된다.

RA 신호 (RA00)는 로우이기 때문에, 서브블록 디코더 (SB0100) 내의 트랜지스터 (T3) 는 턴오프되고 전류 경로 (3) 는 디스에이블된다. 그러나, 보충 RA 신호 (RAB00)는 하이이기 때문에, 서브블록 디코더 (SB0100)내의 트랜지스터 (T4)는 턴온되고 전류 경로 (1) 는 인에이블된다. 이런 방법으로, 시간 t5 에서, 서브워드선 (SWL0100)은 전류 경로 (1) 를 통해 로우 전위로 유지된다.

서브워드선 (SWL0102)은 서브블록 디코더 (SB0102) 를 통한 전류 경로 (1) 를 통해 로우 전위로 유지된다.

시간 t6 에서, 로우 어드레스 (X2 내지 Xj)는 메인 워드선 (MWL00) 또는 메인 워드선 (MWL01) 이 액티브가 아닌 하나의 어드레스에 대응하는 상태로 변화한다. 따라서, 메인 워드선 (MWL00)은 로우 레벨로 전이한다.

메인 워드선 (MWL00)이 로우 레벨인 상태에서, 서브디코더 블록 (SB0000, SB0002) 내의 트랜지스터 (T2) 는 턴오프된다. 이는 전류 경로 (4) 를 디스에이블하고, 서브워드선 (SWL0000, SWL0002)은 각각 서브디코더 블록 (SB0000, SB0002)의 전류 경로 (1) 를 통해 로우 레벨로 유지된다.

각각 서브디코더 블록 (SB) 내에서, 각각의 서브워드선 (SWL)이 급격히 상승하도록 하기 위해 트랜지스터 (T2) 는 큰 전류 용량 (예를 들어 트랜지스터 T4 와 비교할 때) 을 가진다. 트랜지스터 (T2) 는 또한 SWL 이 급격히 강하하도록 하는 방전 전류 경로에 사용될 수 있다. 이러한 방법으로 억세스 시간이 고속으로 달성된다.

도 14 에는 서브워드선 (SWL0000), RA 신호 (RA00), 주변 접지 (GND) 및 워드선 접지 (GNDXDEC)의 확대된 일부가 도시된다. 확대된 일부는 서브워드선 (SWL0000)이 시간 t5 에서 방전될 때의 시간을 도시한다. 서브워드 블록 (SB0000) 내의 트랜지스터(T4)보다 매우 큰 전류 싱크 능력을 가지는 RA 드라이버 (RAD11A) 내의 트랜지스터 (T108) 를 제공하여, 승압된 하이 전위에서 로우 전위로 서브워드선 (SWL0000)을 스위칭할 때 방전 전류의 더 많은 부분은 전류 경로 (4) 를 통해 주변 접지 (GND)로 흐른다. 방전 전류의 더 적은 부분은 전류 경로 (1) 를 통해 워드선 접지 (GNDXDEC)로 흐른다. 이러한 방법으로, 주변 접지 (GND)는 도시된 노이즈 범프를 가지지만, 그 노이즈 범프는 워드선 접지 (GNDXDEC)상에 부과되지 않을 수 있다. 따라서, 비선택 서브워드선 (SWL0002, SWL0100, SWL0102)은 역작용을 받지 않을 수 있다.

도 12, 13 및 14 에 도시된 실시예를 이용하여, 선택된 워드선을 방전함으로써 발생한 접지선 상의 노이즈 스파이크는 감소될 수 있고, 비선택 워드선은 영향받지 않는다. 이는 데이터 상태에 대한 역작용을 감소시킨다.

본 발명의 다른 실시예는 도 12, 15 및 16 에 도시된다.

RA 드라이버 (RAD21, RAD22, RAD23, RAD24, RAD25)가 사용되는 것을 제외하면, 반도체 메모리의 구성 배열은 도 1 의 반도체 메모리와 유사하다.

도 12 를 참조하면, 도 15 및 16 의 실시예에서, RA 드라이버 (RAD21)가 사용된다.

도 15 를 참조하면, 일실시예에 따른 RA 드라이버 (RAD21)의 회로 개략도가 도시된다.

도 15 는 RA 신호 (RA00) 및 보충 RA 신호 (RAB00)를 생성하는 RA 드라이버 (RAD21A)를 도시한다. 또한 RA 신호 (RA02) 및 보충 RA 신호 (RAB02)를 생성하는 RA 드라이버 (RAD21B)도 도시된다. RA 드라이버 (RAD21B)를 위한 참조부호는 괄호 내에 표시된다. 집합적으로, RA 드라이버 (RAD21A, RAD21B)는 도 1 및 도 12 의 RA 드라이버 (RAD21)를 대체한다.

RA 드라이버 (RAD21)는 RA 드라이버 (RAD11) 와 유사한 구성요소를 가지고, 그러한 구성요소들은 동일한 참조 부호로 언급될 수 있다.

RA 드라이버 (RAD21A)는 디코더 (100), AND 게이트 (101), 인버터 (102, 103), NOR 게이트 (109)및 트랜지스터 (104, 105, 108)를 포함한다. 디코더 (100) 는 입력으로서 로우 어드레스 (X0, X1)를 수신하고, AND 게이트 (101) 의 입력에서 수신되는 출력을 생성한다. AND 게이트 (101)는 다른 입력에서 제어신호 (RAE) 를 수신하고, 인버터 (102, 103) 및 NOR 게이트 (109) 의 입력에 출력을 공급한다. 인버터 (103) 는 출력으로서 보충 RA 신호 (RAB00)를 제공한다. 인버터 (102) 는 트랜지스터 (104) 의 게이트에 출력을 제공한다.트랜지스터(104) 는 승압된 전원 전위에 연결된 소스 및 RA 신호 (RA00)에 연결된 드레인을 구비한다. 제어신호 (RANE) 는 NOR 게이트 (109) 의 입력 및 트랜지스터 (108) 의 게이트에 연결된다. NOR 게이트 (109) 는 트랜지스터 (105) 의 게이트에 연결된 출력을 가진다. 트랜지스터 (105) 는 RA 신호 (RA00)에 연결된 드레인 및 워드선 접지 (GNDXDEC) 전위에 연결된 소스를 구비한다. 트랜지스터 (108) 는 주변 접지 (GND)에 연결된 소스 및 RA 신호 (RA00)에 연결된 드레인을 구비한다. 트랜지스터 (104) 는 p- 타입 IGFET 일 수 있다. 트랜지스터(105, 108) 는 n- 타입 IGFET 일 수 있다.

주변 접지 전위 (GND)는 디코더 (100), AND 게이트 (101), NOR 게이트 (109) 및 인버터 (102, 103) 를 위한 접지로서 연결된다.

RA 드라이버 (RAD21A)의 기능성이 이제 설명된다.

제어신호 (RAE) 가 로우인 경우, AND 게이트 (101) 의 출력은 로우이다. AND 게이트 (101) 의 출력은 로우인 상태에서, 인버터(103)는 보충 RA 신호 (RAB00)에 하이 출력을 인가한다. 인버터 (102) 는 트랜지스터 (104) 의 게이트에 하이를 인가하고, 따라서 트랜지스터 (104) 는 턴오프된다. 제어신호 (RANE) 가 하이인 상태에서, 트랜지스터 (108) 는 턴온되고 전류 경로 (4) 를 통해 RA 신호 (RA00)를 로우로 한다. 또한, NOR 게이트 (109) 는 트랜지스터 (105) 의 게이트에 로우를 인가하고, 트랜지스터 (105) 는 턴오프된다. 제어신호 (RANE) 가 로우인 상태에서, 트랜지스터 (108) 는 턴오프된다. 또한, NOR 게이트 (109) 는 트랜지스터 (105) 의 게이트에 하이를 인가하고, 트랜지스터 (105) 는턴온된다. 전류 경로 (2) 를 통해 RA 신호 (RA00) 는 로우로 된다.

제어신호 (RAE) 가 하이이고, 로우 어드레스 (X1, X0)가 RA 드라이버 (RAD21A)의 디코더 (100) 의 선택 상태가 {로우, 로우} 인 선택 상태에 있는 경우, 디코더 (100) 의 출력은 하이로 된다. 디코더 (100)의 출력이 하이이고 제어신호 (RAE) 가 하이인 상태에서, AND 게이트 (101)의 출력은 하이로 된다. AND 게이트 (101)의 출력이 하이인 상태에서, 인버터 (103) 는 로우 보충 RA 신호 (RAB00)를 생성한다. 제어신호 (RAE)가 하이인 상태에서, 제어 신호 (RANE) 는 로우이다. 이러한 방법으로, NOR 게이트 (109) 는 AND 게이트 (101)의 출력에 대해 인버터로서 동작한다. 제어신호 (RANE) 가 로우인 상태에서, 트랜지스터 (108) 는 턴오프된다. AND 게이트 (101)의 출력이 하이인 상태에서, 인버터(102) 는 트랜지스터 (104) 의 게이트에 로우 신호를 인가하고, 따라서 트랜지스터 (104) 는 턴온된다. NOR 게이트 (109) 는 트랜지스터 (105) 의 게이트에 로우 신호를 인가하고, 트랜지스터 (105) 는 턴오프된다. 트랜지스터 (104)가 턴온되고 트랜지스터 (105, 108) 가 턴오프된 상태에서, RA 신호 (RA00)는 승압된 하이 전위로 된다. 따라서, RA 신호 (RA00)는 하이인 반면, 보충 RA 신호 는 로우이다.

제어신호 (RAE) 가 하이이고 RA 드라이버 (RAD11A)가 {로우, 로우} 이외의 값을 가지는 로우 어드레스 (X1, X0)를 수신하는 경우, 디코더 (100) 의 출력은 로우이다. 디코더 (100) 의 출력이 로우인 상태에서, AND 게이트 (101)의 출력은 로우이다. 따라서, 인버터 (103) 는 승압 전위를 보충 RA 신호 (RAB00)에 인가하고, 보충 RA 신호 (RAB00)는 하이이다. 인버터 (102) 는 트랜지스터 (104)의 게이트에 승압전위 (하이 레벨) 를 인가한다. 따라서, 트랜지스터 (104) 는 턴오프된다. 제어 신호 (RANE)가 하이인 상태에서, 트랜지스터 (108) 는 턴온되고, 전류 경로 (4) 를 통해서 RA 신호 (RA00)를 로우로 한다. NOR 게이트 (109) 는 트랜지스터 (105) 의 게이트에 로우를 인가하고, 트랜지스터 (105) 는 턴오프된다. 제어 신호 (RANE) 신호가 로우인 상태에서, 트랜지스터 (108) 는 턴오프된다. NOR 게이트 (109) 는 트랜지스터 (105) 의 게이트에 하이를 인가하고, 트랜지스터 (105) 는 턴온된다. 전류 경로 (2) 를 통해서 RA 신호 (RA00)를 로우로 된다.

RA 신호 (RA00)를 방전하는 충분한 전류를 싱크하기 위해, 트랜지스터 (108) 는 다른 트랜지스터, 예를 들어 트랜지스터 (105), 보다 상대적으로 클 수 있다. 또한 트랜지스터 (108) 는 도 12 에 도시된 서브디코더 블록 (SB0000) 내의 트랜지스터 (T4) 보다 상대적으로 클 수 있다.

트랜지스터 (108) 는 방전 장치로서 개념화되고, 장치내에 방전 전류 경로 (4) 가 제공될 수 있다. 이러한 방법으로, 트랜지스터 (108) 는 서브워드선 (SWL)을 하이에서 로우로 스위치하는 전류를 싱크할 수 있다. 트랜지스터 (108) 는 소정 최소 시간에 하이에서 로우로 서브워드선 (SWL)을 스위치하는 충분한 전류 싱크 능력을 가진 게이트 폭을 가질 수 있다. 이것은 메모리 억세스 사이클의 엔드에서 서브워드선이 고속으로 승압 전위 레벨에서 로우 (접지) 레벨로 변하게 한다.

제어 회로 (미도시) 는 제어신호 (RAE, RANE) 를 생성할 수 있다. 로우 어드레스 (XADD)가 수신된 후 소정 시간에, 제어신호 (RANE) 를 하이에서 로우로 전이한다. 제어신호 (RANE) 가 로우로 전이한 후 소정 시간에 제어신호 (RAE) 는 로우에서 하이로 전이한다. 억세스 사이클의 엔드에서 제어신호 (RAE) 는 다시 로우로 전이하고, 제어신호 (RANE) 는 다시 하이로 전이한다.

제어신호 (RANE) 는 하이일 때 승압된 전위를 가질 수 있다. 이러한 방법으로, 트랜지스터 (108) 는 인에이블 된 때 제어 게이트에서 승압된 전위를 수신하고, 제어 게이트에서 수신된 비승압된 전위와 비교할 때 더 낮은 임피던스 경로를 제공하며, 전류 용량을 증가시킨다.

트랜지스터 (T4, 105) 는 홀딩 장치로서 개념화될 수 있으며, 전류 경로 (2)가 제공되어 접지 레벨로 클램프된 비선택 서브워드선 (SWL)을 유지할 수 있다. 따라서, 트랜지스터 (T4, 105) 는 큰 전류 싱크 능력을 필요로 하지 않는다. 장치의 사이즈가 더 작으면, 트랜지스터 (T4, 105) 는 접지 레벨로 클램프된 비선택 서브워드선 (SWL)을 유지하는 충분한 전류 용량을 제공하는 반면, 주변 접지 전위 (GND) 내에 생성된 노이즈를 억제한다. 특히, 트랜지스터 (T4, 105) 는 전류 스파이크에 의해 생성된 노이즈를 억제할 수 있다. 이 경우, 접지 레벨은 워드선 접지 전위(GNDXDEC) 일 수 있다.

다시 도 15 와 함께 도 12 를 참조하면, 서브디코더 블록 (SB0000) 내의 트랜지스터 (T2) 가 턴온되고 (메인 워드선 (MWL00)은 하이) 제어신호 (RANE) 가 하이인 경우, 트랜지스터 (108) 는 턴온되고 RA 신호 (RA00)는 주변 접지 (GND)와 전기적으로 접속된다. 이 경우, 전류 경로 (4) 는 서브워드선 (SWL0000)으로부터 전하를 제거하는데 사용된다.

제어 신호 (RAE) 가 하이이고, 제어 신호 (RANE) 가 로우이고, 로우 어드레스 (X1, X0)가 {로우, 로우} 인 값을 가지는 경우, RA 드라이버 (RAD21A)는 하이 레벨의 RA 신호 (RA00) 및 로우 레벨의 보충 RA 신호 (RAB00)를 출력한다.

제어 신호 (RAE) 가 하이이고, 제어 신호 (RANE) 가 로우이고, 로우 어드레스 (X1, X0)가 {로우, 로우} 인 값을 가지지 않는 경우, RA 드라이버 (RAD21A)는 로우 레벨의 RA 신호 (RA00) 및 하이 레벨의 보충 RA 신호 (RAB00)를 출력한다.

도 15 은 RA 드라이버 (RAD21B)의 회로 개략도이다. RA 드라이버 (RAD21B)를 위한 참조부호는 괄호 내에 표시된다. RA 드라이버 (RAD21B)는 RA 드라이버 (RAD21A)와 동일한 방법으로 구성된다. 로우 어드레스 (X1, X0) 가 {로우, 하이} 값을 각각 가지는 경우 디코더 (100') 가 인에이블되어 로직 하이를 출력하는 것을 제외하면 RA 드라이버 (RAD21B) 는 RA 드라이버 (RAD21A) 와 동일한 통상적인 방법으로 동작한다.

상기한 바와 같이, RA 드라이버 (RAD21A,RAD21B)는 집합적으로 도 12 의 RA 드라이버 (RAD21)를 구성할 수 있다.

도 1 을 참조하면, 괄호 내에 도시된, 도 15 의 실시예에 따른 RA 드라이버 (RAD21, RAD22, RAD23, RAD24, RAD25)는 DRAM (10) 와 같은 반도체 메모리 장치 내에 도시된다.

RA 드라이버 (RAD22, RAD23, RAD24, RAD25)는 RA 드라이버 (RAD21)와 유사한회로 구성을 가진다.

도 12 를 참조하면, 주변 접지 전위 (GND)를 제공하는 배선 및 워드선 접지 (GNDXDEC) 전위를 제공하는 배선은 별개의 배선을 통해 동일한 접지 패드 (GND PAD) 에 전기적으로 연결된다. 워드선 접지 (GNDXDEC) 전위를 제공하는 배선은 배선 저항 R1 을 가진다. 주변 접지 (GND)를 제공하는 배선은 배선 저항 R2 을 가진다. 별개의 배선 내의 전위 변화는 배선 저항 R1 및 배선 저항 R2 로 인해 절연된다.

처음에 방전 전류는 전류 경로 (4) 를 통해 주변 접지 (GND)로 흐른다. 이 방전 전류는 방전 서브워드선 (SWL0000) 커패시턴스, 트랜지스터 (T2, T4) 의 확산 커패시턴스, 트랜지스터 (T3) 의 게이트 커패시턴스 및 RA 신호 (RA00)의 커패시턴스 등를 포함한다. 별개의 배선을 제공함으로써, 주변 접지 (GND)에 서브워드선 (SWL0000)을 방전하는데서 발생한 노이즈는 워드선 접지 (GNDXDEC)로부터 고립된다. 이는 비선택 서브워드선 (SWL) 상의 노이즈를 감소시킨다. 서브워드선 (SWL0000)을 방전하는 것을 설명하였지만, 임의의 서브워드선 (SWL)을 방전하는 것에 동일하게 적용된다.

이러한 방법으로, 서브워드선 (SWL0000)이 방전될 때, 워드선 접지 (GNDXDEC)의 전위가 상승하는 것이 방지된다. 따라서, 워드선 접지 (GNDXDEC)에 전기적으로 연결된 비선택 서브워드선의 전위는 로우를 유지한다. 따라서, 비선택 서브워드선에 연결된 메모리 셀의 데이터는 비선택 서브워드선의 전위의 증가에 의한 누설에 의해 교란되지 않는다.

도 12 및 15 에 도시된 실시예의 동작을 설명한다.

도 16 을 참조하면, 일실시예에 따른 억세스 사이클 동안 서브워드선으로 및 서브워드선으로부터의 전류 경로를 설명하는 타이밍 도가 도시된다.

도 16 의 타이밍 도는 로우 어드레스 (XADD), 메인 워드선 (MWL00), 제어신호 (RAE, RANE) , RA 신호 (RA00), 보충 RA 신호 (RAB00), 서브워드선 (SWL0000), 서브워드선 (SWL0002), 서브워드선 (SWL0100), 서브워드선 (SWL0102)을 포함한다. 로우 어드레스 (XADD)는 서브워드선 (SWL)을 선택하는데 사용되는 복수의 로우 어드레스 (Xj,..,X2, X1, X0)에 대응한다.

시간 t11 전에, 로우 어드레스 (XADD)는 서브워드선 (SWL0000)을 선택하지 않는 값을 가진다. 메인 워드선 (MWL00)은 로우이다. 제어 신호 (RAE) 는 로우이다. 제어신호 (RANE)는 하이이다. RA 신호 (RA00)도 로우이다. 보충 RA 신호 (RAB00)는 하이이다. 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 모두 비선택 상태 (로우) 에 있고, 접지 전위에 있다.

이때, 보충 RA 신호 (RAB00, RAB02)는 하이이기 때문에 서브 디코더 블록 내의 트랜지스터 (T4) (도 12) 는 턴온되고, 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 전류 경로 (1) 에 의해 로우로 클램프된다.

시간 t11 에서, 로우 어드레스 (XADD)는 서브워드선 (SWL0000)의 선택에 대응하는 값으로 변한다. 전파 지연 후에, 시간 t12 에서, 로우 디코더 (XDEC1)는 메인 워드선 (MWL00)을 활성화한다. 따라서, 시간 t12 에서, 메인 워드선 (MWL00)은 하이 전위로 전이한다. 하이 전위는 승압된 하이 전위이다. 또한, 시간 t12 (로우 어드레스 (XADD) 신호의 변화로부터 소정 지연 시간) 부근에서, 제어 회로 (미도시) 는 제어신호 (RANE) 를 하이 레벨에서 로우 레벨로 한다.

이때, 보충 RA 신호 (RAB00, RAB02)는 하이이기 때문에 서브 디코더 블록 내의 트랜지스터 (T4) (도 12) 는턴온되고, 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 전류 경로 (1) 에 의해 로우로 클램프된다. 그러나, 메인 워드선 (MWL00)은 하이이고 RA 신호 (RA00, RA02)는 로우이므로, 서브디코더 블록 (SB0000, SB0002) 내의 트랜지스터 (T2) 는 턴온된다. 또한, 제어신호 (RANE, RAE) 가 로우이므로, RA 드라이버 (RAD21A, RAD21B) 내의 전류 경로 (2) 는 턴온된다. 따라서, 또한 전류 경로 (2) 에 의해 서브워드선 (SWL0000, SB0002)은 로우로 클램프된다.

제어신호 (RANE) 의 로우 전이로부터의 소정 지연 시간 후에, 제어 회로 (미도시) 는 제어신호 (RAE) 를 로우 레벨에서 하이 레벨로 한다. 이는 시간 t13 에 도시된다.

제어신호 (RAE) 가 하이로 된 경우, RA 드라이버 (RAD21)는 하이의 RA 신호 (RA00) 및 로우의 보충 RA 신호 (RAB00)를 공급한다. RA 신호 (RA00)는 승압 전위에 있을 수 있다. RA 신호 (RA00)가 하이인 상태에서, 서브워드선 (SWL0000)은 서브디코더 블록 (SB0000) 내의 트랜지스터 (T2) 를 통해 하이 (승압된 전위) 로 구동된다. 이는 시간 t14 에 도시된다.

서브워드선 (SWL0000)이 하이레벨에 있는 상태에서, 메모리 셀 (M1)은 억세스되고, 저장된 데이터는 비트선 (BT2) 에 출력된다.

메인 워드선 (MWL01)이 로우이고 RA 신호 (RA00)는 하이 및 보충 RA 신호 (RAB00)는 로우이기 때문에, 서브워드 블록 (SB0100) 내의 트랜지스터 (T2, T4) 는 턴오프되고 트랜지스터 (T3) 는 턴온된다. 전류 경로 (3) 는 인에이블되어 서브워드선 (SWL0100)을 로우 레벨로 클램프한다.

소정 시간 (시간 t15) 후에, 메모리 셀을 억세스하는데 요구되는 최대시간에 따라, 제어 회로 (미도시) 는 제어 신호 (RAE) 를 로우로 구동하고 제어 신호 (RANE) 를 하이로 구동한다.

또한, 시간 t15 에서, RA 드라이버 (RAD21A) 내에서 트랜지스터 (105)는 턴오프되고, 트랜지스터 (108) 는 턴온된다. RA 드라이버 (RAD21A) 내의 전류 경로(2) 는 턴오프되고, 전류 경로 (4) 는 턴온된다. RA 드라이버 (RAD21A)는 RA 신호 (RA00)를 로우 레벨로 구동하고, 보충 RA 신호 (RAB00 내지 RAB42)는 하이 레벨로 구동한다. 로우로 된 RA 신호 (RA00)는 서브워드선 (SWL0000)을 방전한다. 보충 RA 신호 (RAB00)는 하이이기 때문에, 서브워드 블록 (SB0000) 내의 전류 경로 (1) 는 역시 온이다. 그러나, 서브블록 (SB0000) 내의 전류 경로 (1) 는 트랜지스터 (T4) 를 통해 진행한다. 트랜지스터 (T4) 는 RA 드라이버 (RAD21A) 내의 트랜지스터 (108) 보다 충분히 더 작은 전류 싱크 능력을 가진다. 따라서, 많은 양의 방전 전류가 전류 경로 (1) 대신에 전류 경로 (4) 를 통해 흐른다. 이러한 방법으로, 주변 접지 (GND) 상에 스위칭 노이즈가 생기지만, 워드선 접지 (GNDXDEC) 상에 최소화된다.

RA 드라이버 (RAD21B) 내에서, 트랜지스터 (105') 는 턴오프되고, 트랜지스터 (108')는 턴온된다. 따라서 전류 경로(2) 는 턴오프되고, 전류 경로 (4) 는 턴온된다. 서브워드선 (SWL0002)은 전류 경로 (1, 4) 에 의해 로우 레벨로 클램프된다.

RA 신호 (RA00)는 로우이기 때문에, 서브블록 디코더 (SB0100)내의 트랜지스터 (T3) 는 턴오프되고 전류 경로 (3) 는 디스에이블된다. 그러나, 보충 RA 신호 (RAB00)는 하이이기 때문에, 서브블록 디코더 (SB0100) 내의 트랜지스터 (T4) 는 턴온되고 전류 경로 (1) 는 인에이블된다. 이런 방법으로, 시간 t15 에서, 서브워드선 (SWL0100)은 전류 경로 (1) 를 통해 로우 전위로 유지된다.

시간 t16 에서, 로우 어드레스는 메인 워드선 (MWL00) 또는 메인 워드선 (MWL01)이 액티브가 아닌 하나의 어드레스에 대응하는 상태로 변화한다. 따라서, 메인 워드선 (MWL00)은 로우 레벨로 전이한다.

메인 워드선 (MWL00)이 로우 레벨인 상태에서, 서브디코더 블록 (SB0000, SB0002) 내의 트랜지스터 (T2) 는 턴오프된다. 이는 전류 경로 (4) (RA 드라이버 RAD21A, RAD21B) 를 디스에이블하고, 서브워드선 (SWL0000, SWL0002)은 각각 서브디코더 블록 (SB0000, SB0002)의 전류 경로 (1) 를 통해 로우 레벨로 유지된다.

각각 서브디코더 블록 (SB) 내에서, 각각의 서브워드선 (SWL)이 급격히 상승하도록 하기 위해 트랜지스터 (T2) 는 큰 전류 용량 (예를 들어 트랜지스터 T4 와비교할 때) 을 가진다. 트랜지스터 (T2) 는 또한 SWL 이 급격히 강하하도록 하는 방전 전류 경로에 사용될 수 있다. 이러한 방법으로 억세스 시간이 고속으로 달성된다.

서브워드 블록 (SB0000) 내의 트랜지스터 (T4) 보다 매우 큰 전류 싱크 능력을 가지는 RA 드라이버 (RAD21A) 내의 트랜지스터 (108) 를 제공하여, 승압된 하이 전위에서 로우 전위로 서브워드선 (SWL0000)을 스위칭할 때 방전 전류의 더 많은 부분은 전류 경로 (4) 를 통해 주변 접지 (GND)로 흐른다. 방전 전류의 더 적은 부분은 전류 경로 (1) 를 통해 워드선 접지 (GNDXDEC)로 흐른다. 이러한 방법으로, 주변 접지 (GND)는 전류를 수신하지만, 워드선 접지 (GNDXDEC)는 "안정 (quiet)" 으로 남는다. 따라서, 비선택 서브워드선 (SWL0002, SWL0100, SWL0102)은 역작용을 받지 않을 수 있다.

도 12, 15 및 16 에 도시된 실시예를 이용하여, 선택된 워드선을 방전함으로써 발생한 접지선 상의 노이즈 스파이크는 감소될 수 있고, 비선택 워드선은 영행받지 않는다. 이는 데이터 상태에 대한 역작용을 감소시킨다.

본 발명의 다른 실시예는 도 12, 17 및 18 에 도시된다.

RA 드라이버 (RAD31, RAD32, RAD33, RAD34, RAD35)가 사용되는 것을 제외하면, 반도체 메모리의 구성 배열은 도 1 의 반도체 메모리와 유사하다.

도 12 를 참조하면, 도 17 및 도 18 의 실시예에서, RA 드라이버 (RAD31)가 사용된다.

도 17 를 참조하면, 일실시예에 따른 RA 드라이버 (RAD31)의 회로 개략도가도시된다.

도 17 는 RA 신호 (RA00) 및 보충 RA 신호 (RAB00)를 생성하는 RA 드라이버 (RAD31A)를 도시한다. 또한 RA 신호 (RA02) 및 보충 RA 신호 (RAB02)를 생성하는 RA 드라이버 (RAD1 내지 RAD5)도 도시된다. RA 드라이버 (RAD31B)를 위한 참조부호는 괄호 내에 표시된다. 집합적으로, RA 드라이버 (RAD31A, RAD31B)는 도 1 및 도 12 의 RA 드라이버 (RAD21)를 구성한다.

RA 드라이버 (RAD31)는 RA 드라이버 (RAD11, RAD21) 와 유사한 구성요소를 가지고, 그러한 구성요소들은 동일한 참조 부호로 언급될 수 있다.

RA 드라이버 (RAD31A)는 디코더 (100), AND 게이트 (101, 112), 인버터 (103), NOR 게이트 (111) , 로직 게이트 (110) 및 트랜지스터 (104, 105, 108)를 포함한다. 디코더 (100) 는 입력으로서 로우 어드레스 (X0, X1)를 수신하고, AND 게이트 (101, 112)의 입력에서 수신되는 출력을 생성한다. AND 게이트 (101)는 다른 입력에서 제어신호 (RAE) 를 수신하고, 인버터 (103), 로직 게이트 (110) 및 NOR 게이트 (111) 의 입력에 출력 (RAE1) 을 공급한다. 인버터 (103) 는 출력으로서 보충 RA 신호 (RAB00)를 제공한다. AND 게이트 (112)는 입력에서 제어신호 (RANE) 를 수신하고 로직 게이트 (110), NOR 게이트 (111) , 트랜지스터 (108) 의 제어 게이트에 연결된 출력 (RANE1) 을 가진다. 로직 게이트(110) 는 트랜지스터 (104) 의 게이트에 연결된 출력 (Q1)을 가진다. 트랜지스터 (104) 는 승압된 전원 전위에 연결된 소스 및 RA 신호 (RA00)에 연결된 드레인을 구비한다. NOR 게이트 (111) 는 트랜지스터 (105) 의 게이트에 연결된 출력 (Q2) 을 가진다. 트랜지스터 (105) 는 RA 신호 (RA00)에 연결된 드레인 및 워드선 접지 (GNDXDEC) 전위에 연결된 소스를 구비한다. 트랜지스터 (108) 는 주변 접지 (GND)에 연결된 소스 및 RA 신호 (RA00)에 연결된 드레인을 구비한다. 트랜지스터 (104) 는 p- 타입 IGFET 일 수 있다. 트랜지스터 (105, 108) 는 n- 타입 IGFET 일 수 있다.

주변 접지 전위 (GND)는 디코더 (100), AND 게이트 (101, 112), 로직 게이트 (110), NOR 게이트 (111) 및 인버터 (103)를 위한 접지로서 연결된다.

RA 드라이버 (RAD31A)의 기능성이 이제 설명된다.

제어신호 (RAE) 가 로우인 경우, AND 게이트 (101)의 출력 (RAE1) 은 로우이다. AND 게이트 (101)의 출력은 로우인 상태에서, 인버터 (103) 는 보충 RA 신호 (RAB00)에 하이 출력을 인가한다. 로직 게이트 (110) 는 트랜지스터 (104) 의 게이트에 하이를 인가하고, 따라서 트랜지스터 (104) 는 턴오프된다. 제어신호 (RANE) 가 로우인 상태에서, AND 게이트 (112)의 출력 (RANE) 은 로우이고 트랜지스터 (108) 는 턴오프된다. 또한, NOR 게이트 (111) 는 트랜지스터 (105) 의 게이트에 하이를 인가하고, 트랜지스터 (105) 는 턴온된다. RA 신호 (RA00)는 전류 경로 (2) 를 통해 로우로 된다. 제어신호 (RANE) 가 하이이고 디코더 (100) 의 출력이 로우인 경우, AND 게이트 (112)는 로직 로우를 가지는 출력 (RANE1)을 공급한다. 이 경우, 트랜지스터 (108) 는 턴오프되고, 트랜지스터(105) 는 턴온되고, RA 신호 (RA00)는 전류 경로 (2) 를 통해 로우로 된다.

그러나, 제어신호 (RANE) 가 하이이고 디코더 (100) 의 출력이 하이인 경우, 트랜지스터 (108) 는 턴온되고, RA 신호 (RA00)는 전류 경로 (4) 를 통해 로우로 된다. 또한, NOR 게이트 (111) 는 트랜지스터 (105) 의 게이트에 로우를 인가하고, 트랜지스터 (105) 는 턴오프된다.

제어신호 (RAE) 가 하이이고, 로우 어드레스 (X1, X0)가 RA 드라이버 (RAD31A)의 디코더 (100) 의 선택 상태가 {로우, 로우} 인 선택 상태에 있는 경우, 디코더 (100) 의 출력은 하이로 된다. 디코더(100) 의 출력이 하이이고 제어신호 (RAE) 가 하이인 상태에서, AND 게이트 (101)의 출력 (RAE1) 은 하이로 된다. AND 게이트 (101)의 출력 (RAE1) 이 하이인 상태에서, 인버터 (103)는 로우 보충 RA 신호 (RAB00)를 생성한다. 제어 신호 (RAE) 가 하이인 상태에서, 제어 신호 (RANE) 는 로우이다. 이러한 방법으로, AND 게이트 (112)의 출력 (RANE1) 이 로우이고, NOR 게이트 (111) 는 AND 게이트 (101)의 출력에 대해 인버터로서 동작한다. AND 게이트 (112)의 출력 (RANE1) 이 로우인 상태에서 트랜지스터 (108) 는 턴오프된다. AND 게이트 (101)의 출력이 하이이고, AND 게이트 (112)의 출력이 로우인 상태에서, 로직 게이트 (110) 는 트랜지스터 (104) 의 게이트에 로우 신호를 인가하고, 따라서 트랜지스터 (104) 는 턴온된다. NOR 게이트 (111) 는 트랜지스터 (105) 의 게이트에 로우 신호를 인가하고, 트랜지스터 (105) 는 턴오프된다. 트랜지스터 (104) 가 턴온되고 트랜지스터 (105, 108) 가 턴오프된 상태에서, RA 신호 (RA00)는 승압된 하이 전위로 된다. 따라서, RA 신호 (RA00)는 하이이고, 보충 RA 신호는 로우이다.

제어신호 (RAE) 가 하이이고 RA 드라이버 (RAD11A)가 {로우, 로우} 이외의 값을 가지는 로우 어드레스 (X2,X0)를 수신하는 경우, 디코더 (100) 의 출력은 로우이다. 디코더 (100) 의 출력이 로우인 상태에서, AND 게이트 (101)의 출력은 로우이다. 따라서, 인버터 (103) 는 승압 전위를 보충 RA 신호 (RAB00)에 인가하고, 보충 RA 신호 (RAB00)는 하이이다. 로직 게이트 (110) 는 트랜지스터 (104) 의 게이트에 승압 전위 (하이 레벨) 를 인가한다. 따라서, 트랜지스터 (104) 는 턴오프된다. 제어 신호 (RANE) 가 하이이고 디코더 (100) 의 출력이 하이인 경우, AND 게이트 (112)의 출력 (RANE1)은 하이이다. 따라서, 트랜지스터 (108) 는 턴온되고, 전류 경로 (4) 를 통해서 RA 신호 (RA00)를 로우로 한다. 또한, NOR 게이트 (111) 는 트랜지스터의 게이트 (105 (Q2))에 로우를 인가하고, 트랜지스터 (105) 는 턴오프된다. 제어 신호 (RANE) 신호가 하이이고 디코더(100) 의 출력이 로우인 경우, AND 게이트 (112)의 출력 (RANE1) 은 로우이다. 따라서 트랜지스터 (108) 는 턴오프된다. NOR 게이트 (111) 의 출력 (Q2) 은 하이이다. 따라서, 트랜지스터 (105) 는 턴온되고, 전류 경로 (2) 를 통해서 RA 신호 (RA00)를 로우로 한다. 제어 신호 (RANE) 신호가 로우인 경우, AND 게이트 (112)의 출력 (RANE1) 은 로우이고, 트랜지스터 (108) 는 턴오프된다. 또한, NOR 게이트 (111) 는 트랜지스터 (105) 의 게이트 (Q2) 에 하이를 인가하고, 트랜지스터 (105) 는 턴온된다. 전류 경로 (2) 를 통해서 RA 신호 (RA00)는 로우가 된다.

RA 신호 (RA00)를 방전하기에 충분한 전류를 싱크하기 위해, 트랜지스터(108) 는 다른 트랜지스터, 예를 들어 트랜지스터 (105), 보다 상대적으로 클 수 있다. 또한 트랜지스터 (108) 는 도 12 에 도시된 서브디코더 블록 (SB) 내의 트랜지스터 (T4) 보다 상대적으로 클 수 있다.

트랜지스터 (108) 는 방전 장치로서 개념화되고, 장치내에 방전 전류 경로 (4) 가 제공될 수 있다. 이러한 방법으로, 트랜지스터 (108) 는 서브워드선 (SWL)을 하이에서 로우로 스위치하는 전류를 싱크할 수 있다. 트랜지스터 (108) 는 소정 최소 시간에 하이에서 로우로 서브워드선 (SWL)을 스위치하는 충분한 전류 싱크 능력을 제공하는 게이트 폭을 가질 수 있다. 이것은 메모리 셀 억세스 사이클의 엔드에서 서브워드선 (SWL)이 고속으로 승압 전위 레벨에서 로우 (접지) 레벨로 변하게 한다.

제어 회로 (미도시) 는 제어신호 (RAE, RANE) 를 생성할 수 있다. 로우 어드레스 (XADD)가 수신된 후 소정 시간 동안에, 제어신호 (RANE) 는 하이에서 로우로 전이한다. 제어신호 (RANE) 가 로우로 전이한 후 소정 시간 동안에 제어신호 (RAE) 는 로우에서 하이로 전이한다. 억세스 사이클의 엔드에서 제어신호 (RAE) 는 다시 로우로 전이하고, 제어신호 (RANE) 는 다시 하이로 전이한다.

AND 게이트 (112)의 출력 (RANE1)은 하이일 때 승압된 전위를 가질 수 있다. 이러한 방법으로, 트랜지스터 (108) 는 인에이블된 때 제어 게이트에서 승압된 전위를 수신하고, 제어 게이트에서 수신된 비승압된 전위와 비교할 때 더 낮은 임피던스 경로를 제공하며, 전류 용량을 증가시킨다.

트랜지스터 (T4, 105) 는 홀딩 장치로서 개념화될 수 있으며, 전류 경로 (2)가 제공되어 접지 레벨로 클램프된 비선택 서브워드선 (SWL)을 유지할 수 있다. 따라서, 트랜지스터 (T4, 105) 는 큰 전류 싱크 능력을 필요로 하지 않는다. 장치의 사이즈가 더 작으면, 트랜지스터 (T4, 105) 는 접지 레벨로 클램프된 비선택 서브워드선 (SWL)을 유지하는 충분한 전류 용량을 제공하는 반면, 주변 접지 전위 (GND) 내에 생성된 노이즈를 억제한다. 특히, 트랜지스터 (T4, 105) 는 전류 스파이크에 의해 생성된 노이즈를 억제할 수 있다. 이 경우, 접지 레벨은 워드선 접지 (GNDXDEC) 전위일 수 있다.

다시 도 17 와 함께 도 12 를 참조하면, 서브디코더 블록 (SB0000) 내의 트랜지스터 (T2) 가 턴온되고 (메인 워드선 (MWL00)은 하이) 제어신호 (RANE) 및 디코더 (100) 의 출력이 모두 하이인 경우, 트랜지스터 (108)는 턴온되고 RA 신호 (RA00)는 주변 접지 (GND)와 전기적으로 접속된다. 이 경우, 전류 경로 (4) 는 서브워드선 (SWL0000)으로부터 전하를 제거하는데 사용된다.

제어 신호 (RAE) 가 하이이고, 제어 신호 (RANE) 가 로우이고, 로우 어드레스 (X2,X0)가 {로우, 로우} 인 값을 가지는 경우, RA 드라이버 (RAD31A)는 하이 레벨의 RA 신호 (RA00) 및 로우 레벨의 보충 RA 신호 (RAB00)를 출력한다.

제어 신호 (RAE) 가 하이이고, 제어 신호 (RANE) 가 로우이고, 로우 어드레스 (X2,X0)가 {로우, 로우} 인 값을 가지는 경우, RA 드라이버 (RAD31A)는 로우 레벨의 RA 신호 (RA00) 및 하이 레벨의 보충 RA 신호 (RAB00)를 출력한다.

도 17 은 RA 드라이버 (RAD31B)의 회로 개략도이다. RA 드라이버 (RAD31B)를 위한 참조부호는 괄호 내에 표시된다. RA 드라이버 (RAD31B)는 RA드라이버 (RAD31A)와 동일한 방법으로 구성된다. 로우 어드레스 (X1, X0) 가 {로우, 하이} 값을 각각 가지는 경우 디코더 (100') 가 인에이블되어 로직 하이를 출력하는 것을 제외하면 RA 드라이버 (RAD31B) 는 RA 드라이버 (RAD31A) 와 동일한 통상적인 방법으로 동작한다.

상기한 바와 같이, RA 드라이버 (RAD31A, RAD31B)는 집합적으로 도 12 의 RA 드라이버 (RAD31)를 구성할 수 있다.

도 1 을 참조하면, 괄호 내에 도시된, 도 17 의 실시예에 따른 RA 드라이버 (RAD31, RAD32, RAD33, RAD34, RAD35)는 DRAM (10) 와 동일한 반도체 메모리 장치 내에 도시된다.

RA 드라이버 (RAD31, RAD32, RAD33, RAD34, RAD35)는 RA 드라이버 (RAD31)와 유사한 회로 구성을 가진다.

도 12 를 참조하면, 주변 접지 전위 (GND)선 및 워드선 접지 (GNDXDEC) 전위를 제공하는 배선은 별개의 배선을 통해 동일한 접지 패드에 전기적으로 연결된다. 워드선 접지 (GNDXDEC) 전위를 제공하는 배선은 배선 저항 R1 을 가진다. 주변 접지 (GND)를 제공하는 배선은 배선 저항 R2 을 가진다. 각각의 배선 내의 전위 변화는 배선 저항 R1 및 배선 저항 R2 로 인해 분리된다.

처음에 방전 전류는 전류 경로 (4) 를 통해 주변 접지 (GND)로 흐른다. 이 방전 전류는 방전 서브워드선 (SWL0000) 커패시턴스, 트랜지스터 (T2, T4)의 확산 커패시턴스, 트랜지스터 (T3) 의 게이트 커패시턴스 및 RA 신호 (RA00)의 커패시턴스 등를 포함한다. 별개의 배선을 제공함으로써, 주변 접지 (GND)에 서브워드선 (SWL)을 방전함으로써 발생한 노이즈는 워드선 접지 (GNDXDEC)로부터 고립된다. 이는 비선택 서브워드선 (SWL) 상의 노이즈를 감소시킨다. 서브워드선 (SWL0000)을 방전하는 것을 설명하였지만, 임의의 서브워드선 (SWL)을 방전하는 것에 동일하게 적용된다.

도 12 및 17 에 도시된 실시예의 동작을 설명한다.

도 18 을 참조하면, 일실시예에 따른 억세스 사이클 동안 서브워드선 (SWL)으로 및 서브워드선 (SWL)으로부터의 전류 경로를 설명하는 타이밍 도가 도시된다.

도 18 의 타이밍 도는 로우 어드레스 (XADD), 메인 워드선 (MWL00), 제어신호 (RAE, RANE) , AND 게이트 (101, 101')의 출력 (RAE1, RAE1'), AND 게이트 (112, 112')의 출력 (RANE1, RANE1'), NOR 게이트 (111, 111') 의 출력 (Q2, Q2'), RA 신호 (RA00, RA02), 보충 RA 신호 (RAB00 내지 RAB02), 서브워드선 (SWL0000), 서브워드선 (SWL0002), 서브워드선 (SWL0100), 서브워드선 (SWL0102)을 포함한다. 로우 어드레스 (XADD)는 서브워드선 (SWL)을 선택하는데 사용되는 복수의 로우 어드레스 (X2 내지 Xj)에 대응한다.

시간 t21 전에, 로우 어드레스 (XADD)는 서브워드선 (SWL0000)을 선택하지않는 값을 가진다. 메인 워드선 (MWL0000)은 로우이다. 제어 신호 (RAE) 는 로우이다. 제어 신호 (RANE) 는 하이이다. RA 신호 (RA00)도 로우이다. 보충 RA 신호 (RAB00)는 하이이다. 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 모두 비선택 상태 (로우) 에 있고, 접지 전위에 있다.

이때, 보충 RA 신호 (RAB00 내지 RAB02)는 하이이기 때문에 서브 디코더 블록 내의 트랜지스터 (T4) (도 12) 는턴온되고, 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 전류 경로 (1) 에 의해 로우로 클램프된다.

시간 t21 에서, 로우 어드레스 (XADD)는 서브워드선 (SWL0000)의 선택에 대응하는 값으로 변한다. 전파 지연 후에, 시간 t22 에서, 로우 디코더 (XDEC1)는 메인 워드선 (MWL00)을 활성화한다. 따라서, 시간 t22 에서, 메인 워드선 (MWL00)은 하이 전위로 전이한다. 하이 전위는 승압된 하이 전위이다. 또한, 시간 t22 (로우 어드레스 (XADD) 신호의 변화로부터 소정 지연 시간) 부근에서, 제어 회로 (미도시) 는 제어신호 (RANE) 를 하이 레벨에서 로우 레벨로 한다.

이때, 보충 RA 신호 (RAB00 내지 RAB42)는 하이이기 때문에 서브 디코더 블록 (SB)내의 트랜지스터 (T4) 는 턴온되고, 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 전류 경로 (1) 에 의해 로우로 클램프된다. 그러나, 메인 워드선 (MWL00)은 하이이고 RA 신호 (RA00, RA02)는 로우이므로, 서브디코더 블록 (SB0000, SB0002) 내의 트랜지스터 (T2) 는 턴온된다. 또한, 제어신호 (RAE, RANE) 가 로우이므로, RA 드라이버 (RAD31A, RAD31B) 내의 전류 경로 (2) 는 턴온된다. 따라서, 또한 전류 경로 (2) 에 의해 서브워드선 (SWL0000, SWL0002)은로우로 클램프된다.

제어신호 (RAE) 의 로우 전이로부터의 소정 지연 시간 후에, 제어 회로 (미도시) 는 제어신호 (RAE) 를 로우 레벨에서 하이 레벨로 한다. 이는 시간 t23 에 도시된다.

제어신호 (RAE) 가 하이로 된 경우, RA 드라이버 (RAD31)는 하이의 RA 신호 (RA00) 및 로우의 보충 RA 신호 (RAB00)를 공급한다. RA 신호 (RA00)는 승압 전위에 있을 수 있다. RA 신호 (RA00)가 하이인 상태에서, 서브워드선 (SWL0000)은 서브디코더 블록 (SB0000) 내의 트랜지스터 (T2)를 통해 하이 (승압된 전위) 로 구동된다. 이는 시간 t24 에 도시된다.

서브워드선 (SWL00000)이 하이레벨에 있는 상태에서, 메모리 셀 (M1)은 억세스되고, 저장된 데이터는 비트선 (BT2) 에 출력된다.

메인 워드선 (MWL01)이 로우이고 RA 신호 (RA00)는 하이 및 보충 RA 신호 (RAB00)는 로우이기 때문에, 서브워드 블록 (SB0100) 내의 트랜지스터 (T2, T4)는 턴오프되고 트랜지스터 (T3) 는 턴온된다. 전류 경로 (3) 는 인에이블되어 서브워드선 (SWL0100)을 로우 레벨로 클램프한다.

소정 시간 (시간 t25) 후에, 메모리 셀에 억세스하는데 요구되는 최대시간에 따라, 제어 회로 (미도시) 는 제어 신호 (RANE) 를 하이로 구동한다. 이때 제어 신호 (RAE) 를 하이로 유지된다.

제어신호 (RAE) 가 하이로 유지된 상태에서, AND 게이트 (101)의 출력 (RAE1)은 하이로 유지되고, 따라서 보충 RA 신호 (RAB00)는 로우로 유지된다.그러나, 제어 신호 (RANE) 가 하이이고 디코더 (100) 의 출력이 하이인 상태에서, AND 게이트 (112)의 출력 (RANE1)은 하이로 되고, 트랜지스터 (108)를 턴온시킨다. AND 게이트 (112)의 출력 (RANE1)이 하이인 상태에서, 로직 게이트 (110) 의 출력은 하이로 되고, 트랜지스터 (104) 는 오프된다. 따라서 RA 신호 (RA00)는 로우로 된다. 따라서, RA 드라이버 (RAD31A) 내에서, 전류 경로 (4) 는 턴온된다.

보충 RA 신호 (RAB00)는 로우로 유지되므로, 서브블록 내의 전류 경로 (1) 는 오프로 유지된다. 따라서, RA 신호 (RA00)가 로우로 전이하는 경우, 서브워드선 (SWL0000)은 오직 전류 경로 (4) 를 통해 방전된다. 모든 방전 전류는 전류 경로 (4) 를 통해 흐른다. 이러한 방법으로, 주변 접지 (GND) 상에 스위칭 노이즈가 생기지만, 워드선 접지 (GNDXDEC) 상에 최소화된다.

RA 드라이버 (RAD31B) 내에서, 트랜지스터 (106')는 턴온되어 유지되고, 서브 워드선 (SWL0002)은 전류 경로 (1, 2) 에 의해 로우 레벨로 클램프되어 유지된다. 이러한 방법으로, 서브워드선 (SWL0002)은 주변 접지 (GND) 상의 노이즈로부터 고립되어 있다.

RA 신호 (RA00)는 로우이기 때문에, 서브블록 디코더(SB0100) 내의 트랜지스터(T3)는 턴오프되고 전류 경로 (3) 는 디스에이블된다. 그러나, 시간 t25 및 t26 사이의 시간이 매우 짧아서, 서브워드선 (SWL0100)의 전위는 영향받지 않는다.

서브워드선 (SWL0102)은 서브블록 디코더 (SB0102)를 통한 전류 경로 (1) 를 통해 로우 전위로 유지된다.

제어신호 (RANE) 가 하이로 된 후 소정 기간 (시간 t16) 에서, 제어 회로 (미도시) 는 제어신호 (RAE) 를 로우로 구동한다. 또한, 이때 메인 워드선 (MWL00)은 로우로 복귀한다. 메인 워드선 (MWL00)이 로우인 상태에서, 서브블록 디코더 (SB0000, SB00002)내의 트랜지스터 (T2) 는 턴오프된다.

따라서, 전류는 각각 RA 신호 (RA00, RA02)를 통해 서브워드선 (SWL0000, SWL0002)으로부터 흐를 수 없다. 그러나, 제어신호 (RAE) 가 로우인 상태에서, RA 드라이버 (RAD31A) 내에서, AND 게이트 (101) 의 출력 (RAE1) 은 로우로 전이한다. 따라서, 보충 RA 신호 (RAB00)는 하이로 전이한다. 보충 RA 신호 (RAB00, RAB02)가 하이인 상태에서, 서브블록 디코더내의 트랜지스터는 턴온된다. 이러한 방법으로, 서브워드선 (SWL0000, SWL0002, SWL0100, SWL0102)은 전류 경로 (1) 에 의해 로우로 클램프된다.

시간 t27 에서, 로우 어드레스는 메인 워드선 (MWL00) 또는 메인 워드선 (MWL01)가 액티브로 되지 않는 하나의 어드레스에 대응하는 상태로 변한다.

각각 서브디코더 블록 (SB) 내에서, 각각의 서브워드선 (SWL)이 급격히 상승하도록 하기 위해 트랜지스터 (T2) 는 큰 전류 용량 (예를 들어 트랜지스터 T4 와 비교할 때) 을 가진다. 트랜지스터( T2) 는 또한 SWL 이 급격히 강하하도록 하는 방전 전류 경로에 사용될 수 있다. 이러한 방법으로 억세스 시간이 고속으로 달성된다.

도 12 및 도 17 에 도시된 실시예에서, 방전 전류는 전류 경로 (4) 를 통해 주변 접지 (GND)로 흐른다. 이러한 방법으로, 주변 접지 (GND)는 전류를 수신하지만, 워드선 접지 (GNDXDEC)는 "안정 (quiet)" 으로 남는다. 따라서, 워드선 접지 (GNDXDEC)로 비선택 워드선 (SWL0002, SWL0100, SWL0102) 을 클램프함으로써, 비선택 서브워드선 (SWL0002, SWL0100, SWL0102 )은 역작용을 받지 않을 수 있다.

도 12, 17 및 18 에 도시된 실시예를 이용하여, 선택된 워드선을 방전함으로써 발생한 접지선 상의 노이즈 스파이크는 감소될 수 있고, 비선택 워드선은 영향받지 않는다. 이는 데이터 상태에 대한 역작용을 감소시킨다.

개시된 실시예에서, 선택된 서브워드선 (SWL)은 로우 어드레스 (XADD)의 변화에 앞서 비활성화된다. 사이클 시간을 향상시키기 위해, 다음 액티브 사이클의 준비에서 내부 신호선을 프리차아지하는 것이 필요하다. 따라서, 소정 동작 (예를 들어, 판독, 기록 또는 리프레쉬) 을 행하는데 요구되는 소정 기간 동안 서브워드선 (SWL)은 활성화된 상태로 남는다.

로우 디코더 (XDEC) 는그룹에 연결된 메인 워드선 (MWL)을 활성화하여 서브워드 디코더 블록 (SB) 의 그룹을 선택한다. RA 드라이버 (RAD)는, 그룹 내의 서브워드 디코더 블록에 연결된 RA 신호를 활성화하여, 서브워드 디코더 블록 (SB)의 그룹으로부터 하나의 서브워드 디코더 블록 (SB) 을 선택하는 디코더로서 개념화된다.

상기 실시예들은 예시적인 것이며, 본 발명은 이들 실시예들에 제한되어서는 안된다. 특정 구조는 설명된 실시예에 제한되어서는 안된다.

예를 들어, 메인 워드선은 서브워드선으로 나뉠 필요가 없다. 메인 워드선이 메모리 셀의 로우에 직접 연결된 경우에 또한 실시예가 적용가능하다. 이 경우, 일예로서 워드선은 "노이지 (noisy)" 접지로 방전될 수 있는 반면, 비선택 워드선은 "안정 (quiet)" 접지에 전기적 접속을 유지한다.

주변 접지 (GND) 및 워드선 접지 (GNDXDEC)는 다른 본드 패드에 연결될 수 있다. 다른 본드 패드는 일예로서 리드 프레임 내의 배선에 의해 함께 연결될 수 있다. 이러한 방법으로, 리드 프레임 내의 배선은 주변 접지 (GND) 및 워드선 접지 (GNDXDEC) 사이의 저항을 증가시키고, 노이즈를 감소시킬 수 있다.

승압된 전원 전위가 선택 신호로 사용될 수 있다. 승압되지 않은 전원을 사용하는 것도 또한 가능하다. 예로서, 전원은 칩에 외부적으로 제공되거나 내부적으로 조정된다. 일예로서 n-타입 IGFET 및 p-타입 IGFET 은 MOS FET (metal-oxide-semiconductor FET) 이다.

즉, 여기서 다양한 특정 실시예들이 상세하게 설명되었지만, 본 발명의 사상 및 범위를 벗어남이 없이, 본 발명은 다양한 변화, 치환, 변경이 가능하다. 따라서, 본 발명은 첨부된 청구범위에 정의된 것에 의해서만 제한될 것이 의도된다.

본 발명에 따르면, 고속으로 서브워드선을 방전할 수 있는 반도체 메모리 장치를 제공하는 것이 가능하다. 또한 서브워드선의 방전에 의해 야기된 메모리 셀 누설 등의 역효과를 감소된다. 종래 방식에 비해 칩사이즈를 증가시키지 않으면서 이를 제공할 수 있다.

Claims

복수의 메모리 셀들에 각각 접속된 복수의 워드선들;및

소정 워드선에 접속되고, 상기 소정 워드선이 선택되지 않은 때에 제 1 접지선 및 상기 소정 워드선 사이에 전기적으로 접속되고, 상기 소정 워드 선이 비활성화된 때에 제 2 접지선 및 상기 소정 워드선 사이에 전기적으로 접속되는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 디코더 회로는 상기 소정 워드선과 상기 제 1 접지선 사이에 전기적으로 접속된 제 1 트랜지스터, 및 상기 소정 워드선과 상기 제 2 접지선 사이에 전기적으로 접속된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제 2 트랜지스터의 전류 용량은 상기 제 1 트랜지스터의 전류 용량보다 큰 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제 2 트랜지스터는 절연 게이트 전계 효과 트랜지스터 (IGFET) 인 것을특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 소정 워드선이 비활성화된 때, 상기 제 2 트랜지스터가 승압 전위로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 복수의 워드선은, 각각이 복수의 서브워드선으로 나뉜 복수의 메인 워드선을 포함하고,

상기 디코더 회로는 상기 제 1 및 제 2 접지선과 소정 서브워드선 사이에 전기적으로 접속되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

내부 로우 어드레스 값은 상기 소정 워드선을 활성화하고, 상기 소정 워드선은 상기 내부 로우 어드레스의 상기 값의 후속 변화에 앞서 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
반도체 메모리 장치의 메모리 셀을 억세스하는 방법에 있어서,

메모리 셀의 억세스 트랜지스터의 게이트와 전기적으로 접속된 제 1 워드선을 활성화하는 단계;

제 1 접지선에 제 1 유지 전류 경로를 제공함으로써 제 2 워드선을 비활성화상태로 유지하는 단계;및

제 2 접지선에 제 1 방전 전류 경로를 제공함으로써 상기 제 1 워드선을 비활성화하는 단계를 포함하는 것을 특징으로 하는 방법.
제 8 항에 있어서,

상기 제 1 유지 전류 경로는 상기 제 1 방전 전류 경로보다 작은 전류 용량을 가지는 것을 특징으로 하는 방법.
제 8 항에 있어서,

상기 제 1 워드선은 비활성화된 때 제 2 유지 전류 경로를 가지고,

상기 제 1 방전 전류 경로가 인에이블된 때 상기 제 2 유지 전류 경로는 디스에이블되는 것을 특징으로 하는 방법.
제 8 항에 있어서,

상기 제 1 방전 전류 경로는 상기 제 1 워드선 및 상기 제 2 접지선 사이에 접속된 임피던스 경로를 가지는 절연 게이트 전계 효과 트랜지스터 (IGFET) 를 포함하는 것을 특징으로 하는 방법.
제 11 항에 있어서,

상기 제 1 워드선을 비활성화하는 단계는 상기 IGFET 의 게이트에 승압 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
제 8 항에 있어서,

상기 제 1 워드선을 활성화하는 단계는 워드선의 제 1 그룹에 접속된 제 1 메인 워드선을 활성화하는 단계, 및 워드선의 상기 제 1 그룹에서 상기 제 1 워드선을 활성화하는 단계를 포함하는 것을 특징으로 하는 방법.
제 8 항에 있어서,

상기 제 1 워드선을 활성화하는 단계는 내부적으로 로우 어드레스를 수신하는 단계를 포함하고,

상기 제 1 워드선을 비활성화하는 단계는 다음의 내부적으로 로우 어드레스를 수신하는 단계에 앞서는 것을 특징으로 하는 방법.
활성화 상태 및 비활성화 상태를 가지는 제 1 워드선;

활성화 상태 및 비활성화 상태를 가지는 제 2 워드선;및

상기 활성화 상태에서 상기 비활성화 상태로 상기 제 1 워드선이 전이할 때제 1 접지선에 방전 전류 경로를 제공하고, 상기 제 2 워드선이 상기 활성화 상태일 때 제 2 접지선에 유지 전류 경로를 제공하는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 15 항에 있어서,

상기 디코더는 방전 전류 경로 인에이블 상태 및 방전 전류 경로 디스에이블 상태를 가지는 제어 신호를 수신하고,

상기 제 1 워드선이 상기 활성화 상태일 때 상기 제어 신호는 상기 방전 전류 경로 디스에이블 상태인 것을 특징으로 하는 반도체 메모리 장치.
제 16 항에 있어서,

상기 제어 신호가 상기 방전 전류 경로 인에이블 상태일 때 상기 유지 전류 경로는 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
제 15 항에 있어서,

제 1 제어 신호는 인에이블 상태 및 디스에이블 상태를 가지고,

상기 디코더 회로는 수신된 어드레스가 소정 값을 가질 때 디코드 선택 상태를 가지고 상기 수신된 어드레스가 상기 소정 값을 가지지 않을 때 디코드 비선택 상태를 가지는, 디코드 신호를 제공하는 어드레스 디코드부를 포함하고,

상기 제 1 제어 신호가 상기 인에이블 상태를 가지고 상기 디코드 신호가 상기 제 1 디코드 상태를 가질 때 상기 유지 전류 경로는 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
제 18 항에 있어서,

상기 디코드 신호가 상기 디코드 비선택 상태를 가질 때 상기 방전 전류 경로가 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
제 19 항에 있어서,

제 2 제어 신호는 제 2 제어 인에이블 상태 및 제 2 제어 디스에이블 상태를 가지고,

상기 제 2 제어 신호가 상기 제 2 제어 신호 인에이블 상태를 가지고 상기 디코드 신호가 상기 디코드 인에이블 상태를 가지는 때 상기 방전 전류 경로는 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.