CN101430924A - 半导体存储装置 - Google Patents

Abstract

本发明涉及一种半导体存储装置，在位线设置位线电位监测电路，根据该监测电路的信息控制位线的降压电路。从而，不受器件或操作条件波动的影响，容易地将位线根据其电位和负载电容降压至最佳电平。

Description

半导体存储装置

技术领域

本发明涉及包括存储单元、与所述存储单元相连的位线和降压电路的半导体存储装置，其中，在从所述存储单元读出数据之前，所述降压电路将所述位线降压至低于所述电源电压的规定电平。

背景技术

为了在半导体存储装置中实现数据读出速度的提高，存在一种在读出动作之前，预先将电源电压预充电位线降压至低于电源电压的规定电平，将位线从电源电平向地电平变化的时间提前的技术。位线从电源电平到地电平的变化通过次级栅极的PMOS晶体管被检测，但如果使位线的降压程度达到检测用晶体管的工作区域以下，则会产生直通电流和读出错误。在位线连接有读出放大器或PMOS的交叉驱动器(クロスドライバ)的情况下，也同样会产生读出错误。因而，位线的降压程度需要设定在PMOS晶体管的阈值附近。

并且，在位线被预充电至电源电平的SRAM电路中，对于读出时或写入时的非选择列，在字线起动的同时，位线的电源电平的电荷流入到SRAM的保持“L”数据的节点中。此时，如果流入的电荷多则会产生写入错误。作为表示针对写入错误的耐性水平的指标，有一种被称为静态噪声容限(StaticNoise Margin)的指标。

近年来，随着半导体结构的微细化，静态噪声容限不断减小，确保静态容限的要求日益提高。作为应对这种要求的对策，一直以来存在一种对位线的电源电平的电位进行降压，从而减少在字线起动时从位线向存储单元的存储有“L”数据的节点流入的电流的技术。此时，如果位线降压的程度小，则根据上述原理会产生写入错误。相反，如果降压的程度过大，则因流入SRAM的保持“H”数据的节点中的位线的“L”电平的电荷而产生写入错误。因而，需要在能够确保静态噪音容限的电平以下、且不引起数据破坏的电平以上的范围内对位线降压。

以下参照图24说明与本发明相关的半导体存储装置中的位线降压的技术。图24A为表示与本发明相关的半导体存储装置的结构的电路图，图24B为表示其操作的时序图。

在图24A中，11为SRAM的存储单元，12为预充电电路，13为读出电路，14为降压电路，BL/BL为互补型的位线，WL为字线，PC为预充电控制信号，DC为降压控制信号，QP1、QP2和QP3为构成预充电电路12的PMOS晶体管，QN11、QP11和QP12为构成降压电路14的NMOS晶体管。

降压电路14为了在字线WL起动之前对位线BL/BL进行降压而设置。降压晶体管QP11、QP12的漏极直接与位线BL/BL相连，源极与地相连，栅极通过降压控制信号DC来驱动。

如图24B所示，在字线WL起动之前，首先，在时刻t51，使预充电控制信号PC无效而成为“H”电平，预充电晶体管QP1、QP2和平衡晶体管QP3断开，位线BL/BL成为浮动状态。

接着，在时刻t52，使降压控制信号DC有效而成为“L”电平，在降压电路14中的降压晶体管QP11、QP12导通的同时，平衡晶体管QN11导通，位线BL/BL的电荷被放电，位线BL/BL的电位被降压至规定电平。规定电平被认为例如是(VDD-Vth)。其中，VDD是用于预充电的电源电压，Vth是MOS晶体管的阈值电压。

接着，在时刻t53，使降压控制信号DC无效而成为“H”电平，则降压晶体管QP11、QP12断开的同时，平衡晶体管QN11断开，位线BL/BL的降压和平衡停止。

接着，在时刻t54，使字线WL有效，执行从存储单元11读出数据。当存储单元11中存储有“0”时，从位线BL向存储单元11流入电流，位线BL的电位降低，互补位线BL的电位不降低。通过读出电路14读出该位线BL＝“L”电平、互补位线BL＝“H”电平，判断为“0”数据。另一方面，当存储单元11中存储有“1”时，从互补位线BL向存储单元11流入电流，互补位线BL的电位降低，位线BL的电位不降低。通过读出电路14读出该位线BL＝“H”电平、互补位线BL＝“L”电平，判断为“1”数据。在图24B中，位线BL/BL的电位的虚线表示无论是位线BL还是互补位线BL，其电位降低的情况。

接着，在时刻t55，使字线WL成为“L”电平，数据读出结束。进而，在时刻t56，使预充电控制信号PC有效而变为“L”电平，预充电晶体管QP1、QP2和平衡晶体管QP3导通，所以位线BL/BL被预充电至电源电压。

在上述半导体存储装置起动时，位线BL/BL降压的程度随着降压控制信号DC的脉宽而调整，设降压程度为ΔV、降压控制信号DC的脉宽为Tw，则ΔV∝Tw。即，降压程度ΔV与降压控制信号DC的脉宽Tw大致成比例。

通常，在操作周期开始时，在字线的起动之前进行位线的降压。因为从周期的开始到字线的起动为止的时间短，所以降压晶体管基于具有微小脉宽的降压控制信号而受到控制。在现有技术中，位线的降压程度ΔV根据输入到降压晶体管QP11、QP12的降压控制信号DC的脉宽Tw而设定。因此，当因操作条件或器件波动而使降压控制信号DC的脉宽Tw发生变动时，降压程度ΔV会产生较大差别，引起操作错误。

随着半导体存储电路的微细化，相对来看，位线负载电容的波动和降压控制信号脉宽的波动增大，对位线的降压程度进行补偿变得越来越困难。

并且，存在如下问题：由位线的降压电路和用于降压电路的控制电路所引起的电路占有面积增大的结果，导致电路布图面积增大和读出速度增大。

发明内容

有鉴于此，本发明的主要目的在于不受器件波动或操作条件变化的影响而将位线降压至最佳电平。

为了解决上述问题，本发明的半导体存储装置包括：

存储单元；和

位线，与所述存储单元相连，传递用于读出和写入数据的电位。

在所述半导体存储装置中包括：

位线电位监测降压电路，在读出和写入操作之前，监测所述位线的电位，根据该监测结果调整所述位线的降压量。

或者，在同样的半导体存储装置中，进一步包括：

位线电位监测电路，在读出和写入操作之前，监测所述位线的电位，生成对应该监测结果的中继降压控制信号；和

降压电路，根据所述中继降压控制信号进行位线的降压。

根据本发明，由于根据位线的电位(电荷量)来调整降压量，因而能够不受降压控制信号脉宽的波动和每个位线的负载电容等的波动的影响，使任何位线都降压至同样的电平。

并且，通过在监测电路中使用配置在存储单元阵列外围的光学虚拟模式的晶体管，使得外围电路不需要降压电路，从而能够缩小电路布图面积。

进而，通过由位线电位监测电路发出的中继降压控制信号来禁止字线的起动，可以防止在降压程度不完全的状态下起动字线而使存储单元的数据遭到破坏。或者，通过在降压程度不完全的状态时减弱字线的起动能力，来防止位线电流一下子流入到存储单元，从而能够防止存储单元的数据遭到破坏。

本发明的其他目的通过理解下文描述的实施方式就会明白，并将明示在所附的权利要求书中。并且，本说明书中没有提及的众多益处，应该是本领域技术人员在实施本发明之后能够想到的。

附图说明

图1为表示本发明权利要求1的半导体存储装置结构的框图；

图2A为实施方式1的电路图的一例；

图2B为实施方式1的时序图；

图3为实施方式2的电路图的一例；

图4A为实施方式3的电路图的一例；

图4B为实施方式3的时序图；

图5A为实施方式4的电路图的一例；

图5B为实施方式4的时序图；

图6为实施方式5的电路图的一例；

图7为实施方式6的电路图的一例；

图8为实施方式7的电路图的一例；

图9A为实施方式8的电路图的一例；

图9B为实施方式8的时序图；

图10为实施方式9的电路图的一例；

图11为实施方式10的电路图的一例；

图12为实施方式11的电路图的一例；

图13为实施方式12的电路图的一例；

图14为实施方式13的电路图的一例；

图15为实施方式14的电路图的一例；

图16为实施方式15的电路图的一例；

图17为实施方式16的电路图的一例；

图18为实施方式17的电路图的一例；

图19为实施方式18的电路图的一例；

图20为实施方式19的电路图的一例；

图21为实施方式20的电路图的一例；

图22为实施方式21的电路图的一例；

图23为实施方式22的电路图的一例；

图24A为与本发明相关的半导体存储装置的电路图；

图24B为图24A所示的半导体存储装置的时序图。

具体实施方式

以下，参照附图对本发明的半导体存储装置的实施方式进行详细说明。

(实施方式1)

图1表示本发明实施方式1的半导体存储装置的电路结构。本实施方式的半导体存储装置包括：存储单元1，由SRAM(Static Random AccessMemory)构成，并通过来自字线WL的存取而起动；位线BL/BL，与存储单元1相连，传递用于读出和写入数据的电位；和位线电位监测降压电路4，监测位线BL/BL的电位，根据位线BL/BL的电位对位线BL/BL的降压量进行调整。

图2A、图2B中示出了具体电路的一例和时序图。如图2A所示，预充电电路2包括开关晶体管QP1、QP2和平衡晶体管QP3，其中开关晶体管QP1、QP2为预充电用开关元件，由PMOS晶体管构成。预充电晶体管QP1的漏极与位线BL相连。预充电晶体管QP2的漏极与位线BL相连。预充电晶体管QP1的栅极、预充电晶体管QP2的栅极和平衡晶体管QP3的栅极相互连接。这些栅极与预充电控制信号PC的供给源(未图示)相连。预充电晶体管QP1的源极和预充电晶体管QP2的源极与高电位侧电源(VDD)相连。

位线电位监测降压电路4是由降压控制信号DC所控制的电路，包括连接于位线BL/BL和降压控制节点ND之间的位线电位监测晶体管QP11、QP12，以及NMOS型降压晶体管QN11。降压晶体管QN11连接于降压控制节点ND和地之间，从降压控制节点ND输入栅极信号。

接着，参照图2B的时序图对如上构成的本实施方式的半导体存储装置的操作进行说明。在时刻t0，低有效(ロウアクテイブ)的预充电控制信号PC处于有效状态，降压控制信号DC处于无效状态。由于预充电控制信号PC为“L”电平，所以预充电晶体管QP1、QP2和平衡晶体管QP3处于导通状态。因而，位线BL/BL通过施加电源电压VDD而被预充电。此时，降压控制节点ND的电压稳定在通常NMOS的阈值电平。

在字线WL的起动(时刻t3)之前，首先，在时刻t1，使预充电控制信号PC无效而成为“H”电平，预充电晶体管QP1、QP2和平衡晶体管QP3断开，因而位线BL/BL成为浮动状态。

接着，在时刻t2，使降压控制信号DC有效而从“H”电平变为“L”电平，因而位线电位监测降压电路4中的位线电位监测晶体管QP11、QP12导通，位线BL/BL的充电电荷(电源电平)流入降压控制节点ND。此时，位线BL/BL的电位越高，并且位线BL/BL的负载电容越大，就有越多的电荷流入降压控制节点ND。降压控制节点ND的电位随流入的电荷而上升，降压晶体管QN11导通。通过降压晶体管QN11的导通，降压控制节点ND被降压，通过位线电位监测晶体管QP11、QP12，位线BL/BL被降压。当位线BL/BL的电位被降压而下降后，由降压晶体管QN11所吸附的电荷减少。

接着，在时刻t3，降压控制信号DC变为“H”电平，位线电位监测晶体管QP11、QP12断开，使得这些晶体管QP11、QP12与地之间的连接断开，所以位线BL/BL的降压停止。

接着，在时刻t4，使字线WL起动而成为“H”电平，进行存储单元1的数据读出。对于该读出操作，与现有技术的情况相同。

接着，在时刻t5，字线WL成为“L”电平，数据读出结束。进而，在时刻t6，预充电控制信号PC变为“L”电平，预充电晶体管QP1、QP2和平衡晶体管QP3导通，位线BL/BL被预充电至电源电压。

如上所述，在本实施方式中，位线BL/BL根据位线BL/BL的电位、位线BL/BL的负载电容而被降压，因此，可以不受位线BL/BL的负载电容的波动和工作电压变化的影响，对半导体存储装置进行最佳的降压控制。并且，在挪用电路而设计不同容量的半导体存储装置时，因为容易调整，所以可以削减设计工时。

进而，由于在降压过程中降压能力随着位线BL/BL的电位而变化(减小)，所以半导体存储装置不易受降压控制信号DC的脉宽波动的影响。进而，位线电位监测晶体管QP11、QP12由PMOS晶体管构成，从而，随着位线BL/BL的降压，向降压控制节点ND流入的电荷量得到高精度筛选，所以能以高灵敏度进行降压控制。

并且，在本实施方式的电路结构中，可以通过自我控制来停止降压操作，所以未必需要具有微小脉宽的脉冲。因而，即使因为设计上要求使用阈值高的晶体管，或者因为在电路结构上不得不缩短降压控制期间，从而难以生成微小的脉宽，也能以高灵敏度进行半导体存储装置的降压控制。

进而，将位线电位监测晶体管QP11、QP12的尺寸设为与存储单元1的存取晶体管相同的尺寸，使降压控制信号DC的驱动器与字线驱动器的尺寸相同，从而可以使降压控制信号DC的电压变化的趋势接近于字线WL的电压变化的趋势。因此，可以高精度地重现在字线WL起动时流入存储单元1的电源电压充电电荷。从而，根据流入的位线BL/BL的电荷，可以高精度地对位线BL/BL进行降压控制，可以将SRAM的位线BL/BL降压至可确保静态噪声容限的电平。

进而，位线电位监测晶体管QP11、QP12和降压晶体管QN11由配置在存储单元1阵列外围的光学虚拟模式的晶体管构成，从而不会引起电路布图面积的增加而能够实现半导体存储装置的降压功能。并且，由与存储单元1相同的器件构成这些晶体管QP11、QP12、QN11，从而可以根据存储单元1的晶体管的特性波动而进行降压控制。

进而，光学虚拟晶体管通常配置在位线BL/BL的最上端和最下端，因此分别构成位线电位监测电路，通过并用它们，能够使因存储单元1的晶体管的特性波动而降低的可靠性得到提高。

(实施方式2)

图3表示本发明实施方式2的半导体存储装置的电路结构。在图3中，与实施方式1的图2中的符号相同的符号表示同一结构单元。本实施方式中特有的结构为平衡晶体管QP13。平衡晶体管QP13由PMOS晶体管构成，其栅极与降压控制节点ND相连接，其源极、漏极与位线BL/BL相连接。平衡晶体管QP13由于在降压控制信号DC为“L”电平时导通，因此在位线BL/BL降压期间，可以使位线BL/BL的电位相同。对于其他的结构和操作，由于与实施方式1相同，因此省略说明。

(实施方式3)

图4A表示本发明实施方式3的半导体存储装置的电路结构，图4B示出了表示其操作的时序图。本实施方式中特有的结构为设置了预充电兼位线电位监测降压电路5，该电路相当于在图3的位线电位监测降压电路4中合并了预充电电路2。该结构中，在降压控制节点ND与地之间，连接有两级串联的NMOS型降压晶体管QN12、QN13来代替图3的降压晶体管QN11。并且，在降压控制节点ND与电源电压之间连接有PMOS型预充电晶体管QP14。降压控制节点ND输入到降压晶体管QN12，预充电·降压控制信号PDC输入到降压晶体管QN13和预充电晶体管QP14。

接着，参照图4B的时序图对如上构成的本实施方式的半导体存储装置的操作进行说明。在字线WL起动(时刻t2)之前，预充电·降压控制信号PDC成为“L”电平，预充电晶体管QP14导通，降压晶体管QN13断开，从而降压控制节点ND被预充电至电源电压。此时，平衡控制信号EQ成为“L”电平，因此，位线电位监测晶体管QP11、QP12导通，从而将位线BL/BL预充电至电源电压。

接着，在字线WL起动之前，在时刻t1，预充电·降压控制信号PDC从“L”电平变为“H”电平。从而，降压晶体管QN12、QN13将降压控制节点ND降压至地电平，位线电位监测晶体管QP11、QP12使位线BL/BL降压。当位线BL/BL的电位降压时，降压控制节点ND渐渐接近于“L”电平，通过降压晶体管QN12的电流减少而降压速度放缓。接着，平衡控制信号EQ从“L”电平变为“H”电平，位线BL/BL的降压完全停止。

根据本实施方式，因为加入预充电电路功能而构成预充电兼位线电位监测降压电路5，所以可以缩小电路布图面积。并且，由于在位线BL/BL产生的负载电容减小，因此可以实现处理速度的高速化。

在图4A中，示出了用预充电兼位线电位监测降压电路5进行预充电的例子，但也可以另外设置预充电电路，用位线电位监测降压电路4来辅助预充电。

(实施方式4)

图5A表示本发明实施方式4的半导体存储装置的电路结构，图5B示出了表示其操作的时序图。本实施方式中特有的结构为设置了电位调整晶体管QN14。电位调整晶体管QN14，其源极与地VSS相连接，其漏极与降压控制节点ND相连接，其栅极与电源电位VDD相连接，从而被控制为常ON。通过调整这样构成的电位调整晶体管QN14的晶体管长度和晶体管宽度，可以调整降压控制节点ND的电位。并且，当降压控制完成时能可靠地将降压控制节点ND置为“L”电平，因此在高频工作的情况下，容易实现将降压控制节点ND总是设定为恒定电位。另外，本实施方式的操作在图5B中示出了其时序图，因为基本上与图2B所示的实施方式1相同，所以省略说明。

(实施方式5)

图6表示本发明实施方式5的半导体存储装置的电路结构。本实施方式中特有的结构为设置了初始化晶体管QN15。初始化晶体管QN15由NMOS晶体管构成，其源极与地相连接，其漏极与降压控制节点ND相连接，其栅极由降压控制信号DC所控制。该结构中，由于初始化晶体管QN15只在降压控制信号DC成为“H”电平时导通，因此具有下述优点：在除降压操作以外的期间，降压控制节点ND被初始化，并且，在降压操作中不会流过直通电流。

(实施方式6)

图7表示本发明实施方式6的半导体存储装置的电路结构。本实施方式关注的是图5所示结构(实施方式4)中其降压控制信号DC的输出电路，在位线电位监测降压电路4设置有NMOS晶体管的位线电位监测晶体管QN16、QN17来代替PMOS晶体管。另外，在图7中，NA为NAND栅极，Inv1为反相器，QN18、QN19为NMOS的开关晶体管。

降压控制信号DC为“H”电平驱动，由NMOS的开关晶体管QN18、QN19将其生成并使之低振幅工作，从而限制位线电位监测晶体管QN16、QN17的电流量。根据该结构，在位线电位监测降压电路4中不需要PMOS晶体管，可以实现电路布图面积的缩小。

(实施方式7)

图8表示本发明实施方式7的半导体存储装置的电路结构。本实施方式特有的结构为分离了位线电位监测电路4a和降压电路4b。本实施方式的半导体存储装置包括：存储单元1；位线BL/BL，与存储单元1相连，传递用于读出和写入数据的电位；位线电位监测电路4a，监测位线BL/BL的电位，当该电位为某一固定电位以下时，发出中继降压控制信号DC′；和降压电路4b，根据来自位线电位监测电路4a的中继降压控制信号DC′，进行位线BL/BL的降压。

这样，通过将位线电位监测降压电路4分离为位线电位监测电路4a和降压电路4b，如在以下说明的各实施方式中所述，可以实现位线电位监测电路4a和降压电路4b之间的各种组合。

(实施方式8)

图9A、图9B表示由不用于数据存储的、复制的存储单元1′构成位线电位监测电路4a的本发明实施方式8的电路结构及其时序图。若对位线BL/BL的电位进行过度降压，则存储单元1的保持特性反而会恶化。在图9A中，使用在位线BL/BL成为“L”电平时容易反转的存储单元1′作为复制的存储单元1′，从而可以检测降压过度，能够防止过多的降压。并且，通过使用以光学虚拟模式配置的晶体管，可以实现电路布图面积的缩小。

下面参照图9B说明本实施方式的半导体存储装置的操作。在不工作时，降压控制信号DC为“L”电平，通过晶体管QP21，节点Nd被初始化为“H”电平，节点Nd^-被初始化为“L”电平。字线WL起动(时刻t2)之前，在时刻t1，降压控制信号DC从“L”电平变为“H”电平，位线电位监测电路4a(晶体管QN21)导通，降压控制节点ND从“L”电平变为“H”电平，从而，降压电路4b(晶体管QN25、QN26)导通，降压开始。当位线BL/BL的电位被降压而下降后，晶体管QP22导通，晶体管QN24断开，位线电位监测电路4a的晶体管QN23导通。从而，节点Nd变为“L”电平，降压控制信号DC′成为“L”电平，降压停止。此时，通过将位线电位监测电路4a的晶体管QP22的能力和晶体管QN24的能力设定为最佳，可以调整晶体管QN23、QN24导通的时刻。

(实施方式9)

图10表示与图9同样由不用于数据存储的、复制的存储单元1′构成位线电位监测电路4a的本发明实施方式9的电路结构。本实施方式与图7结构(实施方式6)的不同点在于，在设置从降压控制信号DC生成降压控制信号DC^-的反相器Inv2后，通过该反相器Inv2生成的降压控制信号DC^-被输入到位线电位监测电路4a的晶体管QN24(驱动节点Nd^-)。从而，可以加快初始化的速度。并且，在本实施方式中，可以将晶体管QN24受位线BL/BL的降压而导通的时刻提前。

(实施方式10)

图11表示本发明实施方式10的半导体存储装置的电路结构。在本实施方式中，将输入降压控制信号DC的位线电位监测电路4a(晶体管QP11、QP12)连接于位线BL/BL与降压控制节点ND之间作为位线电位监测电路4a。进而，处于常导通状态的晶体管QN27连接于降压控制节点ND和地之间。

下面对本实施方式的操作进行说明。在字线WL起动之前，降压控制信号DC从“H”电平变为“L”电平。从而，位线电位监测电路4a(晶体管QP11、QP12)导通，位线BL/BL的电源电平的电荷流入降压控制节点ND。根据该电荷和通过晶体管QN27供给到降压控制节点ND的地电平的电荷，调整降压控制节点ND的电位电平。降压控制节点ND因流入的电源电平的电荷而接近于“H”电平，降压电路(晶体管QN25、QN26)导通，位线BL/BL被降压。当位线BL/BL被降压后，通过位线电位监测晶体管QP11、QP12流入降压控制节点ND的电荷减少，结果降压控制节点ND接近于“L”电平。这样，降压电路4b(晶体管QN25、QN26)的放电减弱，达到某一电位时晶体管QN25、QN26断开。

有时因位线BL/BL的负载大而需要大尺寸的降压晶体管。在这种情况下，本实施方式的结构与使用光学虚拟模式晶体管的结构相比较，可以在大范围内调整降压晶体管的尺寸。

(实施方式11)

图12中示出了作为与实施方式10不同的另一具体电路例的实施方式11的电路结构。本实施方式与图11(实施方式10)的不同点在于，在降压控制节点ND与地之间连接有降压控制节点初始化晶体管QN28。降压控制节点初始化晶体管QN28在降压控制节点ND代替常导通的晶体管QN27，由降压控制信号DC所控制。即使是这样的结构，也能够获得与实施方式10相同的效果。

(实施方式12)

图13中示出了本发明实施方式12的电路结构。图13中包括：存储单元1；位线BL/BL，与存储单元1相连，传递用于读出和写入数据的电位；位线电位监测电路4a，监测位线BL/BL的电位，当位线BL/BL的电位为某一固定电位以下时，发出中继降压控制信号DC′S1；降压控制电路6，采取从多个位线电位监测电路4a输出的中继降压控制信号DC′S1的AND或OR；和降压电路4b，根据降压控制电路6的输出进行降压。

当采取中继降压控制信号DC′S1的AND时，降压控制电路6会检测到作为来自任意一个监测电路4a的输出的中继降压控制信号DC′S1从“H”电平变为“L”电平。降压电路4b根据降压控制电路6的上述检测结果停止降压，因此可以抑制在监测电路4a的特性波动时产生的过多的降压控制。

并且，当采取中继降压控制信号DC′S1的OR时，降压控制电路6会检测到作为来自所有监测电路4a的输出的中继降压控制信号DC′S1从“H”电平变为“L”电平。降压电路4b根据降压控制电路6的上述检测结果停止降压，因此可以抑制在监测电路4a的特性波动时产生的过少的降压控制。

(实施方式13)

图14表示本发明实施方式13的电路结构。本实施方式中，在由多个位线BL/BL共用位线电位监测电路4a的基础上，通过从共用的位线电位监测电路4a输出的中继降压控制信号DC′S1来控制与各位线连接的降压电路4b。从而，可以减少位线电位监测电路4a的数目，能够实现电路布图面积的缩小。

(实施方式14)

图15表示本发明实施方式14的电路结构。在本实施方式中，位线电位监测电路4a和降压电路4b与连接有以光学虚拟模式配置的晶体管的复制的位线RB相连。通过从该位线电位监测电路4a输出的中继降压控制信号DC′S1来控制按位(ビツト)设置的降压电路4b。该结构中无需按位设置位线电位监测电路4a，可以实现电路布图面积的缩小。

(实施方式15)

图16中示出了本发明实施方式15的电路结构。图16中，在字线WL的起动PMOS晶体管QP41与电源电压之间，连接有作为字线WL的起动控制电路的PMOS晶体管QP42，位线电位监测电路4a的输出信号降压控制节点ND与PMOS晶体管QP42的栅极相连。

下面对本实施方式的操作进行说明。在字线WL起动之前，当降压控制信号DC从“H”电平变为“L”电平时，位线电位监测电路4a(晶体管QP11、QP12)导通。从而，位线BL/BL的电荷流入降压控制节点ND，降压控制节点ND从“L”电平变为“H”电平。这样，降压电路(晶体管QN25、QN26)导通，位线BL/BL被降压。若位线BL/BL被降压，则每次降压后，降压控制节点从“H”电平成为“L”电平。与此同时，降压电路(晶体管QN25、QN26)渐渐断开。当位线BL/BL的电位降压至PMOS晶体管的阈值电平时，字线起动控制电路(PMOS晶体管QP42)导通。从而，根据译码结果所选择的字线WL导通。

本实施方式具有如下效果。即，如果在位线BL/BL的降压过程当中且降压不充分的状态下起动了字线WL，则存储单元1的数据会遭到破坏。在进行上述操作的本实施方式中，这样的问题通过设置起动控制电路(PMOS晶体管QP42)而得以防止。并且，在本实施方式中，可以挪用位线电位监测电路4a的输出信号来设置主要结构，所以无需新添加控制电路，可以将电路布图面积的扩大抑制到最小限度。

(实施方式16)

在实施方式15(图16)中，字线起动控制电路(晶体管QP42)与驱动字线WL的驱动器8的PMOS串联连接，但也可以在与将较前级的字线WL从“L”电平变为“H”电平的逻辑相关联的电路中设置字线起动控制电路(晶体管QP42)。本实施方式为这种结构的具体例。图17中示出了本实施方式的电路例子。

(实施方式17)

也可以将采取降压控制节点ND的负逻辑的降压控制节点ND^-输入到连接于驱动字线WL的驱动器8前级的反相器的源极和地之间的晶体管QN41。这样，可以由晶体管QN41构成字线起动控制电路。本实施方式为这种结构的具体例。图18中示出了本实施方式的电路例子。

(实施方式18)

图19表示本实施方式18的电路结构。本实施方式中，在实施方式16(图17)的结构上进一步将降压控制信号DC′连接到字线WL的起动晶体管QP41的衬底。本实施方式中，在位线BL/BL降压期间，由于位线BL/BL的降压，降压控制节点ND从“H”电平变为“L”电平，从而在字线WL的起动晶体管QP41产生正向偏压。因此，越是位线BL/BL被降压而电位下降，字线WL的起动能力越提高。从而，在位线BL/BL降压不充分时字线WL不会急剧起动，流入存储单元1的电荷被抑制。其结果，存储单元1的数据破坏得以防止。

(实施方式19)

图20中示出了本发明实施方式19的电路结构。本实施方式为实施方式18的变形例，在本实施方式(图20)中，与字线WL最终输出级的NMOS晶体管相并联地连接字线起动趋势调整电路(NMOS晶体管QN51)，NMOS晶体管QN51由位线电位监测电路4a的输出信号降压控制节点ND所控制。

在位线BL/BL的降压期间中，当降压控制节点ND为“H”电平时，字线起动趋势调整电路(NMOS晶体管QN51)导通。此时即使进行了译码，由于字线起动电路(晶体管QP41)和字线起动趋势调整电路(NMOS晶体管QN51)同时导通，所以字线WL的起动趋势放缓，且其电位也不会上升至电源电平。每当降压控制信号DC′接近于“L”电平时，晶体管QN51渐渐断开，所以字线WL的起动趋势上升(变得缓慢)，字线WL的电位变为电源电平。由此，在位线BL/BL降压不充分的状态下字线WL急剧导通，从而防止存储单元1内的数据遭到破坏。另外，字线WL的起动趋势是指，用于选择存储单元1的电位的上升速度。

(实施方式20)

图21中示出了本发明实施方式20的电路结构。本实施方式的半导体存储装置包括复制列9。复制列9包括：不用于存储数据的、复制的存储单元1′；连接有多个复制存储单元1′的复制的位线RB；电位监测电路4a，连接于复制的位线RB和降压控制节点ND之间；NMOS晶体管QN32，连接于降压控制节点ND和地之间且常导通。在具备上述结构的本实施方式的半导体存储装置中，与数据存储用位线BL/BL相连的降压电路4b由降压控制节点ND的电压所控制。降压控制节点ND输入到在上述各实施方式中参照图16～图20说明的字线起动控制电路或字线起动趋势调整电路。

在以上说明的本实施方式的半导体存储装置中，可以使用配置在存储阵列外围的光学虚拟模式的晶体管来构成复制的存储单元1′，因此不会引起电路布图面积的增加而能够实现位线降压控制电路和字线起动趋势调整电路。

(实施方式21)

图22中示出了本发明实施方式21的电路结构。本实施方式的半导体存储装置包括复制列9(由不用于存储数据的复制存储单元1′和与复制存储单元1′相连的复制的位线RB构成)、用于存储数据的存储单元1、多个数据存储位线列(由与存储单元1相连的、传递用于读出和写入数据的电位的位线BL/BL构成)、字线驱动器8(字线WL的起动电路)和由晶体管QP41构成的字线起动趋势调整电路(设置于字线驱动器8中)。在具备以上结构的本实施方式的半导体存储装置中，降压电路4b由复制的位线RB所控制。进而，字线起动趋势调整电路(晶体管QP41)由复制的位线RB所控制。由此，在位线BL/BL的降压速度缓慢的情况下，可以防止字线WL的起动操作迟延。

并且，对从复制的位线RB到设置于数据存储用位线BL/BL的降压电路4b为止的路径中的电路级数和从复制的位线RB到字线WL的输出为止的路径中的电路级数进行比较后，通过使两个电路级数相同或使前者多于后者，能够更可靠地实行在位线BL/BL的降压结束之后再起动字线WL的顺序。

并且，可以使用配置在存储阵列外围的光学虚拟模式的晶体管来构成复制的存储单元1′，所以不会引起电路布图面积的增加而能够实现位线降压控制电路和字线起动趋势调整电路。

(实施方式22)

图23中示出了本发明实施方式22的电路结构。本实施方式的半导体装置包括不用于存储数据的复制存储单元1′、复制列9(由与复制存储单元1′相连的复制的位线RB构成)、用于存储数据的存储单元1、与存储单元1相连的多个数据存储位线列(由传递用于读出和写入数据的电位的位线BL/BL构成)、字线WL的起动电路(驱动器8)和由晶体管QP42构成的字线起动趋势调整电路(设置于字线驱动器8中)。在具备以上结构的本实施方式的半导体存储装置中，与实施方式21相同，降压电路4b由复制的位线RB所控制。进而，字线起动趋势调整电路(晶体管QP42)也由复制的位线RB所控制，因此，在位线BL/BL的降压速度缓慢的情况下，可以防止字线WL的起动操作迟延。

(实施方式23)

在上述的实施方式中，在字线WL起动之前对位线BL/BL进行降压时，通过在检测出降压结束后允许起动字线WL，或者通过调整起动的趋势，从而保护存储单元1内的数据。在本实施方式中，在字线WL起动之前使存储单元1的电源电压升压。这样也可以保护存储单元1内的数据。

以上对本发明就其最优选的具体例子进行了详细描述，而有关其优选实施方式的各部分的组合和排列，可以在不违反后面所请求的本发明的精神和保护范围的前提下进行各种变更。

Claims (9)

1、一种半导体存储装置，包括：

存储单元；

位线，与所述存储单元相连，传递用于读出和写入数据的电位；和

位线电位监测降压电路，在读出和写入操作之前，监测所述位线的电位，根据该监测结果调整所述位线的降压量。

2、一种半导体存储装置，包括：

存储单元；

位线，与所述存储单元相连，传递用于读出和写入数据的电位；

位线电位监测电路，在读出和写入操作之前，监测所述位线的电位，生成对应该监测结果的中继降压控制信号；和

降压电路，根据所述中继降压控制信号，进行所述位线的降压。

3、根据权利要求2所述的半导体存储装置，其中，

所述位线电位监测电路对应各个所述位线而设置，并输出AND逻辑或OR逻辑作为所述中继降压控制信号；

所述降压电路根据从所述位线电位监测电路输出的多个所述中继降压控制信号的所述AND逻辑输出或所述OR逻辑输出，进行各个所述位线的降压。

4、根据权利要求2所述的半导体存储装置，其中，

所述位线电位监测电路对应各个所述位线而设置；

所述降压电路在由多个所述位线共享所述中继降压控制信号的基础上，根据该共享的所述中继降压控制信号进行各个所述位线的降压。

5、根据权利要求2所述的半导体存储装置，进一步包括：

复制存储单元，不用于存储数据；和

复制位线，与所述复制存储单元相连，

所述位线电位监测电路监测所述复制位线的电位，根据该监测结果生成所述中继降压控制信号。

6、根据权利要求2所述的半导体存储装置，进一步包括：

字线，传递用于选择所述存储单元的电位；

字线起动电路，使所述字线起动；和

字线起动控制电路，防止在所述位线降压不充分的状态下，所述字线起动电路使所述字线起动，

所述字线起动控制电路根据所述中继降压控制信号而受到控制。

7、根据权利要求2所述的半导体存储装置，进一步包括：

字线，传递用于选择所述存储单元的电位；

字线起动电路，使所述字线起动；和

字线起动趋势调整电路，调整由所述字线起动电路引起的所述字线起动的趋势，

所述字线起动趋势调整电路根据所述中继降压控制信号而受到控制。

8、根据权利要求2所述的半导体存储装置，进一步包括：

复制列，具有不用于存储数据的复制存储单元和与所述复制存储单元相连的复制位线；

多个数据存储位线列，具有所述存储单元和所述位线；

字线，传递用于选择所述存储单元的电位；

字线起动电路，使所述字线起动；和

字线起动控制电路，防止在所述位线降压不充分的状态下，所述字线起动电路使所述字线起动，

所述降压电路和所述字线起动控制电路根据所述复制位线的电位控制所述位线的降压或所述字线的起动。

9、根据权利要求2所述的半导体存储装置，进一步包括：

复制列，具有不用于存储数据的复制存储单元和与所述复制存储单元相连的复制位线；

多个数据存储位线列，具有所述存储单元和所述位线；

字线，传递用于选择所述存储单元的电位；

字线起动电路，使所述字线起动；和

字线起动趋势调整电路，调整由所述字线起动电路引起的所述字线起动的趋势，

所述降压电路和所述字线起动趋势调整电路根据所述复制位线的电位控制所述位线的降压或所述字线的起动趋势。

Images