JPH05290592A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH05290592A JPH05290592A JP9252192A JP9252192A JPH05290592A JP H05290592 A JPH05290592 A JP H05290592A JP 9252192 A JP9252192 A JP 9252192A JP 9252192 A JP9252192 A JP 9252192A JP H05290592 A JPH05290592 A JP H05290592A
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- JP
- Japan
- Prior art keywords
- precharge
- bit line
- circuit
- potential
- memory
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- Pending
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Abstract
(57)【要約】
【目的】 本発明はビット線のプリチャージが終了した
時点でメモリアクセスを開始することにより、メモリの
読み出し及び書き込みの高速化を図ることを目的とす
る。 【構成】 ＡＮＤ回路１５、インバータ回路１６,１
７、ＯＲ回路１８はダミーのビット線１２の電位により
ビット線８,９のプリチャージ状態を検出し、ビット線
１２の電位がプリチャージ電位に達した時点でプリチャ
ージを終了すると共にメモリアクセスを開始する。
時点でメモリアクセスを開始することにより、メモリの
読み出し及び書き込みの高速化を図ることを目的とす
る。 【構成】 ＡＮＤ回路１５、インバータ回路１６,１
７、ＯＲ回路１８はダミーのビット線１２の電位により
ビット線８,９のプリチャージ状態を検出し、ビット線
１２の電位がプリチャージ電位に達した時点でプリチャ
ージを終了すると共にメモリアクセスを開始する。
Description
【０００１】
【産業上の利用分野】本発明はプリチャージを行った後
に電流または電圧の変化によりメモリの読み出しまたは
書き込みを行うメモリ装置に係わり、特に半導体メモリ
装置に関するものである。
に電流または電圧の変化によりメモリの読み出しまたは
書き込みを行うメモリ装置に係わり、特に半導体メモリ
装置に関するものである。
【０００２】
【従来の技術】近年、半導体メモリ装置は高集積、低消
費電力化を図るためＭＯＳトランジスタで構成されてい
る。このようなメモリ装置としてＲＯＭ(Read Only Mem
ory)、ＲＡＭ(Random Acssess Memory)があるが、プリ
チャージを用いたダイナミック回路が主流になってい
る。以下図面を参照しながら、上記した従来のメモリ装
置の一例としてＲＯＭについて説明する。図４は従来の
メモリ装置の構成を示すものである。図４において、２
１は行デコーダ、２２は列デコーダ、２３はメモリセル
群、２４,２５はワード線、２６,２７はワード線２４,
２５を制御するＡＮＤ回路、２８,２９はビット線、３
０,３１はビット線２８,２９のプリチャージを行うプリ
チャージ回路である。
費電力化を図るためＭＯＳトランジスタで構成されてい
る。このようなメモリ装置としてＲＯＭ(Read Only Mem
ory)、ＲＡＭ(Random Acssess Memory)があるが、プリ
チャージを用いたダイナミック回路が主流になってい
る。以下図面を参照しながら、上記した従来のメモリ装
置の一例としてＲＯＭについて説明する。図４は従来の
メモリ装置の構成を示すものである。図４において、２
１は行デコーダ、２２は列デコーダ、２３はメモリセル
群、２４,２５はワード線、２６,２７はワード線２４,
２５を制御するＡＮＤ回路、２８,２９はビット線、３
０,３１はビット線２８,２９のプリチャージを行うプリ
チャージ回路である。
【０００３】以上のように構成されたメモリ装置につい
て、以下その動作について説明する。クロック信号ＣＬ
Ｋが論理値１の時はプリチャージ回路３０,３１により
ビット線２８,２９のプリチャージを行う。クロック信
号ＣＬＫが論理値０になった時点でビット線２８,２９
のプリチャージを終了し、メモリセルの読み出しを開始
する。読み出しを行うメモリセルはＡＮＤ回路２６,２
７により制御されたワード線２４,２５により選択され
る。
て、以下その動作について説明する。クロック信号ＣＬ
Ｋが論理値１の時はプリチャージ回路３０,３１により
ビット線２８,２９のプリチャージを行う。クロック信
号ＣＬＫが論理値０になった時点でビット線２８,２９
のプリチャージを終了し、メモリセルの読み出しを開始
する。読み出しを行うメモリセルはＡＮＤ回路２６,２
７により制御されたワード線２４,２５により選択され
る。
【０００４】図５はメモリの読み出しのタイミングを示
すものである。ＣＬＫ及び/ＣＬＫはクロック信号、Ｅ
Ｎはワード線のイネーブル信号、ＢＬはメモリセルから
論理値０を読み出すビット線、Ｔ１はビット線のプリチ
ャージ時間、Ｔ２はメモリアクセス時間、Ｔ３はメモリ
読み出し時間である。クロック信号ＣＬＫが論理値１の
時はビット線のプリチャージを行うが、ワード線のイネ
ーブル信号ＥＮは論理値０になっておりメモリアクセス
は行わない。クロック信号ＣＬＫが論理値０になった時
点でワード線のイネーブル信号ＥＮが論理値１になりメ
モリアクセスを開始する。これによりプリチャージとメ
モリアクセスが同時に起きることによる電源とグランド
間の貫通電流の発生を防いでいる。
すものである。ＣＬＫ及び/ＣＬＫはクロック信号、Ｅ
Ｎはワード線のイネーブル信号、ＢＬはメモリセルから
論理値０を読み出すビット線、Ｔ１はビット線のプリチ
ャージ時間、Ｔ２はメモリアクセス時間、Ｔ３はメモリ
読み出し時間である。クロック信号ＣＬＫが論理値１の
時はビット線のプリチャージを行うが、ワード線のイネ
ーブル信号ＥＮは論理値０になっておりメモリアクセス
は行わない。クロック信号ＣＬＫが論理値０になった時
点でワード線のイネーブル信号ＥＮが論理値１になりメ
モリアクセスを開始する。これによりプリチャージとメ
モリアクセスが同時に起きることによる電源とグランド
間の貫通電流の発生を防いでいる。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、プリチャージが終了しているにかかわら
ず、クロック信号ＣＬＫが論理値０になった時点でメモ
リアクセスを開始するため、メモリの読み出し及び書き
込みが遅れるという問題点を有していた。
うな構成では、プリチャージが終了しているにかかわら
ず、クロック信号ＣＬＫが論理値０になった時点でメモ
リアクセスを開始するため、メモリの読み出し及び書き
込みが遅れるという問題点を有していた。
【０００６】本発明は上記問題点に鑑み、プリチャージ
が終了した時点でメモリアクセスを開始することによ
り、読み出し及び書き込みを高速に行うことができるメ
モリ装置を提供するものである。
が終了した時点でメモリアクセスを開始することによ
り、読み出し及び書き込みを高速に行うことができるメ
モリ装置を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のメモリ装置は、第１の複数のビット線のプ
リチャージを行った後に第１の複数のビット線を介して
メモリセルの読み出しまたは書き込みを行うメモリ装置
において、第２のビット線と、第１の複数のビット線に
同期して第２のビット線のプリチャージを行うプリチャ
ージ回路と、メモリセルの読み出しまたは書き込み時に
第２のビット線のディスチャージを行うディスチャージ
回路と、第２のビット線の電位により第１の複数のビッ
ト線及び第２のビット線のプリチャージの状態を検出す
るプリチャージ検出回路と、プリチャージ検出回路の出
力により第２のビット線の電位がプリチャージ電位に満
たない時は第１の複数のビット線及び第２のビット線の
プリチャージを行い、第２のビット線の電位がプリチャ
ージ電位に達した時点で第１の複数のビット線及び第２
のビット線のプリチャージを終了すると共に、メモリセ
ルの読み出しまたは書き込みを開始する制御回路を備え
たものである。
めに本発明のメモリ装置は、第１の複数のビット線のプ
リチャージを行った後に第１の複数のビット線を介して
メモリセルの読み出しまたは書き込みを行うメモリ装置
において、第２のビット線と、第１の複数のビット線に
同期して第２のビット線のプリチャージを行うプリチャ
ージ回路と、メモリセルの読み出しまたは書き込み時に
第２のビット線のディスチャージを行うディスチャージ
回路と、第２のビット線の電位により第１の複数のビッ
ト線及び第２のビット線のプリチャージの状態を検出す
るプリチャージ検出回路と、プリチャージ検出回路の出
力により第２のビット線の電位がプリチャージ電位に満
たない時は第１の複数のビット線及び第２のビット線の
プリチャージを行い、第２のビット線の電位がプリチャ
ージ電位に達した時点で第１の複数のビット線及び第２
のビット線のプリチャージを終了すると共に、メモリセ
ルの読み出しまたは書き込みを開始する制御回路を備え
たものである。
【０００８】
【作用】本発明は上記した構成によって、ビット線のプ
リチャージの状態を検出してプリチャージ及びメモリア
クセスの制御を行うため、プリチャージが終了した時点
でメモリアクセスを開始することができ、メモリの読み
出し及び書き込み時間を短縮することとなる。
リチャージの状態を検出してプリチャージ及びメモリア
クセスの制御を行うため、プリチャージが終了した時点
でメモリアクセスを開始することができ、メモリの読み
出し及び書き込み時間を短縮することとなる。
【０００９】
【実施例】以下本発明の一実施例のメモリ装置としてＲ
ＯＭについて図面を参照しながら説明する。図１は本発
明の実施例におけるメモリ装置の構成を示すものであ
る。図１において、１は行デコーダ、２は列デコーダ、
３はメモリセル群、４,５はワード線、６,７はワード線
４,５を制御するＡＮＤ回路、８,９はビット線、１０,
１１はビット線８,９をプリチャージするプリチャージ
回路であり、以上までは従来技術と同様である。また、
ビット線１２はビット線８,９のうちプリチャージに最
も時間を要するビット線と同等の容量を付加したビット
線、１３はビット線８,９と同期してビット線１２のプ
リチャージを行うプリチャージ回路、１４はメモリセル
の読み出し時にビット線１２のディスチャージを行うデ
ィスチャージ回路、１５はプリチャージ回路１０,１１,
１３の制御を行うＡＮＤ回路、１６,１７はインバータ
回路、１８はＡＮＤ回路６,７の制御を行うＯＲ回路で
ある。
ＯＭについて図面を参照しながら説明する。図１は本発
明の実施例におけるメモリ装置の構成を示すものであ
る。図１において、１は行デコーダ、２は列デコーダ、
３はメモリセル群、４,５はワード線、６,７はワード線
４,５を制御するＡＮＤ回路、８,９はビット線、１０,
１１はビット線８,９をプリチャージするプリチャージ
回路であり、以上までは従来技術と同様である。また、
ビット線１２はビット線８,９のうちプリチャージに最
も時間を要するビット線と同等の容量を付加したビット
線、１３はビット線８,９と同期してビット線１２のプ
リチャージを行うプリチャージ回路、１４はメモリセル
の読み出し時にビット線１２のディスチャージを行うデ
ィスチャージ回路、１５はプリチャージ回路１０,１１,
１３の制御を行うＡＮＤ回路、１６,１７はインバータ
回路、１８はＡＮＤ回路６,７の制御を行うＯＲ回路で
ある。
【００１０】以上のように構成されたメモリ装置につい
て、以下その動作について説明する。従来と同様にプリ
チャージ回路１０,１１によりビット線８,９のプリチャ
ージを行い、続いてＡＮＤ回路６,７により制御された
ワード線４,５により選択したメモリセルの読み出しを
行う。ビット線１２はビット線８,９のうちプリチャー
ジに最も時間を要するビット線と同等の容量を付加して
いるため、ビット線１２の電位によりビット線８,９の
電位がプリチャージ電位に達したかどうかを調べること
ができる。これによりインバータ回路１６（プリチャー
ジ検出回路）はビット線１２の電位によりビット線８,
９,１２のプリチャージ状態を検出する。ＡＮＤ回路１
５、インバータ回路１６,１７、ＯＲ回路１８により構
成された制御回路は、プリチャージ検出回路１６の出力
によりビット線１２の電位がプリチャージ電位に満たな
い時はビット線８,９,１２のプリチャージを行い、ビッ
ト線１２の電位がプリチャージ電位に達した時点でプリ
チャージ回路１０,１１,１３をディスエーブル状態にし
てプリチャージを終了すると共にＡＮＤ回路６,７をイ
ネーブル状態にしてメモリセルの読み出しを開始する制
御を行う。ビット線１２の電位がＮチャネルトランジス
タのしきい電圧に達すると、プリチャージ電位に満たな
い中間電位にかかわらずインバータ回路１６は動作を開
始する。そこで、インバータ回路１６にはＰチャネルト
ランジスタのしきい電圧を越えた時点で動作を開始する
シュミットトリガ回路を用いる。
て、以下その動作について説明する。従来と同様にプリ
チャージ回路１０,１１によりビット線８,９のプリチャ
ージを行い、続いてＡＮＤ回路６,７により制御された
ワード線４,５により選択したメモリセルの読み出しを
行う。ビット線１２はビット線８,９のうちプリチャー
ジに最も時間を要するビット線と同等の容量を付加して
いるため、ビット線１２の電位によりビット線８,９の
電位がプリチャージ電位に達したかどうかを調べること
ができる。これによりインバータ回路１６（プリチャー
ジ検出回路）はビット線１２の電位によりビット線８,
９,１２のプリチャージ状態を検出する。ＡＮＤ回路１
５、インバータ回路１６,１７、ＯＲ回路１８により構
成された制御回路は、プリチャージ検出回路１６の出力
によりビット線１２の電位がプリチャージ電位に満たな
い時はビット線８,９,１２のプリチャージを行い、ビッ
ト線１２の電位がプリチャージ電位に達した時点でプリ
チャージ回路１０,１１,１３をディスエーブル状態にし
てプリチャージを終了すると共にＡＮＤ回路６,７をイ
ネーブル状態にしてメモリセルの読み出しを開始する制
御を行う。ビット線１２の電位がＮチャネルトランジス
タのしきい電圧に達すると、プリチャージ電位に満たな
い中間電位にかかわらずインバータ回路１６は動作を開
始する。そこで、インバータ回路１６にはＰチャネルト
ランジスタのしきい電圧を越えた時点で動作を開始する
シュミットトリガ回路を用いる。
【００１１】図２はインバータ１６の入出力波形を示す
ものである。ＩＮは入力信号、ＯＵＴは出力信号、ＶＤ
Ｄは電源電圧、ＶＳＳはグランド電圧、ＶＴＰはＰチャ
ネルトランジスタのしきい電圧である。入力信号ＩＮが
Ｐチャネルトランジスタのしきい電圧ＶＴＰに満たない
時は出力信号ＯＵＴは論理値１であり、入力信号ＩＮが
Ｐチャネルトランジスタのしきい電圧ＶＴＰに達した時
点で出力信号ＯＵＴは論理値０に変化する。これにより
ビット線１２の電位が中間電位の時の誤動作を防ぐこと
ができる。なおインバータ回路１６にはシュミットトリ
ガ回路を用いるが、ビット線１２の電圧が確定するのに
十分な遅延を付加したものでもよい。
ものである。ＩＮは入力信号、ＯＵＴは出力信号、ＶＤ
Ｄは電源電圧、ＶＳＳはグランド電圧、ＶＴＰはＰチャ
ネルトランジスタのしきい電圧である。入力信号ＩＮが
Ｐチャネルトランジスタのしきい電圧ＶＴＰに満たない
時は出力信号ＯＵＴは論理値１であり、入力信号ＩＮが
Ｐチャネルトランジスタのしきい電圧ＶＴＰに達した時
点で出力信号ＯＵＴは論理値０に変化する。これにより
ビット線１２の電位が中間電位の時の誤動作を防ぐこと
ができる。なおインバータ回路１６にはシュミットトリ
ガ回路を用いるが、ビット線１２の電圧が確定するのに
十分な遅延を付加したものでもよい。
【００１２】図３はメモリの読み出しのタイミングを示
すものである。ＣＬＫ及び/ＣＬＫはクロック信号、Ｅ
Ｎはワード線のイネーブル信号、ＢＬはメモリセルから
論理値０を読み出すビット線、Ｔ１はビット線のプリチ
ャージ時間、Ｔ２はメモリアクセス時間、Ｔ３はメモリ
読み出し時間である。クロック信号ＣＬＫが論理値１に
なった時点でビット線のプリチャージを開始するが、ワ
ード線のイネーブル信号ＥＮは論理値０になっておりメ
モリアクセスは行わない。ビット線ＢＬの電位がプリチ
ャージ電位に達した時点で、プリチャージ回路をディス
エーブル状態になると共にワード線のイネーブル信号Ｅ
Ｎが論理値１になりメモリアクセスを開始する。
すものである。ＣＬＫ及び/ＣＬＫはクロック信号、Ｅ
Ｎはワード線のイネーブル信号、ＢＬはメモリセルから
論理値０を読み出すビット線、Ｔ１はビット線のプリチ
ャージ時間、Ｔ２はメモリアクセス時間、Ｔ３はメモリ
読み出し時間である。クロック信号ＣＬＫが論理値１に
なった時点でビット線のプリチャージを開始するが、ワ
ード線のイネーブル信号ＥＮは論理値０になっておりメ
モリアクセスは行わない。ビット線ＢＬの電位がプリチ
ャージ電位に達した時点で、プリチャージ回路をディス
エーブル状態になると共にワード線のイネーブル信号Ｅ
Ｎが論理値１になりメモリアクセスを開始する。
【００１３】以上のように本実施例によれば、プリチャ
ージに最も時間を要するビット線と同等の容量を付加し
たダミーのビット線１２とプリチャージの状態を検出す
る回路１６を設けることにより、従来のプリチャージ時
間とメモリアクセス時間の間の処理を行わない時間を取
り除くことができるためプリチャージとメモリアクセス
を連続して行うことができ、メモリの読み出し及び書き
込みを高速に行うことができる。
ージに最も時間を要するビット線と同等の容量を付加し
たダミーのビット線１２とプリチャージの状態を検出す
る回路１６を設けることにより、従来のプリチャージ時
間とメモリアクセス時間の間の処理を行わない時間を取
り除くことができるためプリチャージとメモリアクセス
を連続して行うことができ、メモリの読み出し及び書き
込みを高速に行うことができる。
【００１４】
【発明の効果】以上のように本発明は、プリチャージに
最も時間を要するビット線と同等の容量を付加したダミ
ーのビット線とプリチャージの状態を検出する回路を設
けることにより、プリチャージが終了した時点でメモリ
アクセスを開始することができ、メモリの高速な読み出
し及び書き込みを実現することができる。
最も時間を要するビット線と同等の容量を付加したダミ
ーのビット線とプリチャージの状態を検出する回路を設
けることにより、プリチャージが終了した時点でメモリ
アクセスを開始することができ、メモリの高速な読み出
し及び書き込みを実現することができる。
【図１】本発明の実施例におけるメモリ装置の構成図
【図２】同実施例におけるメモリ装置で用いるインバー
タ回路の入出力波形図
タ回路の入出力波形図
【図３】同実施例におけるメモリの読み出しのタイミン
グ図
グ図
【図４】従来のメモリ装置の構成図
【図５】従来の実施例におけるメモリの読み出しのタイ
ミング図
ミング図
１,２１ 行デコーダ ２,２２ 列デコーダ ３,２３ メモリセル群 ４,５,２４,２５ ワード線 ６,７,１５,２６,２７ ＡＮＤ回路 ８,９,１２,２８,２９ ビット線 １０,１１,１３,３０,３１ プリチャージ回路 １４ ディスチャージ回路 １６,１７ インバータ回路 １８ ＯＲ回路
Claims (1)
- 【請求項１】第１の複数のビット線のプリチャージを行
った後に前記第１の複数のビット線を介してメモリセル
の読み出しまたは書き込みを行うメモリ装置において、
第２のビット線と、前記第１の複数のビット線に同期し
て前記第２のビット線のプリチャージを行うプリチャー
ジ回路と、メモリセルの読み出しまたは書き込み時に前
記第２のビット線のディスチャージを行うディスチャー
ジ回路と、前記第２のビット線の電位により前記第１の
複数のビット線及び前記第２のビット線のプリチャージ
の状態を検出するプリチャージ検出回路と、前記プリチ
ャージ検出回路の出力により前記第２のビット線の電位
がプリチャージ電位に満たない時は前記第１の複数のビ
ット線及び前記第２のビット線のプリチャージを行い、
前記第２のビット線の電位がプリチャージ電位に達した
時点で前記第１の複数のビット線及び前記第２のビット
線のプリチャージを終了すると共に、メモリセルの読み
出しまたは書き込みを開始する制御回路とを備えたメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252192A JPH05290592A (ja) | 1992-04-13 | 1992-04-13 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9252192A JPH05290592A (ja) | 1992-04-13 | 1992-04-13 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05290592A true JPH05290592A (ja) | 1993-11-05 |
Family
ID=14056644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9252192A Pending JPH05290592A (ja) | 1992-04-13 | 1992-04-13 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05290592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801393A1 (en) * | 1996-04-09 | 1997-10-15 | STMicroelectronics S.r.l. | Circuit for determining completion of pre-charge of a generic bit line, particularly for non-volatile memories |
| US7817486B2 (en) | 2007-11-07 | 2010-10-19 | Panasonic Corporation | Semiconductor storage device |
-
1992
- 1992-04-13 JP JP9252192A patent/JPH05290592A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801393A1 (en) * | 1996-04-09 | 1997-10-15 | STMicroelectronics S.r.l. | Circuit for determining completion of pre-charge of a generic bit line, particularly for non-volatile memories |
| US6061273A (en) * | 1996-04-09 | 2000-05-09 | Sgs-Thomson Microelectronics S.R.L. | Pre-charge step determining circuit of a generic bit line, particularly for non-volatile memories |
| US7817486B2 (en) | 2007-11-07 | 2010-10-19 | Panasonic Corporation | Semiconductor storage device |
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