JP2002305437A

JP2002305437A - 低振幅電荷再利用型低電力ｃｍｏｓ回路装置、加算器回路及び加算器モジュール

Info

Publication number: JP2002305437A
Application number: JP2002022435A
Authority: JP
Inventors: Atsuki Inoue; 淳樹井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-02-02
Filing date: 2002-01-30
Publication date: 2002-10-18
Anticipated expiration: 2022-01-30
Also published as: US20020109530A1; US6803793B2; JP4313537B2

Abstract

(57)【要約】【課題】本発明は、電源電圧や閾値電圧を低減せず
に、回路速度を犠牲にすることなく低消費電力化を行な
えるＣＭＯＳ回路装置の提供を目的とする。【解決手段】本発明は、相補型パストランジスタ論理
回路（２）と、相補型パストランジスタ論理回路に接続
され、相補型パストランジスタ論理回路の相補型入力ノ
ードを低振幅電圧で駆動するスタティック型ドライバ
（１）と、スタティック型ドライバが相補型パストラン
ジスタ論理回路を駆動しないときに、相補型パストラン
ジスタ論理回路に接続され相補型パストランジスタ論理
回路の相補型入力ノード（４，５）で電荷を共有させる
電荷再利用回路（３）と、を具備したＣＭＯＳ回路装置
（８）である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低電力型ＣＭＯＳ
回路装置に関する。

【０００２】

【従来の技術】近年、回路面積密度の向上や動作周波数
の向上というテクノロジーの側面からだけでなく、携帯
端末やコンシューマー製品という応用面からも、低消費
電力技術はいっそう重要な技術となっている。ＣＭＯＳ
は、論理状態が変化するときに限り電力を消費するの
で、最も低電力型の論理の一つであり、最新のＬＳＩで
普及している。しかし、ＣＭＯＳ回路では、スケーリン
グで微細化が進むと、トランジスタの個数が増加し、こ
れに伴って、動的な電力消費が急速に増加する。ＣＭＯ
Ｓの動作時の消費電力は電源電圧の２乗に比例するの
で、電源電圧の低減は最も容易に低電力化できる技術で
ある。

【０００３】他方で、電源電圧は回路速度にも影響を与
える。トランジスタゲートへ加えられた電圧は、トラン
ジスタのコンダクタンスを決定し、コンダクタンスが大
きくなるほど，出力ノードを高速に充電することができ
る。しかしながら、電源電圧を低減させると、トランジ
スタの駆動電流の大幅な低減を同時に生ずるため、回路
速度の大幅な低減を生ずる。このとき、回路速度を多少
回復させるには、トランジスタの閾値電圧を低減するこ
とによって、駆動電流を少しでも大きくすることが有効
である。

【０００４】

【発明が解決しようとする課題】しかし、トランジスタ
の閾値電圧の低減は、ＯＦＦ時のリーク電流の増大を招
き、ＬＳＩのスタンバイ電力消費を増加させ、たとえ
ば、電池駆動式の携帯端末の電池寿命に深刻な影響を与
える。また、閾値電圧が今日のように十分低く設定され
るようになると、これ以上の閾値電圧の低減は難しくな
ってきている。

【０００５】また、電源電圧を低下させることなく、電
力消費を削減するため、論理回路への振幅電圧を低下さ
せることが考えられる。通常の低振幅回路の場合、動的
な低振幅ドライバを使用するため、論理の評価中に、少
なくとも一つのネット又は信号が浮遊し（フローティン
グ状態になり）、そして、通常、このネットの長さが長
くなり、多数の他のネットがこのネットの上に重なる。
そのため、この浮遊しているネットへのカップリングノ
イズが回路に故障若しくは低速化を生じさせる。

【０００６】このため、本発明は、電源電圧や閾値電圧
を低減せずに、回路速度を犠牲にすることなく低消費電
力化を図ることのできるＣＭＯＳ回路技術の提供を目的
とする。

【０００７】本発明の更なる目的は、上記ＣＭＯＳ回路
技術を適用したＳＯＩ装置を提供することである。

【０００８】

【課題を解決するための手段】上記従来技術の問題点を
解決するため、本発明は、電源電圧を低下させることな
く、振幅電圧だけを低減させるＣＭＯＳ回路を提案す
る。電力消費は振幅電圧に比例するので、振幅電圧を低
減させることにより、動的な電力低減が期待される。電
源電圧は低減しないので、ＣＭＯＳ回路のゲートへ印加
される電圧は減少せず、回路速度は維持される。また、
このＣＭＯＳ回路には、電荷再利用技術が適用される。
典型的なＣＭＯＳ回路の場合、出力ノードの蓄積された
全ての電荷は、論理状態が変化するとき、接地電位に捨
てられる。電荷再利用回路では、前のサイクル中に蓄積
された電荷を再利用し、電力消費を半分に削減すること
が可能である。

【０００９】このように、本発明のＣＭＯＳ回路は、振
幅電圧の低減技術と電荷再利用技術の両方の技術を用い
た新しい回路構成を有する。以下では、この新しい回路
構成を、低振幅電荷再利用型（Low Swing Charge Recyc
ling(LSCR)）回路構成とも称する。

【００１０】請求項１に係る発明によれば、ＣＭＯＳ回
路装置は、相補型パストランジスタ論理回路と、上記相
補型パストランジスタ論理回路に接続され、上記相補型
パストランジスタ論理回路の相補型入力ノードを低振幅
電圧で駆動するスタティック型ドライバと、上記スタテ
ィック型ドライバが上記相補型パストランジスタ論理回
路を駆動しないときに、上記相補型パストランジスタ論
理回路に接続され上記相補型パストランジスタ論理回路
の上記相補型入力ノードで電荷を共有させる電荷再利用
回路と、を含む。

【００１１】本発明によれば、スタティック型ドライバ
回路により、電源電圧を維持したまま振幅電圧を低減
し、かつ、電荷再利用回路によって、電源から供給され
る電荷を半分に抑えることができるので、回路速度を低
下させることなく、ＣＭＯＳ回路装置の消費電力を低減
させることができる。また、ドライバ回路がスタティッ
ク型であるため、全てのネット又は信号が、論理の評価
中に安定しているので、全てのパスが他のネットからの
カップリングに対して頑強性を備えたＣＭＯＳ回路装置
が実現できる。

【００１２】上記発明において、上記低振幅電圧の振幅
レベルは、グラウンド電位レベルから、電源電圧よりト
ランジスタの閾値電圧を減算した電位レベルである。

【００１３】上記発明において、上記スタティック型ド
ライバは、縦積みのトランジスタにより構成される。

【００１４】請求項４に係る発明によれば、低振幅電荷
再利用型ＣＭＯＳ回路装置は、駆動入力信号を受ける駆
動入力と、正及び補の相補型出力信号を発生する相補型
出力とを有し、論理動作を決める相補型パスゲート段
と、入力信号を受ける信号入力と、クロック信号を受け
るクロック入力とを有し、上記クロック信号が一方の状
態をとるときに上記相補型パスゲート段の上記駆動入力
へ供給される低振幅の相補型信号を発生する出力を有す
るスタティック型低振幅ドライバ段と、クロック信号を
受ける別のクロック入力を有し、上記クロック信号が他
方の状態をとるときに上記相補型パスゲート段の上記駆
動入力へ電荷供給された中間電位の相補型信号を発生す
る等化器段と、を具備したＣＭＯＳ回路装置である。

【００１５】本発明によれば、低振幅電圧ドライバが駆
動され、電源電圧を変えることなく、パスゲート段のソ
ース側へ入力される電圧振幅だけを低減することによ
り、消費電力を低減させることができる。論理演算を行
うトランジスタへの入力電圧を低減させる必要が無いた
め、トランジスタの駆動能力を犠牲にすることなく、回
路の動作速度を維持することが可能である。また、低振
幅電圧ドライバが駆動されないときには、低振幅電圧ド
ライバの駆動ノードが全て閉じられ、代わりに、等化器
段がオンして、電荷再利用を行なうことにより、消費電
力の低減が図られる。等化器段は、相補型の駆動入力を
接続して電荷共有を行い、両方のノードを駆動電位と接
地電位の中間の電位にプリチャージし、実効的な論理信
号振幅を従来型ＣＭＯＳ回路の半分とすることにより、
低電力化を実現する。

【００１６】また、上記ドライバ段は、スタティック回
路になるよう構成されている。これにより、ドライバ段
は、評価時には、全てのノードが電源若しくは接地電位
から駆動され、フローティング状態のノードを含まない
ので、評価時に誤動作や信号遅延を起こし難い。

【００１７】上記の本発明による低振幅電荷再利用型Ｃ
ＭＯＳ回路装置は、ＳＯＩ装置に適用した場合に、格別
の効果を奏する。ＳＯＩトランジスタは、絶縁体上に製
作され、寄生容量を殆ど伴わない。ＳＯＩトランジスタ
は、余分な寄生容量の充電／放電を行なう必要が無いの
で、低電力を実現するために優れた性質をもつ。ＳＯＩ
装置のボディは、互いに隔離され、共通ノードと接触さ
せるためには、設置面積の無駄が生じるので、一般に、
浮遊（フローティング）型が用いられる。浮遊ボディ装
置は、トランジスタをオンする間にゲート電圧に続いて
ボディ電圧が生じるので、接触型ボディ装置若しくは通
常のバルク装置よりもボディ効果が少なく、高いスイッ
チング速度を示す。パストランジスタのゲート、及び、
スタックトランジスタは、この優れた性質を利用する。

【００１８】しかし、浮遊ボディ電圧は、回路動作中に
変動し、ヒストリ(history)効果を生ずる。この現象の
時定数は、回路の通常のサイクル時間よりも十分に長
く、ボディ電圧はサイクル毎に変化し、これにより、回
路遅延に変動が生じる。

【００１９】これに対し、本発明のＣＭＯＳ回路装置に
よれば、パストランジスタのソース及びドレインの両ノ
ードは、常時、ある電圧に事前充電され（一致させら
れ）、ボディ電圧は、動作前にある一定の類似した電圧
にセットされ得る。浮遊ボディは、ボディ効果が少ない
ため、依然として、優れた速度性能を示す。したがっ
て、本発明によるＣＭＯＳ回路装置は、ＳＯＩ装置に非
常に適している。

【００２０】そこで、本発明は、低振幅電荷再利用型Ｃ
ＭＯＳ回路装置により構成されたＳＯＩ加算回路を提案
する。本発明による加算回路が、速度、消費電力の点で
従来技術による加算回路よりも優れていることが後述の
シミュレーションによって示される。

【００２１】本発明による加算回路装置は、低振幅ドラ
イブされた正及び補の相補型キャリー入力信号と、電荷
共有された正及び補の相補型キャリー入力信号を交互に
伝播するキャリー伝播回路と、生成信号を受け、低振幅
ドライブさせた正及び補の相補型生成信号を発生するス
タティック型低振幅ドライバ回路と、上記相補型キャリ
ー入力信号及び上記相補型生成信号と、伝搬信号とを受
け、上記伝搬信号によって制御され、上記相補型キャリ
ー入力信号と上記伝搬信号のＸＯＲ演算によって和信号
を生成するパスゲート回路と、上記スタティック型低振
幅ドライバ回路と交互に動作し、電荷共有が行われた相
補型生成信号を上記パスゲート回路へ供給する等化器回
路と、上記パスゲート回路に接続され、生成された和信
号をラッチするラッチ回路と、を具備した加算回路装置
である。

【００２２】かかる加算回路装置は、上述の本発明の低
振幅電荷再利用型ＣＭＯＳ回路装置の特徴を備えてい
る。

【００２３】また、上記本発明による加算回路装置を直
列に接続することにより、任意のビット数の加算器モジ
ュールが得られる。

【００２４】本発明による加算器モジュールは、加算さ
れるべきビット毎に設けられ、直列に接続された少なく
とも一つの加算回路と、キャリー入力信号を受け、電荷
共有された正及び補のキャリー入力信号を、直列に接続
された加算回路のうちの一方の端の加算回路へ供給する
キャリー入力信号等化器回路と、を有し、上記加算回路
は、低振幅ドライブされた正及び補の相補型キャリー入
力信号と、電荷共有された正及び補の相補型キャリー入
力信号を交互に伝播するキャリー伝播回路と、生成信号
を受け、低振幅ドライブさせた正及び補の相補型生成信
号を発生するスタティック型低振幅ドライバ回路と、上
記相補型キャリー入力信号及び上記相補型生成信号と、
伝搬信号とを受け、上記伝搬信号によって制御され、上
記相補型キャリー入力信号と上記伝搬信号のＸＯＲ演算
によって和信号を生成するパスゲート回路と、上記スタ
ティック型低振幅ドライバ回路と交互に動作し、電荷共
有が行われた相補型生成信号を上記パスゲート回路へ供
給する等化器回路と、上記パスゲート回路に接続され、
生成された和信号をラッチするラッチ回路と、を具備し
た、加算器モジュールである。

【００２５】さらに、上記加算器モジュールは、上記相
補型キャリー入力信号をビット直列に伝播させるキャリ
ー伝播路と、上記相補型キャリー入力信号をバイパスさ
せるキャリースキップ路と、上記ビット直列に伝播され
る相補型キャリー入力信号と上記バイパスされる相補型
キャリー入力信号の衝突を防止するキャリー衝突防止回
路と、を更に有する。

【００２６】

【発明の実施の形態】［実施例の概要］ＬＳＩの低電力
化のためには、電源電圧の低減が有効であることがよく
知られている。しかしながら、電源電圧の低減は、回路
速度の大幅な低減を招く。トランジスタの閾値電圧の低
減は、速度劣化を若干改善するが、大幅なリーク電流の
増加という欠点をもつ。本発明の実施例では、相補型パ
ストランジスタ論理を低振幅電圧で駆動し、電荷再利用
を使用することにより低電力化できる回路方式を提案す
る。また、本発明の実施例による回路方式では、電源電
圧を低減せず、電圧振幅のみを低減して、回路速度を保
ったまま低電力化する。本発明の実施例による回路方式
を採用した３２ビットの加算器を、速度、消費電力の点
から評価した結果、従来型ＣＬＡ加算器と比較して、遅
延電力積で約５３％の改善が見られることがわかった。
また、多段パストランジスタゲートのボディ効果による
速度劣化をＳＯＩデバイスにより低減できることを示
す。

【００２７】以下、添付図面を参照して本発明の実施例
を詳細に説明する。

【００２８】［低振幅電圧駆動と電荷再利用技術］ＣＭ
ＯＳのダイナミック消費電力が電源電圧(Ｖ_ｄｄ)と、振
幅電圧(Ｖ_ＳＷ)の両者に比例することは良く知られてい
る。一般のＣＭＯＳ回路では、電圧振幅は電源電圧と同
じ電圧になる構成をとる。このため、消費電力は電源電
圧の２乗に比例する。一方、振幅電圧を電源電圧より低
く設定すると、その分だけ、消費電力を低減することが
できる。図１に、その概念図を示す。本発明の場合、振
幅電圧はＶ_ｄｄ−Ｖ_ｔｈ(Ｖ_ｔｈはトランジスタの閾値
電圧）に低減されている。一方、各トランジスタはすべ
て電源電圧Ｖ_ｄｄで駆動されるため、駆動電流が低下せ
ず、従って回路速度の低下を招くことなく、低電力化で
きる。

【００２９】もう１つの低電力技術として電荷再利用技
術がある。電荷再利用技術は、一度、使用した電荷を再
度利用することにより、通常は捨てていた電荷を有効に
利用することによって、低電力化を図る技術である。こ
こで採用する相補型論理回路方式を使った場合の概念図
を図２に示す。左側の従来型の論理では、初期状態で正
補両論理に対応するノードには電荷Ｑが蓄積されてい
る。回路が駆動されるとき、どちらか一方のノードの電
荷が接地電位に捨てられて、両ノードの電位に差ができ
ることで、論理状態が検出される。最終状態では、再び
最初の状態に戻すために、電荷を失ったノードに電源よ
り電荷Ｑが供給される。

【００３０】一方、電荷再利用技術を用いた場合には、
初期状態では、正補両ノードにＱ／２の電荷が蓄積され
ている。回路が駆動される際に一方のノードは電源より
Ｑ／２の電荷を供給され、一方のノードの電荷は接地電
位に捨てられる。このため、駆動された後の状態は、従
来型と同等となる。最後に、両ノードをショートするこ
とにより、最終状態を初期状態に戻す。実際には図でス
イッチがＯＮになって、スイッチに電流が流れるときに
消費されるが、同図から明らかなように、同じ論理動作
を行なうために電源から供給される電荷が半分で済むた
め、理想的には消費電力を従来の半分に低減することが
できる。

【００３１】［従来型低振幅回路技術と低振幅電荷再利
用型論理回路］図３は、従来提案されている低振幅回路
技術によるＸＯＲゲートの構成図である。図４は、本発
明の一実施例による対応した低振幅電荷再利用回路（Ｌ
ＳＣＲ)を適用したＸＯＲゲートの構成図である。ま
た、図５は、従来技術によるＸＯＲゲートの動作タイミ
ング図であり、図６は、本発明の一実施例によるＸＯＲ
ゲートの動作タイミング図である。

【００３２】従来型低振幅回路技術(図３)では、ＸＯＲ
ゲートは、低振幅電圧ドライバ１００と、論理動作を決
める相補型ｎＭＯＳパスゲート２００とから構成され
る。ＣＬＫ信号が１のとき、低振幅電圧ドライバが駆動
され、パスゲートのソース側を低振幅電圧（Ｖ_ｄｄ−Ｖ
_ｔｈ)で駆動する。パスゲートの入力信号に応じて、Ｏ
ＵＴ及び

【００３３】

【外１】がＶ_ｄｄ−Ｖ_ｔｈ若しくは接地電位に駆動される(図
５)。尚、以下では、表記を簡単にするため、正の信号
Ａに対する補の信号

【００３４】

【外２】をＡ＼のように表わす。

【００３５】ＯＵＴ及びＯＵＴ＼は、次のステージのパ
スゲートに接続される。ドライバ回路１００はダイナミ
ックに駆動されるため、一方のノードはＶ_ｄｄ−Ｖ_ｔｈ
に駆動されるが、もう一方のノードは接地電位付近でフ
ローティングとなる。実際の実施形態ではパスゲートの
チェーンは、非常に長くなるケースが多く、多くの信号
が長く伸びた浮遊（フローティング）ノードにカップリ
ングすることになり、容量結合による誤動作や、信号遅
延の増大を招く欠点がある。従来型低振幅回路技術はダ
イナミック低振幅ドライバを使用することに特徴がある
ため、以下では、従来型低振幅回路をＬＳＤＤ（Low Sw
ing Dynamic Driver）型回路と呼ぶ。

【００３６】一方、図４に示す本発明の一実施例による
ＬＳＣＲ型論理回路は、低振幅電圧ドライバ１、論理動
作を決める相補型ｎＭＯＳパスゲート２、及び、電荷再
利用を行なうための等化トランジスタ(イコライザ)３か
ら構成される。ＣＬＫ信号が１の時に低振幅電圧ドライ
バが駆動されて、従来型と同様に相補出力信号のＯＵＴ
若しくはＯＵＴ＼がＶ_ｄｄ−Ｖ_ｔｈ若しくは接地電位に
駆動される。

【００３７】この際、従来方式の低振幅論理回路と異な
るのは評価がスタティックに行なわれるということであ
る。すなわち、ドライバ回路１がStatic型であるため、
評価時には全てのノードが電源もしくは接地電位から駆
動され、浮遊するノードを持たない。このため、評価時
にＬＳＤＤ方式のような誤動作や信号遅延を起こし難
い。一方、ＣＬＫ信号が０となった時は、ｎＭＯＳパス
ゲート２を駆動している駆動ゲートはすべて閉じられ、
代わりに等化トランジスタ３がＯＮして、ＯＵＴノード
とＯＵＴ＼ノードを接続して電荷共有が行なわれる。図
６に示すように、電荷共有が行なわれると、両ノードと
もに、Ｖ_ｄｄ−Ｖ_ｔｈと接地電位の中間の電位にプリチ
ャージされる。図より、実効的な論理信号振幅が従来型
の半分となり、低電力化を実現できることがわかる。従
来型及び低振幅電荷再利用型の両者とも、ＸＯＲゲート
の最終出力は差動センスアンプ型ラッチ回路（図示しな
い）で信号をラッチする。

【００３８】［低振幅電荷再利用型ＣＭＯＳ回路装置の
動作説明］図４に示されるように、振幅電圧を制限する
低振幅ドライバ１は、クロック信号によって作動され
る。ドライバ１によって駆動される信号は、パスゲート
回路２へ接続される。ドライバ１の出力は、パスゲート
回路２のトランジスタのソース若しくはドレインへ接続
され、これらのトランジスタのゲートは、通常の振幅電
圧によって駆動される。パスゲート回路２には、２本の
分路が存在する。一方は、「真」信号によって駆動さ
れ、もう一方は、相補信号によって駆動される。一方の
分路のノードは、常に、対応したノードを有する。一方
のノード（たとえば、ノード４）は真信号を表わし、他
方のノード（ノード５）は相補信号を表わす。

【００３９】ノード４及びノード５の二つのノードは、
トランジスタスイッチ（等化トランジスタ３）によって
接続される。ノード４は、トランジスタスイッチ３のソ
ースに接続され、ノード５はトランジスタスイッチ３の
ドレインに接続される。トランジスタ３のゲートは、ク
ロック信号（等化用信号）によって駆動される。このク
ロック信号は、ドライバゲートのクロック信号の相補信
号である。すなわち、ドライバ１が信号をパスゲート回
路２へ送るとき、等化用信号は、等化トランジスタをオ
フに切り換える。ドライバ１がオフにされたとき、等化
用信号は等化トランジスタ３をオンに切り換え、ノード
４及びノード５に蓄積された電荷が併せて利用される。
これにより、ノード４の電圧とノード５の電圧は一致す
る。

【００４０】図６に示されるように、回路動作は、等化
段階と評価段階の２段階により構成される。等化段階
中、ノード４及びノード５の二つのノードの電圧は、等
化トランジスタ３をオンに切り換えることにより等化さ
れる。低振幅ドライバ１は、ドライバ用クロックをオフ
にすることにより、これらのノード４及び５から切り離
される。回路が評価されるとき、等化トランジスタ３は
オフに切り換えられ、低振幅ドライバ１は回路を駆動す
る。ノード４とノード５の二つのノードのうちの一方の
ノードは、より高いレベル（Ｖ_ｄｄ−Ｖ_ｔｈ）へプルア
ップされ、他方のノードは、グラウンドへプルダウンさ
れる。これらの二つのノードの電圧差は後段で検出され
る。通常、後段には検知増幅器回路（たとえば、差動セ
ンスアンプ型ラッチ回路）が設けられる。

【００４１】［低振幅ドライバの構成について］本発明
による低振幅ドライバの形式は、大きく３種類に分類さ
れる。図７に示された本発明による低振幅ドライバの第
１実施例は、振幅レベルがグラウンドレベルからＶ_ｄｄ
−Ｖ_ｔｈレベルの形式である。図８に示された第２実施
例は、振幅レベルがＶ_ｔｈレベルからＶ_ｄｄレベルの形
式である。図９に示された第３実施例は、振幅レベルが
Ｖ_ｔｈレベルからＶ_ｄｄ−Ｖ_ｔｈレベルの形式である。
それぞれの形式について、図７〜９に示されるように、
タイプ１とタイプ２の二つの方式が考えられる。タイプ
１は、縦積みのトランジスタで構成された形式であり、
タイプ２は、インバータ形式ドライバをパスゲートでク
リップした形式である。

【００４２】典型的な低振幅ドライバの形式は、第１実
施例の２つの方式であると考えられ、本発明の種々の実
施例では、低振幅ドライバの第１実施例の形式のタイプ
１の方式を使用している。

【００４３】［１ビット加算器]次に、本発明の低振幅
電荷再利用技術を適用した本発明の別の実施例による１
ビット加算器を説明する。図１０は、本発明による１ビ
ット加算器の実施例の構成図である。同図には、１ビッ
ト加算器１０の論理パスゲート回路が示されている。１
ビット加算器には、低振幅ドライバ１（図示されない）
によって駆動されたキャリー入力信号Ｃ_ｉ−１及びＣ
_ｉ−１＼と、生成信号Ｇ_ｉ及びＧ_ｉ＼が供給される。キ
ャリー入力信号は、低振幅ドライバ１が駆動されないと
きには、等化器３（図示されない）によって電荷共有さ
れた相補型信号である。また、生成信号Ｇ_ｉ及びＧ_ｉ＼
は、１ビット加算器１０内で、低振幅ドライバ１３及び
等化器回路１４によって、低振幅電荷共有型の内部的生
成信号に変換される。

【００４４】１ビット加算器１０のｎＭＯＳパスゲート
のゲートは、伝搬信号Ｐ_ｉ及びＰ_ｉ＼によって制御され
る。キャリー出力信号Ｃ_ｉ及びＣ_ｉ＼は、たとえば、１
ビット加算器が直列接続された場合に、次段へのキャリ
ー入力となる。また、和信号Ｓ_ｉ及びＳ_ｉ＼は、キャリ
ー入力信号と伝搬信号のＸＯＲ演算で生成される。

【００４５】尚、１ビット加算器１０への入力信号をＡ
_ｉ及びＢ_ｉとすると、生成信号Ｇ_ｉ及び伝搬信号Ｐ
_ｉは、それぞれ、Ｇ_ｉ＝Ａ_ｉ＊Ｂ_ｉ（論理積）

【００４６】

【数１】（排他的論理和）で与えられる。信号Ａ_ｉ、Ｂ_ｉ、Ｇ_ｉ
及びＰ_ｉの論理振幅は、Ｖ_ｄｄである。

【００４７】［４ビット加算器モジュール］図１１は、
本発明の他の実施例によるキャリースキップ型４ビット
加算器モジュール２０の構成図である。図１０を参照し
て説明した１ビット加算器１０を直列に接続すること
で、図１１に示す４ビット加算器モジュールを容易に構
成できる。

【００４８】キャリーの伝播が各ビットを直列に伝播す
るキャリー伝播路２１及び２２の遅延を低減するために
キャリー信号のバイパストランジスタ２５及び２６を含
むバイパス路２３及び２４を加えて、４ビットのキャリ
ースキップ構成となっている。この際、ビット直列に伝
播するキャリー信号とバイパスキャリー信号が衝突し
て、伝播遅延が増大するのを防ぐために、たとえば、伝
播路２１上のトランジスタ１２と、バイパス路２３上の
トランジスタ２５とを排他的に制御して、キャリー衝突
防止制御を行なっている。

【００４９】図示された４ビット加算器モジュール２０
へのキャリー入力信号Ｃ_ｉｎ及びＣ _ｉｎ＼は、同図で
は、低振幅ドライバ１（図示せず）を介して与えられ
る。低振幅ドライバ１が駆動されているときには、低振
幅電圧制御されたキャリー入力信号が与えられる。低振
幅ドライバ１が駆動されないときには、等化器（等化用
のトランジスタ）２７が駆動され、キャリー入力信号Ｃ
_ｉｎ及びＣ_ｉｎ＼として、電荷共有された信号が供給さ
れる。

【００５０】また、４ビット加算器モジュール２０のビ
ット毎の生成信号Ｇ_０及びＧ_０＼、Ｇ_１及びＧ
_１＼、．．．は、たとえば、低振幅トライステートイン
バータ１３及び等化器１４によって、低振幅電荷再利用
型の信号として供給される。

【００５１】４ビット加算器モジュール２０内を伝播す
るキャリー信号は低振幅信号であるが、等化用のトラン
ジスタ２７は、すべての低振幅ノードには設けず、低振
幅ドライバ１の出力側だけに設けている。これは、パス
トランジスタが相補信号によって制御されるため、パス
トランジスタのどちらか一方のソースをショートすれば
十分であるからである。また、図１１では最終段の差動
センスアンプ型ラッチは省略されている。

【００５２】キャリー信号は、この回路内を伝搬し、Ｃ
_ｏｕｔとＣ_ｏｕｔ＼の間の差電圧は増幅され、検知増幅
器フリップフロップ（図示せず）にラッチされる。Ｐ_０
Ｐ_１Ｐ_２Ｐ_３によってゲート制御されたバイパストラン
ジスタと、ローカルキャリー回路との間には、競合関係
が存在しないことに注意する必要がある。各ビットの和
信号は、パスゲートＸＯＲによって生成され、検知増幅
器フリップフロップ（図示せず）にラッチされる。

【００５３】［マルチビット加算器］上述の本発明の実
施例による４ビット加算器モジュールを更に直列接続す
ることにより、任意のビット数のマルチビット加算器５
０を構成することができる。図１２は、このような本発
明の一実施例によるマルチビット加算器の構成図であ
る。図１２に示されたマルチビット加算器５０は、全振
幅の相補型キャリー入力信号を受け、低振幅の相補型キ
ャリー入力信号を生成する低振幅ドライバ４０と、その
後に続く、直列接続された４ビット加算器モジュール２
０と、を含む。各４ビット加算器モジュール２０の出力
は、差動センスアンプ型ラッチ回路３０へ供給され、全
振幅型のビット加算結果Ｓ_ｉ及びＳ_ｉ＼を生じる。キャ
リー出力信号Ｃ_ｏｕｔ及びＣ_ｏｕｔ＼も差動センスアン
プ型ラッチ回路３０を介して出力される。

【００５４】各４ビット加算器モジュール２０間を伝播
する内部的なキャリー信号は、低振幅型の信号である。

【００５５】より大きな幅を持った加算器を構成する
際、高速化のためには、キャリーのバイパス経路を多重
化する必要があるが、モジュール化の容易さや他の方式
との比較の容易さという観点から、本発明の更なる実施
例では、この４ビット加算器モジュールを１６個直列に
接続することにより、６４ビット加算器を０．０８μｍ
ＳＯＩテクノロジーで設計した。本実施例の６４ビット
加算器は、モジュールの構造により３２ビット加算器と
しても評価することができる。図１３は、本発明の更な
る実施例による６４ビット加算器モジュールのチップ写
真である。浮動ボディＳＯＩを使用した加算器の大きさ
は、２３μｍ×８４０μｍである。

【００５６】［ＳＯＩ装置への適用］ＬＳＤＤ方式及び
ＬＳＣＲ方式ともにバルクＣＭＯＳ、ＳＯＩ−ＣＭＯＳ
のどちらでも設計することができる。しかしながら、両
者とも論理動作には直列パストランジスタを多用する。
このため、バルクＣＭＯＳではパスゲートトランジスタ
のウェル電位が固定され、ボディ効果のための閾値電圧
が高くなり、遅延が増大する。

【００５７】一方、フローティングボディのＳＯＩを用
いることによってウェル電位がソースとのカップリング
によって高くなり、ボディ効果を低減して、遅延の増加
を抑えることができる。０．０８μｍＳＯＩデバイスで
設計した６４ビット加算器の遅延時間をボディコンタク
ト付で設計した場合とフローティングボディで設計した
場合で比較した結果を図１４に示す。

【００５８】６４ビット加算器では２１個のトランジス
タが直列に接続されるパスがクリティカルパスとなる。
シミュレーションでは、ボディコンタクトを取るために
必要な、余分の容量は含まれていないため、この比較は
ボディ効果の影響のみを評価していることになる。同図
より、電源電圧１．３Ｖで１３％、電源電圧０．９Ｖで
２４％の遅延時間の改善が見られることがわかる。

【００５９】一方、フローティングボディのＳＯＩで
は、ボディ電位が過去の履歴を反映して大きく変動す
る、いわゆるヒストリ（history）効果が知られてい
る。特にパストランジスタ論理を全振幅（フルスイン
グ）でスタティックな論理で使用すると、ソース電位、
ドレイン電位ともに接地電位から電源電位までの範囲で
動くため、ボディ電位の変動が大きくヒストリ効果によ
る遅延時間変動の範囲が広いことが知られている。

【００６０】本発明の低振幅電荷再利用方式の場合、サ
イクル毎に等化（イコライゼーション）動作によって、
パスゲートトランジスタのソース、ドレイン電位がほぼ
同一の電位にリセットされる動作を繰り返すこと、ソー
ス、ドレインの電位変動範囲が接地電位からＶ_ｄｄ−Ｖ
_ｔｈに制限されていることなどにより、ヒストリ効果に
よる遅延時間変動、すなわち、動作速度のばらつきを小
さくすることができる。４ビット加算器のクリティカル
パス遅延を５００ＭＨｚで１０００サイクルに亘ってシ
ミュレーションした際のヒストリ効果による遅延時間変
動は０．２％以下であることが確かめられた。

【００６１】［ボディ効果による駆動電流の減少］次
に、ボディ効果についてより詳細に説明する。通常トラ
ンジスタの駆動電流はソース（Ｓ）電位とボディ（Ｂ）
電位が同電位として計算される。つまりｎＭＯＳではソ
ース電位がグランド電位、ｐＭＯＳではソース電位が電
源電位として考えられる。単純なインバータでは確かに
この仮定は正しいが、多入力のＮＡＮＤゲートやＮＯＲ
ゲートのようにトランジスタが直列に接続された場合
や、パストランジスタ論理のように直列に接続されたト
ランジスタをソース側から駆動するような場合、このよ
うな仮定は正しくない。たとえば２入力ＮＡＮＤゲート
の出力側に近いｎＭＯＳトランジスタのソースノード
は、もう一方のトランジスタのドレイン端子に接続され
るが、スイッチング動作中、このノードの電位はグラン
ド電位よりも高い電位となる。この時、このトランジス
タのボディ電位がグランドに接地されているとするとこ
のトランジスタのソース電位はボディ電位よりも高い電
位となり、実効的にボディ電位が逆バイアスでソース電
位に対して負電位にバイアスされる。さらに、ゲート−
ソース電位も通常印加される電圧より小さくなるため、
この２つの効果によってトランジスタの駆動電流が減少
する。

【００６２】［ＳＯＩにおけるボディ効果］ＳＯＩでは
構造上、ボディ端子を取り出すことが難しい。仮に取り
出せたとしても取り出すための構造による面積増加や、
寄生容量の増加などを伴う。このため、一般には、ボデ
ィをフローティング状態のままにするフローティングボ
ディタイプのＳＯＩが多く用いられる。フローティング
ボディタイプのＳＯＩでは、ソース−ボディ間やドレイ
ン−ボディ間のＰＮ接合のリーク電流や、チャネルに電
流が流れたときにドレイン端で発生する少数キャリヤ電
流（いわゆる基盤電流）、さらに、ボディとゲート、ボ
ディとソース、及び、ボディとドレインにそれぞれ存在
する寄生容量によるカップリング効果などによって、ボ
ディ電位が決まる。しかしながら、ボディ電位は一定で
はなく、トランジスタの状態によって大きく変化する。
変化する速さはリーク電流などによる、比較的ゆっくり
した変動要因では通常μｓのオーダーとなり、容量カッ
プリングによる変動はｐｓのオーダーとなる。μｓオー
ダーのゆっくりしたボディ電位の変動は、回路動作にと
っては、スイッチングの特性（遅延など）が毎回変化す
る現象となって現れる。このため、回路動作が、その回
路の以前の履歴に依存するという意味で、ヒストリ効果
を持つ。このヒストリ効果の大きさは、ボディ電位の変
動の大きさに依存する。ボディ電位の変動は、他の端子
の電位の変動に依存するため、他の端子の変動幅が大き
い回路ほど、ヒストリ効果が大きくなる。特に、パスゲ
ート構造のトランジスタでは、ソース、ドレインともに
接地電位から電源電位まで変動するため、ヒストリ効果
が（縦積み回路と比較して）大きくなる。

【００６３】［本発明の低振幅電荷再利用技術をＳＯＩ
トランジスタへ適用した場合のヒストリ効果]本発明の
実施例では、次の２つの特長により、ヒストリ効果を低
減できると期待される。

【００６４】第一に、論理動作を行うｎＭＯＳトランジ
スタネットワークがパスゲートで構成されるが、ソース
およびドレイン電位が低振幅動作するため、ボディ電位
の変動幅を小さくできる。

【００６５】第二に、パスゲートのソース及びドレイン
電位は回路動作前の等化動作によって、毎回ほぼ同等の
電位にリセットされるため、回路動作前の電位変動幅を
小さくできる。

【００６６】

【実施例】［加算器の比較］本発明の低振幅電荷再利用
方式による３２ビット加算器を、他のアーキテクチャ、
他の回路方式の加算器と比較した結果について説明す
る。この比較例では、４ビット毎のキャリースキップ方
式を採用し、４ビットのモジュールを直列に接続してい
るため、ビット幅が大きくなると遅延時間が急激に大き
くなる。また、３２ビット以上の幅を持つ加算器には多
重バイパスのキャリースキップ機構などを追加する必要
がある。

【００６７】本例では、以下の４タイプの３２ビット加
算器について、速度、消費電力の点から比較した。

【００６８】（１）直列ＣＬＡ方式：８個の４ビットＣ
ＬＡ（キャリー・ルック・アヘッド）加算器を直列接続
した加算器である。回路方式は従来のスタティックＣＭ
ＯＳを採用する。この方式は、アーキテクチャとして
は、本発明の実施例による加算器と同等であり、回路方
式に従来の全振幅（フルスイング）型ＣＭＯＳを使用し
た。

【００６９】（２）マルチレベルＣＬＡ方式：４ビット
ＣＬＡと８ビットＣＬＡを組み合わせた従来型のＣＬＡ
方式の加算器である。回路方式は（１）と同じ全振幅の
ＣＭＯＳである。本方式は、直列ＣＬＡと区別するた
め、マルチレベルＣＬＡ方式と呼ぶ。

【００７０】（３）ＬＳＤＤ方式：ＬＳＤＤ方式の３２
ビット加算器である。４ビットのキャリースキップ加算
器を８個直列につなげた構成を持つ。アーキテクチャと
しては、本発明の実施例による加算器と同等であり、信
号駆動方法が異なる。

【００７１】（４）ＬＳＣＲ方式：本発明の低振幅電荷
再利用方式による３２ビット加算器である。４ビット加
算器モジュールを８個直列に接続した構成を持つ。

【００７２】図１５は各加算器の遅延時間の電源電圧依
存性を示すグラフであり、図１６は各加算器の消費電力
の電源電圧依存性を示すグラフである。消費電力の評価
には入力として擬似乱数を使用し、クロック周期１００
ＭＨｚで行なった。図１５及び１６からわかるように、
遅延時間は、直列ＣＬＡが最も遅く、他の加算器は、ほ
ぼ同程度の遅延時間であることがわかる。また、消費電
力は、マルチレベルＣＬＡが最も大きく、直列ＣＬＡが
最も小さい。

【００７３】図１５及び１６には、４つの加算器の評価
結果がまとめられている。直列ＣＬＡでは、消費電力を
抑えることができるが、遅延時間の増大を招き、マルチ
レベルＣＬＡでは、遅延時間を抑えることができるが、
消費電力が大きくなってしまうことがわかる。すなわ
ち、従来型全振幅のＣＭＯＳ加算器では、遅延時間と消
費電力の両者を共に小さくすることが難しい。一方、低
振幅ＣＭＯＳを採用したＬＳＤＤ方式及びＬＳＣＲ方式
の加算器では、遅延時間と消費電力を両立させることが
可能であることがわかる。特に、電荷再利用技術を採用
したＬＳＣＲ方式は、マルチレベルＣＬＡと比較して４
９％%の電力の削減ができ、ＬＳＤＤ方式と比較しても
１０％の電力削減ができる。

【００７４】図１７は、ＬＳＤＤ方式と、ＬＳＣＲ方式
の消費電力の各部分の比較を示すグラフである。消費電
力は、クロック駆動部分、制御信号生成の全振幅信号部
分、及び、低振幅信号部分に大別される。この中で低振
幅信号部分の消費電力が、電荷再利用技術の採用により
２４％削減された。このため、消費電力全体としては１
０％が削減された。電荷再利用による消費電力削減が５
０％に満たなかったのは主として、新たに追加されたト
ランジスタの寄生部分からの寄与が原因と考えられる。

【００７５】以上の通り、本発明は、低振幅論理回路と
電荷再利用技術を用いた新しい低消費電力回路技術を提
案した。本発明の技術は、電源電圧を下げずに電圧振幅
だけを下げることで、遅延時間に対するペナルティなし
に消費電力を削減することが可能である。また、回路技
術を加算器に適用して、性能を他の方式と比較、評価し
た。この結果、従来の全振幅のＣＭＯＳ技術では、遅延
時間と消費電力の両者を小さく抑えることは難しいが、
低振幅論理回路技術を適用した回路では、両者を両立で
きることがわかった。また、電荷再利用技術の適用によ
り従来型低振幅論理回路技術と比較して、全体として１
０％の電力削減が可能である。

【００７６】

【発明の効果】本発明によれば、スタティック型ドライ
バ回路により、電源電圧を維持したまま振幅電圧を低減
し、かつ、電荷再利用回路によって、電源から供給され
る電荷を半分に抑えることができるので、回路速度を低
下させることなく、ＣＭＯＳ回路装置の消費電力を低減
させることができる。また、ドライバ回路がスタティッ
ク型であるため、全てのネット又は信号が、論理の評価
中に安定しているので、全てのパスが他のネットからの
カップリングに対して頑強性を備えたＣＭＯＳ回路装置
が実現できる。

【図面の簡単な説明】

【図１】低振幅電圧駆動技術の概念図である。

【図２】電荷再利用技術の概念図である。

【図３】従来技術によるＸＯＲゲートの構成図である。

【図４】本発明の一実施例による低振幅電荷再利用型Ｘ
ＯＲゲートの構成図である。

【図５】従来技術のＬＳＤＤ方式による動作タイミング
図である。

【図６】本発明の一実施例による低振幅電荷再利用回路
の動作タイミング図である。

【図７】本発明による低振幅ドライバの第１実施例の構
成図である。

【図８】本発明による低振幅ドライバの第２実施例の構
成図である。

【図９】本発明による低振幅ドライバの第３実施例の構
成図である。

【図１０】本発明による１ビット加算器の実施例の構成
図である。

【図１１】本発明の一実施例によるキャリースキップ型
４ビット加算器モジュールの構成図である。

【図１２】本発明の一実施例によるマルチビット加算器
の構成図である。

【図１３】本発明の一実施例による６４ビット加算器の
チップ構造図である。

【図１４】ボディコンタクト付き設計とフローティング
ボディ設計の３２ビット加算器の増加遅延速度を比較す
るグラフである。

【図１５】加算器の遅延時間の電源電圧依存性を示すグ
ラフである。

【図１６】加算器の消費電力の電源電圧依存性を示すグ
ラフである。

【図１７】ＬＳＤＤ方式とＬＳＣＲ方式の消費電力の比
較を示すグラフである。

【符号の説明】

１，１３，４０低振幅ドライバ２，１１パスゲート３，１４等化器８ＸＯＲゲート回路１０１ビット加算器１２，２５，２６キャリー衝突防止制御用トランジ
スタ２１，２２キャリー伝播路２３，２４キャリーバイパス路２０４ビット加算器モジュール３０差動センスアンプ型ラッチ回路５０マルチビット加算器

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B016 AA03 BA03 CA01 FA01 GA02 5J042 BA14 CA08 CA19 CA26 DA02 5J056 AA03 AA05 BB17 CC00 DD13 DD29 EE11 FF01 FF09

Claims

【特許請求の範囲】

【請求項１】相補型パストランジスタ論理回路と、上記相補型パストランジスタ論理回路に接続され、上記
相補型パストランジスタ論理回路の相補型入力ノードを
低振幅電圧で駆動するスタティック型ドライバと、上記スタティック型ドライバが上記相補型パストランジ
スタ論理回路を駆動しないときに、上記相補型パストラ
ンジスタ論理回路に接続され上記相補型パストランジス
タ論理回路の上記相補型入力ノードで電荷を共有させる
電荷再利用回路と、を具備したＣＭＯＳ回路装置。
【請求項２】上記低振幅電圧の振幅レベルは、グラウ
ンド電位レベルから、電源電圧よりトランジスタの閾値
電圧を減算した電位レベルである、請求項１記載のＣＭ
ＯＳ回路装置。
【請求項３】上記スタティック型ドライバは、縦積み
のトランジスタにより構成される、請求項１又は２記載
のＣＭＯＳ回路装置。
【請求項４】駆動入力信号を受ける駆動入力と、正及
び補の相補型出力信号を発生する相補型出力とを有し、
論理動作を決める相補型パスゲート段と、入力信号を受ける信号入力と、クロック信号を受けるク
ロック入力とを有し、上記クロック信号が一方の状態を
とるときに上記相補型パスゲート段の上記駆動入力へ供
給される低振幅の相補型信号を発生する出力を有するス
タティック型低振幅ドライバ段と、クロック信号を受ける別のクロック入力を有し、上記ク
ロック信号が他方の状態をとるときに上記相補型パスゲ
ート段の上記駆動入力へ電荷供給された中間電位の相補
型信号を発生する等化器段と、を具備したＣＭＯＳ回路
装置。
【請求項５】低振幅ドライブされた正及び補の相補型
キャリー入力信号と、電荷共有された正及び補の相補型
キャリー入力信号を交互に伝播するキャリー伝播回路
と、生成信号を受け、低振幅ドライブさせた正及び補の相補
型生成信号を発生するスタティック型低振幅ドライバ回
路と、上記相補型キャリー入力信号及び上記相補型生成信号
と、伝搬信号とを受け、上記伝搬信号によって制御さ
れ、上記相補型キャリー入力信号と上記伝搬信号のＸＯ
Ｒ演算によって和信号を生成するパスゲート回路と、上記スタティック型低振幅ドライバ回路と交互に動作
し、電荷共有が行われた相補型生成信号を上記パスゲー
ト回路へ供給する等化器回路と、上記パスゲート回路に接続され、生成された和信号をラ
ッチするラッチ回路と、を具備した加算回路装置。
【請求項６】加算されるべきビット毎に設けられ、直
列に接続された少なくとも一つの加算回路と、キャリー入力信号を受け、電荷共有された正及び補のキ
ャリー入力信号を、直列に接続された加算回路のうちの
一方の端の加算回路へ供給するキャリー入力信号等化器
回路と、を有し、上記加算回路は、低振幅ドライブされた正及び補の相補型キャリー入力信
号と、電荷共有された正及び補の相補型キャリー入力信
号を交互に伝播するキャリー伝播回路と、生成信号を受け、低振幅ドライブさせた正及び補の相補
型生成信号を発生するスタティック型低振幅ドライバ回
路と、上記相補型キャリー入力信号及び上記相補型生成信号
と、伝搬信号とを受け、上記伝搬信号によって制御さ
れ、上記相補型キャリー入力信号と上記伝搬信号のＸＯ
Ｒ演算によって和信号を生成するパスゲート回路と、上記スタティック型低振幅ドライバ回路と交互に動作
し、電荷共有が行われた相補型生成信号を上記パスゲー
ト回路へ供給する等化器回路と、上記パスゲート回路に接続され、生成された和信号をラ
ッチするラッチ回路と、を具備する、加算器モジュー
ル。
【請求項７】上記加算器モジュールは、上記相補型キャリー入力信号をビット直列に伝播させる
キャリー伝播路と、上記相補型キャリー入力信号をバイパスさせるキャリー
スキップ路と、上記ビット直列に伝播される相補型キャリー入力信号と
上記バイパスされる相補型キャリー入力信号の衝突を防
止するキャリー衝突防止回路と、を更に有する、請求項
６記載の加算器モジュール。