JP6232211B2 - 半導体スイッチ回路 - Google Patents
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かかる高周波スイッチICにおいて、スイッチ素子としては、ダイオード、FET等が用いられており、特に、FETを用いたスイッチICは小型で、低消費電流が特徴である。
そして、ON状態におけるスイッチ素子の抵抗値はON抵抗と称され、また、OFF状態におけるスイッチ素子の容量値はOFF容量と称される。
スイッチ回路は、かかるスイッチ素子のON状態とOFF状態を切り替えることで、必要な経路間を接続したり、切断したりすることで所望の端子間の切替を行うようになっている。
この論理制御回路あるいはロジックデコーダ回路を、高周波スイッチICに搭載する利点としては、一つには、切替経路数、すなわち、状態数が多いスイッチの制御信号線数を削減できることにある。
また、もう一つには、切替電圧を、実際に高周波スイッチ素子を切り替える電圧と別に設定できることにあり、このような機能は、論理制御回路あるいはロジックデコーダ回路に、レベルシフト機能を設けることで容易に実現可能である。
この高周波スイッチ回路は、論理制御回路DECと、高周波スイッチ部としてSPDT(Single-Pole Double-Throw)、すなわち、単極双投スイッチとが設けられて構成されたものである。
かかる論理制御回路DECにより、スイッチSW1のFETのゲートには、制御信号CTLをインバータINV1Bにより反転した信号が、スイッチSW2のFETのゲートには、制御信号CTLを2つのインバータINV0,INV2Bにより反転した信号が、それぞれ印加されるようになっている。したがって、スイッチSW1とSW2には、互いに逆相の信号が印加され、いずれか一方がON、他方がOFFとされるようになっている。
その結果、個別端子P1、P2のいずれか一方と共通端子PCとの間に通過経路が形成され、単極双投スイッチとして機能することが可能となっている。
まず、FETスイッチの切替時間は、基本的にはFETゲート容量Cgと、外部に接続するゲート抵抗Rgの時定数τ=Rg・Cgにより定まる。
なお、先の図6、図7において、ゲート抵抗はRg1、Rg2と表されている。
切替時間を高速化するには、時定数τを小さくする必要があり、ゲート抵抗Rg、ゲート容量Cg共に小さいほうが、切替時間は速くなる。
なお、上述のような従来回路としては、例えば、特許文献1等に開示されたものがある。
ゲート抵抗Rgは、スイッチ素子を駆動するために必要なDCバイアスをFETに供給しつつ、制御電圧を供給する回路と遮断する目的で用いられるものであり、その値を小さくすると、遮断不十分となり、挿入損失が増加することとなる。
このため、時定数τを小さくする目的だけでゲート抵抗Rgを小さくすることはできない。
例えば、GaAs FETを用いた高周波スイッチIC回路では、通常、nチャンネルFETだけで回路は構成されるので、コンプリメンタリ型インバータが使用されることはない。そのため、論理制御回路は、抵抗負荷型インバータを基本とするものが用いられる。
したがって、高周波スイッチICに用いる場合には、駆動するスイッチ素子の容量、必要とされる切替時間、許容される消費電流を勘案して最適に設計することになるので、他の特性に影響を与えず、ひとつ特性だけを大きく改善することは難しい。
少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力する論理制御回路と、
前記論理制御回路の負荷抵抗器の接続と短絡を行う切替加速回路とを具備してなる半導体スイッチ回路であって、
前記切替加速回路は、前記スイッチ素子のオン、オフに応じて、前記論理制御回路の出力段に設けられた前記負荷抵抗器の接続と短絡を切替可能に構成されてなり、前記負荷抵抗器の接続と短絡の切替を前記切替加速回路に設けられたチャージポンプ回路の出力電圧を用いて行うことで前記スイッチ素子の導通、非導通を高速で切替可能としてなるものである。
また、静電容量の小さなキャパシタを用いることができるので、回路レイアウトの小型化、コストダウンを図ることができる。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の基本回路構成例について、図1を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、高周波スイッチ部(図1においては「SPDT」と表記)101と、第1及び第2の切替加速回路(図1においては、それぞれ「STA1」、「STA2」と表記)102,103と、論理制御回路(図1においては「DEC」と表記)104とに大別されて構成されたものとなっている。
論理制御回路104は、外部から供給される外部制御信号CTLに応じて、スイッチ素子1,2のオン、オフ状態を制御する駆動制御信号VCTL1,VCTL2を出力可能に構成されてなるものである。
かかる構成は、スイッチ素子1,2のオン、オフ時に、第1及び第2の切替加速回路102,103により負荷抵抗器7a−3,7b−3を接続、又は、短絡することで、スイッチ素子1,2の切替時間の向上を図るようにしたものである(詳細は後述)。
また、論理制御回路104は、2つのインバータ(図1においては、それぞれ「INV1」、「INV2」と表記)7a,7bを用いてなり、一方のインバータ7aにより駆動制御信号VCTL1が出力され、スイッチ素子1のオン、オフが制御されるようになっている一方、他方のインバータ7bにより駆動制御信号VCTL2が出力され、スイッチ素子2のオン、オフが制御されるようになっている。
なお、図1に示された基本回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、理解を容易にするため、図2においては、エンハンスメント型の電界効果型トランジスタを白抜き記号で表記する一方、ディプレッション型の電界効果型トランジスタを通常の記号で表記したものとしている。
さらに、共通端子33は、バイアス抵抗器(図2においては「Rbias」と表記)25を介して電源電圧VDDが印加されるようになっている。
インバータ7a,7bは、基本的に同一構成を有してなるものであるので、以下のインバータ7aの具体的構成の説明においては、各構成要素の符号の後に、対応するインバータ7bの構成要素の符号を括弧で示し、インバータ7bの構成の説明に代えることとする。
FET7a−1(7b−1)のドレイン(又はソース)は、電源電圧VDDが印加されるようになっている一方、ソース(又はドレイン)は負荷抵抗器7a−3(7b−3)を介してFET7a−2(7b−2)のソース(又はドレイン)に接続されている。
なお、FET7a−2のゲートD1Bには外部制御信号CTLが印加される一方、FET7b−2のゲートD2Bには外部制御信号CTLが外部制御信号用インバータ8で反転されて印加されるようになっている。
第1の切替加速回路102は、切替加速回路用インバータ(図2においては「INV1A」、「INV2A」と表記)3a(3b)と、切替加速回路用バッファ(図2においては「BF1A」、「BF2A」と表記)4a(4b)と、切替加速回路用チャージポンプ(図2においては「CP1」、「CP2」と表記)5a(5b)と、エンハンスメント型の切替加速回路出力FET(図2においては「EFETSW1」、「EFETSW2」と表記)6a−1(6b−1)とを主たる構成要素として構成されたものとなっている。
また、切替加速回路用バッファ4a(4b)は、エンハンスメント型の2つのFET4a−1,4a−2(4b−1,4b−2)から構成されたものとなっている。
かかる構成においては、第1のFET4a−1がいわゆるプルアップスイッチとして、また、第2のFET4b−2がいわゆるプルダウンスイッチとして、それぞれ機能するようになっている。
すなわち、キャパシタ5a−1(5b−1)の一端は、先に述べたように第1切替加速回路用バッファ4a(4b)の第1及び第2のFET4a−1,4a−2(4b−1,4b−2)の相互の接続点に接続される一方、他端はダイオードスイッチ5a−2(5a−2)のカソードに接続されると共に、その接続点は、ゲート抵抗器(図2においては「RSW1」、「RSW2」と表記)6a−2(6b−2)を介して切替加速回路出力FET6a−1(6b−1)のゲートに接続されたものとなっている。
そして、切替加速回路出力FET6a−1(6b−1)のドレイン(又はソース)は、負荷抵抗器7a−3(7b−3)とFET7a−1(FET7b−1)との接続点に接続される一方、切替加速回路出力FET6a−1(6b−1)のソース(又はドレイン)は、負荷抵抗器7a−3(7b−3)とFET7a−2(FET7b−2)との接続点に接続されている。
すなわち、FET8−1のドレイン(又はソース)には、抵抗器8−2を介して電源電圧VDDが印加されるようになっている一方、FET8−1のソース(又はドレイン)は、グランドに接続されたものとなっている。
そして、FET8−1のゲートには、外部制御信号CTLが印加されるようになっている。
なお、FET8−1のドレイン(又はソース)と抵抗器8−2の相互の接続点には、外部制御信号CTLの反転信号CTL2が得られ、既に述べたようにインバータ3b等へ供給されるようになっている。
制御信号入力端子34に外部制御信号CTLが印加されると、外部制御信号CTLは、第1の切替加速回路102、インバータ7a、及び、外部制御信号用インバータ8へ、それぞれ入力される。
インバータ7aにおいては、入力された外部制御信号CTLはFET7a−2のゲートに印加される。
したがって、インバータ7aにおいては、FET7a−1が非導通状態となる一方、FET7a−2は導通状態となる。
その結果、インバータ7aからは論理反転された外部制御信号CTLが、ゲート信号VCTL1としてゲート抵抗器21を介して第1のFET1のゲートへ出力され、第1のFET1は非導通状態となる。
また、切替回路用バッファ4aによりバッファ増幅された外部制御信号CTLの反転信号は、切替加速回路用チャージポンプ5aのトリガ入力端子TRG1に入力される。
その結果、切替加速回路出力FET6a−1は、非導通状態から導通状態となるため、負荷抵抗器7a−3は短絡状態となる。
したがって、第2の切替加速回路103においては、外部制御信号CTLが論理値Lowから論理値Highに相当するレベルに切り替わる瞬間に、切替加速回路用チャージポンプ5bの出力端子CPO2に高電圧が発生し、ゲート抵抗器6b−2を介して切替加速回路出力FET6b−1のゲートに印加されることとなる。
その結果、切替加速回路出力FET6b−1は、非導通状態から導通状態となるため、負荷抵抗器7b−3は短絡状態となる。
まず、外部制御信号CTLが論理値Lowに相当するレベルにある状態を定常状態として、この定常状態を出発点として考える。
外部制御信号CTLが論理値Lowに相当するレベルにある場合、インバータ8の出力信号CTL2は論理値Highに相当するレベルとなる。
したがって、インバータ7aからは、論理値Highに相当するレベルの出力がゲート信号VCTL1として出力され、第1のFET1は導通状態となり、共通端子33と第1の個別端子31が高周波信号の通過経路とされる。
また、第2の切替加速回路103において、切替加速回路用チャージポンプ5bの出力端子CPO2は、論理値Lowに相当するレベルとなるため、切替加速回路出力FET6b−1は非導通状態となる。
したがって、インバータ7bからは、論理値Lowに相当するレベルの出力がゲート信号VCTL2として出力され、第2のFET2は非導通状態となり、共通端子33と第2の個別端子32間は非通過経路とされる。
一方、インバータ7bにおいては、FET7b−1が導通状態となる一方、FET7b−2が非導通状態となる。
そのため、第2のFET2のゲートには、負荷抵抗7b−3を介することなく論理値Highに相当する立ち上がりの速いゲート信号VCTL2が印加されることとなるため、第2のFET2は従来に比してより高速で非導通状態から導通状態に切り替えられることとなり、共通端子33と第2の個別端子32間が通過経路とされる。
なお、図2に示された構成例と同一の構成例については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
インバータ(図3においては「INV1B」、「INV2B」と表記)7a,7bを、抵抗負荷インバータの構成とした点が、図2に示された具体回路構成例と異なるもので、この点を除けば、他の構成は基本的に図2に示された具体回路構成例と同一であるので、以下、異なる点を中心に説明する。
図3に示された具体回路構成例においては、インバータ7a(7b)は、負荷抵抗器(7b−3)とFET7a−2(7b−2)とを有して構成されたものとなっている。
そして、負荷抵抗器7a−3(7b−3)の他端には、電源電圧VDDが印加されるようになっている一方、FET7a−2(7b−2)のドレイン(又はソース)はグランドに接続されている。
まず、図8には、例えば、図7に示された従来回路において、外部制御信号CTLを論理値Lowに相当するレベルから論理値Highに相当するレベルに切り替える前後の、共通端子PCを入力端子とし、個別端子P2を出力端子とした場合の高周波信号電圧変化を示した波形図が示されている。
図8において、時間5μsの時点では高周波信号電圧は、20mV以下の非常に小さなレベルであるが、時間5.13μsを過ぎる頃から急激に振幅が拡大し、時間5.2μsまでには、ほぼ飽和状態となっていることが確認できる。
スイッチの切替時間は、高周波電圧振幅レベルが飽和状態の90%に達するまでの時間で定義されることが多い。
かかる定義に従えば、図8の特性例において、スイッチの切替時間は184nsとなっている。
なお、図8において、途中の時間5.05μs以前の高周波信号レベルに段差が生じているのは、ここまでの約40ns程度がインバータ等の制御回路の応答時間の影響を受けていることによるものである。
同図において、時間5μs以降に駆動制御電圧VCTL2は徐々に上昇してゆくが、定常状態である3Vに達するのは、大凡時間5.7μsの時点であり、スイッチ切替時点から定常状態となるまでに約700μs程の時間を要するものとなっている。
なお、図7に示された従来回路において、本発明の実施の形態における半導体スイッチ回路に用いられたキャパシタと同サイズのキャパシタを用いるという事は、キャパシタの容量が小さくなることを意味する。
一方、図11には、駆動制御電圧VCTL2の変化特性例が示されており、キャパシタの容量が小さくなったことに起因して、立ち上がり時間が図9の例に比して十分改善されていることが確認できるが、立ち上がり付近に若干のリンギングが生じている。
まず、図4によれば、高周波信号の立ち上がり時間は75nsとなっており、図10に示された従来例に比して更に改善されていることが確認できるものとなっている。
また、図5には、駆動制御電圧VCTLの立ち上がり波形が示されているが、図11のようなリンギングは無く、素早い立ち上がりとなっていることが確認できる。
7a−3,7b−3…負荷抵抗器
101…高周波スイッチ部
102…第1の切替加速回路
103…第2の切替加速回路
104…論理制御回路
Claims (3)
- 少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力する論理制御回路と、
前記論理制御回路の負荷抵抗器の接続と短絡を行う切替加速回路とを具備してなる半導体スイッチ回路であって、
前記切替加速回路は、前記スイッチ素子のオン、オフに応じて、前記論理制御回路の出力段に設けられた前記負荷抵抗器の接続と短絡を切替可能に構成されてなり、前記負荷抵抗器の接続と短絡の切替を前記切替加速回路に設けられたチャージポンプ回路の出力電圧を用いて行うことで前記スイッチ素子の導通、非導通を高速で切替可能としてなることを特徴とする半導体スイッチ回路。 - 前記論理制御回路は、前記高周波スイッチ回路のスイッチ素子への駆動制御信号を出力する経路に負荷抵抗器を有してなり、
前記切替加速回路は、論理ゲート回路と、バッファ回路と、チャージポンプ回路と、出力トランジスタとを具備してなり、
前記論理ゲート回路は、前記外部制御信号を反転出力するよう構成され、
前記バッファ回路は、電源とグランドとの間に、第1のエンハンスメント型電界効果トランジスタと第2のエンハンスメント型電界効果トランジスタが、前記電源側から第1のエンハンスメント型電界効果トランジスタ、第2のエンハンスメント型電界効果トランジスタの順で直列接続されてなり、前記第1のエンハンスメント型電界効果トランジスタのゲートには、前記論理ゲート回路の出力信号が、前記第2のエンハンスメント型電界効果トランジスタのゲートには、前記外部制御信号が、それぞれ印加可能とされて、前記第1のエンハンスメント型電界効果トランジスタがプルアップスイッチとして、前記第2のエンハンスメント型電界効果トランジスタがプルダウンスイッチとして機能するよう構成され、
前記チャージポンプ回路は、キャパシタと、ダイオードスイッチとを有し、前記キャパシタの一端と前記ダイオードスイッチのカソードが相互に接続される一方、前記キャパシタの他端が前記バッファ回路の前記第1及び第2のエンハンスメント型電界効果トランジスタの相互の接続点に接続されて前記バッファ回路の出力信号が印加可能とされ、前記ダイオードスイッチのアノードに電源電圧が印加可能とされ、
前記出力トランジスタは、そのゲートに、前記チャージポンプ回路の前記ダイオードスイッチと前記キャパシタの接続点が接続されて前記チャージポンプ回路の出力が印加可能とされる一方、ドレインとソースとの間に前記負荷抵抗器が並列接続されて、前記チャージポンプ回路の出力に応じて前記負荷抵抗器を短絡可能に構成されてなることを特徴とする請求項1記載の半導体スイッチ回路。 - 前記論理制御回路は、前記高周波スイッチ回路のスイッチ素子への駆動制御信号を出力する経路に負荷抵抗器を有してなり、外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力すると共に、前記外部制御信号の反転信号を前記切替加速回路へ出力するよう構成され、
前記切替加速回路は、論理ゲート回路と、バッファ回路と、チャージポンプ回路と、出力トランジスタとを具備してなり、
前記論理ゲート回路は、前記外部制御信号を反転出力するよう構成され、
前記バッファ回路は、電源とグランドとの間に、第1のエンハンスメント型電界効果トランジスタと第2のエンハンスメント型電界効果トランジスタが、前記電源側から第1のエンハンスメント型電界効果トランジスタ、第2のエンハンスメント型電界効果トランジスタの順で直列接続されてなり、前記第1のエンハンスメント型電界効果トランジスタのゲートには、前記論理ゲート回路の出力信号が、前記第2のエンハンスメント型電界効果トランジスタのゲートには、前記外部制御信号が、それぞれ印加可能とされて、前記第1のエンハンスメント型電界効果トランジスタがプルアップスイッチとして、前記第2のエンハンスメント型電界効果トランジスタがプルダウンスイッチとして機能するよう構成され、
前記チャージポンプ回路は、キャパシタと、ダイオードスイッチとを有し、前記キャパシタの一端と前記ダイオードスイッチのカソードが相互に接続される一方、前記キャパシタの他端が前記バッファ回路の前記第1及び第2のエンハンスメント型電界効果トランジスタの相互の接続点に接続されて前記バッファ回路の出力信号が印加可能とされ、前記ダイオードスイッチのアノードに電源電圧が印加可能とされ、
前記出力トランジスタは、そのゲートに、前記チャージポンプ回路の前記ダイオードスイッチと前記キャパシタの接続点が接続されて前記チャージポンプ回路の出力が印加可能とされる一方、ドレインとソースとの間に前記負荷抵抗器が並列接続されて、前記チャージポンプ回路の出力に応じて前記負荷抵抗器を短絡可能に構成されてなることを特徴とする請求項1記載の半導体スイッチ回路。
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