KR100501425B1 - 제로 지연의 슬루율이 제어된 출력 버퍼 - Google Patents

Abstract

본 발명에 따른 출력 버퍼(100; 200)는 고정된 출력 신호 슬루율을 보여준다. 출력 신호 동작은 버퍼에 보이는 용량성 부하(C_L)에 좌우되지 않는다. 본 회로는 출력 노드에서부터 출력 트랜지스터를 구동하는 회로까지의 용량성 귀환 경로를 포함한다. 일실시예에서, 귀환 경로는 2개의 용량성 소자(C_FP, C_FN)를 포함하는데, 이들 중 하나는 상승 에지 전이 동안 기능하고, 다른 하나는 하강 에지 전이에 영향을 준다. 제2 실시예에서는 하나의 용량성 소자(C_F)가 스위칭 소자(P4, N4)에 접속되어, 하강 전이나 상승 전이 동안에 사용된다. 제2 실시예는 출력 트랜지스터의 게이트의 선충전을 제공하여 응답 시간을 향상시킨다.

Description

제로 지연의 슬루율이 제어된 출력 버퍼{ZERO-DELAY SLEW-RATE CONTROLLED OUTPUT BUFFER}

본 발명은 일반적으로 출력 버퍼 회로에 관한 것으로, 특히 슬루율이 제어되는 출력 버퍼 회로에 관한 것이다.

집적 회로내의 출력 버퍼는 외부 부하, 즉 외부의 용량성 부하 및 외부의 유도성 부하 모두를 구동하기 위한 인터페이스를 제공한다. 외부의 용량성 부하는 통상 본딩 와이어, 핀, 인쇄 회로 기판 상의 전도체 및 출력 버퍼가 접속되는 게이트의 입력 커패시턴스로 구성된다. 유도성 부하는 통상 출력 버퍼에 제공되는 전원 라인과 접지 라인의 직렬 기생 인덕턴스를 포함하며, 이러한 전원 라인 및 접지 라인은 인쇄 회로 기판 상의 외부 전원 레일 및 접지 레일에 접속된다.

종래의 출력 버퍼(즉, 인버터 체인)에서는 출력 트랜지스터의 크기 설정(sizing)이 DC 동작 특성에 의해 제한된다. 이 때문에, 다수의 출력 버퍼의 동시 스위칭으로 인해 발생하는 수용 불가능할 정도로 높은 전류 피크, 큰 전압 강하를 야기하는 유도성 전원 잡음, 높은 출력 에지 스위칭 속도로 인한 전자기 간섭 등 여러 가지 문제점이 야기된다.

유도성 스위칭 잡음은 버퍼가 전류를 외부 부하에 공급하거나 또는 외부 부하로부터 전류를 흡수(sink)할 때, 내부 전원 전압 레일 또는 접지 전압 레일에서의 바람직하지 않은 언더슈트 또는 오버슈트로서 나타난다.

그 결과의 잡음 전압은 여러 가지 면에서 유해하다. 먼저, 동일한 전원 레일 및/또는 접지 레일을 공유하는 비스위칭 회로가 활성 회로의 스위칭 잡음에 영향을 받게 되며, 이것은 비스위칭 회로의 입력에서의 의사 전이(spurious transition)를 야기할 가능성이 있다. 두번째로, 잡음으로 인해 전원 전압 레벨과 접지 전압 레벨간의 갭이 좁아지게 되므로 스위칭 속도가 저하된다. 유도성 스위칭 잡음은 2개 이상의 회로가 동시에 스위칭될 때 더욱 심해진다.

이러한 문제점에 대한 종래 기술의 해결 방안으로는 신호 스윙(signal swing)을 감소시키는 방안이 있으나, 이 방법은 TTL 호환성을 포기하여야 하는 동시에 여분의 전원 전압을 제공해야 하는 문제를 수반한다. 가장 간단한 방법으로는 출력 스위칭 트랜지스터의 턴온 시간을 줄이는 방법이 있으나, 이 방법은 전이 시간이 부하에 좌우되고 전파 지연이 증가되는 문제를 수반한다.

따라서, 부하에 독립적으로 슬루율이 제어되는 출력 신호를 제공하는 회로가 요구된다. 또한, 이러한 회로를 구현함에 있어서 최소량의 실리콘이 요구되도록 회로 설계가 간단해야 한다.

도 1은 본 발명에 따른 출력 버퍼의 제1 실시예를 도시한다.

도 2A는 하강 에지 전이시의 도 1의 버퍼 회로의 일부분을 도시하는 도면이고, 도 2B 및 도 2C는 상이한 단계의 회로 동작 동안의 도 2A의 등가 회로도이다.

도 3은 하강 에지 전이에 대한 본 발명의 3개의 동작 영역의 모식도이다.

도 4A 및 도 4B는 각각 하강 에지 전이 동안의 본 발명의 출력 버퍼와 종래의 출력 버퍼에 대한 시뮬레이션된 게이트 및 출력 파형도이다.

도 5A 및 도 5B는 각각 하강 에지 전이 동안의 본 발명의 출력 버퍼와 종래의 출력 버퍼에 대한 시뮬레이션된 전류 파형도이다.

도 6은 본 발명의 출력 버퍼의 제2 실시예이다.

도 7A 및 도 7B는 하강 에지 전이에 대한 도 6의 회로의 동작을 나타내는 시뮬레이션된 파형도이다.

본 발명의 출력 버퍼의 일실시예는 제1 인버터 및 제2 인버터를 포함하는 입력단을 포함하며, 그 제1 인버터 및 제2 인버터의 입력 단자는 출력 버퍼의 입력 노드에 접속된다. 각 인버터의 출력 단자는 출력 트랜지스터의 제어 게이트를 구동한다. 그 2개의 출력 트랜지스터는 공통 드레인 구성으로 출력 버퍼의 출력 노드에 접속된다. 출력 버퍼의 출력 노드와 출력 트랜지스터의 제어 게이트 사이에는 용량성 귀환 경로가 제공된다. 그 귀환은 게이트 전압을 제어하여, 외부 부하 커패시턴스가 상승 또는 하강 전이 중 충전 또는 방전하는 대부분의 시간 동안에 게이트 전압이 일정한 전압으로 유지될 수 있도록 한다. 그 결과, 활성 출력 트랜지스터를 통과하는 드레인 전류가 일정해지고, 그에 따라 출력 부하에 독립적으로 슬루율이 일정해진다.

본 발명의 제2 실시예에서, 용량성 귀환 경로는 출력 트랜지스터들의 각각의 제어 게이트 사이에서 용량성 소자를 스위칭하기 위한 수단을 포함한다. 이미 충전된 용량성 소자는 활성 출력 트랜지스터의 제어 게이트를 선충전시키는 역할을 한다. 이로써 출력 버퍼의 응답 시간이 증가되고, 그에 따라 전파 지연이 감소된다.

도 1을 참조하면, 본 발명에 따른 출력 버퍼 회로(100)는 디지털 신호를 수신하기 위한 입력 노드 V_i를 포함한다. 입력 노드는 4개의 트랜지스터, 즉 P채널 트랜지스터 P2 및 P3와 N채널 트랜지스터 N2 및 N3의 제어 게이트에 접속된다. 트랜지스터 P3 및 N2는 인버터 I1을 형성하고, 트랜지스터 P2 및 N3는 인버터 I2를 형성한다.

버퍼(100)의 출력은 드레인이 출력 노드 V_o에 접속되는 트랜지스터 P1 및 N1에 의해 구동된다. 트랜지스터 P1의 소스는 V_DD에 접속되고, 트랜지스터 N1의 소스는 접지 전위에 접속된다. 트랜지스터 P1의 제어 게이트는 트랜지스터 P3 및 N2의 드레인에 접속된다. 유사하게, 트랜지스터 N1의 제어 게이트는 트랜지스터 P2 및 N3의 드레인에 접속된다.

또한, 본 발명에 따르면, 출력 노드 V_o에서 트랜지스터 P1의 제어 게이트까지의 귀환 경로는 용량성 소자 C_FP를 포함한다. 유사하게, 출력 노드 V_o와 트랜지스터 N1의 제어 게이트 사이에는 용량성 소자 C_FN이 제공된다. 본 명세서에서, "용량성 소자"라는 표현의 의미는 트랜지스터 소자에서 고유하게 나타나는 기생 커패시턴스와 구별되어야 하는 실제 커패시터 소자(즉, 소자 C_FP 및 C_FN)를 나타낸다. 예를 들어, 도 1에는 출력 트랜지스터 N1에 대한 기생 게이트 커패시턴스(C_GN)가 점선으로 도시되어 있다.

본 발명에 따라, 이하의 설명으로 더 명백하게 되는 바와 같이, 트랜지스터 P3는 그 W/L 비율이 트랜지스터 N2의 W/L 비율보다 크도록 크기가 정해진다. 마찬가지로, 트랜지스터 N3는 트랜지스터 P2보다 큰 W/L 비율을 갖는다. 소자의 특정 크기 설정은 특정 용도에 따라 달라진다. 일례로서, 도면에 도시된 파형을 발생하기 위해 사용된 트랜지스터 크기는 N1=120/0.8, P1=360/0.8, N2=2/24, P2=6/24, N3=10/0.8 및 P3=30/0.8이다.

이하에서는 도 1에 도시된 회로의 동작에 대해 설명한다. 입력 신호가 하강 전이하는 경우를 고려해 보자. 이러한 하강 전이에 앞서, 트랜지스터 P3는 오프되고, 트랜지스터 N2는 포화 상태가 되어 완전히 온이 된다. 그러므로, 출력 트랜지스터 P1은 완전히 온이되고, 그에 따라 부하 커패시터 C_L이 V_DD 전위로 충전된다. 유사하게, 트랜지스터 P2는 오프되고, 트랜지스터 N3는 온이 되어, 출력 트랜지스터 N1이 비도통의 오프 상태로 유지된다.

다음에 입력 신호가 더 낮은 전압 레벨로 전이하는 경우를 고려해 보자. 이러한 상황에서, 트랜지스터 N2는 턴오프되고, 트랜지스터 P3는 턴온된다. 마찬가지로, 트랜지스터 N3는 턴오프되고, 트랜지스터 P2는 도통 상태로 된다. 트랜지스터 P3가 트랜지스터 N2보다 강하게 되고 트랜지스터 N3가 트랜지스터 P2보다 강하게 되도록, 즉 트랜지스터 P3 및 N3의 W/L 비율이 각각 트랜지스터 N2 및 P2보다 크게 되도록, 트랜지스터(P3, N2, N3, P2)의 크기가 정해진다는 것을 상기하자. 이러한 크기 설정의 결과로, "비활성" 출력 트랜지스터(하강 전이의 경우에는 트랜지스터 P1)는 "활성" 출력 트랜지스터(즉, 트랜지스터 N1)가 턴온되는 것보다 더 빠르게 턴오프될 것이다. 결과적으로, 상승 전이의 경우, "비활성" 출력 트랜지스터 N1은 트랜지스터 N3가 트랜지스터 P2보다 더 강하므로 "활성" 출력 트랜지스터 P1이 턴온되는 것보다 더 빠르게 턴오프될 것이다. 이러한 점은 이러한 트랜지스터 크기 설정이 논리 레벨 전이 동안 출력 트랜지스터 P1과 N1간의 단락 회로 전류를 제거하는 역할을 하므로써 상승 에지 전이를 제어하는 회로로부터 하강 에지 전이를 제어하는 회로를 격리시키기 때문에 본 발명의 중요한 특징이 된다.

출력 버퍼(100)의 하강 에지 회로는 출력 트랜지스터 N1, 귀환 커패시터 C_FN, 트랜지스터 P2, 기생 커패시턴스 C_GN 및 출력 부하 커패시터 C_L을 포함한다. 이들 소자는 도 2A에 도시되어 있다. 도 3에 도시된 파형은 하강 에지 전이에 대한 버퍼의 동작 동안의 3개의 구간을 개략적으로 보여준다.

도 2B 및 도 3을 참조하면, 트랜지스터 N1은 영역 A의 개시점에서 오프되며, 도 2B의 등가 회로에서 개방 위치에 있는 스위치로서 도시되어 있다. 트랜지스터 P2는 포화 상태에 있고, 따라서 정전류원처럼 동작하여 노드 V_g가 트랜지스터 N1의 임계 전압에 도달할 때까지 트랜지스터 N1의 기생 게이트 커패시턴스(C_GN)를 충전시킨다. 한편, 트랜지스터 N1이 오프이므로, 노드 V_g의 전압이 증가되면 귀환 커패시터 C_FN을 통과하는 V_O는 대응 증가한다. 노드 V_g 및 출력 노드 V_O에서의 변동에 대한 시간 방정식이 구해질 수 있다.

노드 V_g에 대한 시간 함수 V_g(t)는 다음의 수학식 1과 같다:

수학식 1

여기서, C₁은 노드 V_g에서의 총커패시턴스이고, I는 트랜지스터 P2에 의해 제공되는 전류이다.

출력 노드에 대한 시간 함수 V_O(t)는 다음의 수학식 2와 같다:

수학식 2

도 2C 및 도 3을 참조하면, 영역 B에서의 출력 버퍼 및 대응하는 등가 회로의 동작이 도시되어 있다. 트랜지스터 P2가 커패시터 C_FN을 계속 충전시킬 때, 노드 V_g에서의 게이트 전압은 출력 트랜지스터 N1이 턴온될 때까지 계속 상승된다. 그 결과, 출력 부하 C_L은 트랜지스터 N1을 통해 방전하기 시작한다. 이와 동시에, 커패시터 C_FN 또한 트랜지스터 N1을 통해 방전하기 시작한다. 이로써 노드 V_g에서의 전압 상승이 느려져, 트랜지스터 N1에서의 전류가 감소된다. 커패시터 C_FN이 트랜지스터 N1을 통해 방전하는 속도는 부하 커패시턴스 C_L의 크기에 좌우된다.

그러나, 커패시터 C_FN은 트랜지스터 P2에 의해 지속적으로 충전된다. 이로써 노드 V_g에서의 전위가 상승되어, 트랜지스터 N1에서의 전류도 상승된다. 이러한 귀환 효과에 의해서, 출력 트랜지스터 N1을 통한 커패시터 C_FN의 방전 속도가 트랜지스터 P2의 충전 속도와 균형을 이루는 평형 상태로 될 것이다. 그러므로, 평형 상태에서, 노드 V_g에서의 전압(즉, 트랜지스터 N1의 게이트 전압)은 영역 B에서 출력 버퍼(100)의 동작 동안 일정하게 유지된다.

게이트 전압이 일정하게 유지되므로, 출력 트랜지스터 N1은 마치 정전류원 처럼 동작하여 일정한 출력 기울기를 나타낸다. 따라서 하강 에지 전이에 대한 하강 시간이 이러한 형태로 완벽하게 제어된다.

영역 A내에서의 동작의 경우에서와 같이, 노드 V_g에서의 전압에 대한 방정식과 출력 노드 V_O에 대한 시간 함수(V_o(t))를 결정할 수 있다. 포화 상태에서 트랜지스터의 동작을 모델링하기 위한 표준 2차 방정식이 트랜지스터 N1에 대해 사용된다. 즉, 다음의 수학식 3과 같다:

수학식 3

여기서, K_N1은 트랜지스터 N1의 트랜지스터 이득이고, V_TN1은 트랜지스터 N1의 임계 전압이며, I_N1은 트랜지스터 N1에서의 전류이다.

이 방정식으로부터, 노드 V_g에서의 일정한 게이트 전압은 다음의 수학식 4와 같다:

수학식 4

평형 상태에서, V_g는 (전류 I에 의한) 트랜지스터 N1의 게이트의 충전이 출력 부하의 방전에 의해 완전히 보상되므로 일정하게 유지되며, 이것에 의해 다음의 수학식 5가 유도된다:

수학식 5

그리고, 트랜지스터 N1에서의 전류는 다음의 수학식 6과 같이 된다:

수학식 6

수학식 5와 수학식 6을 함께 사용하여 수학식 4를 정리하면, 다음의 수학식 7과 같이 된다:

수학식 7

출력 전압에 대한 시변 함수 V_O(t)는 다음의 수학식 8과 같이 된다:

수학식 8

여기서, t_A는 영역 A의 지속 시간으로서, 와 같으며, C1은 수학식 1로부터 얻을 수 있다.

V_G는 수학식 7로 표현된 일정한 게이트 전압이고, 적분 상수는 으로서, 영역 A에서 동작 동안 귀환 커패시터에 의해 유도된 오버슈트를 고려한 것이다.

삭제

전압 V_G는 소정 시간에 일정한 기울기로 출력 부하 C_L을 방전시키기 위해서 출력 트랜지스터 N1에 인가되는 제어 전압을 나타낸다. 출력 기울기는 일정하며 내부 소자, 즉 트랜지스터 P2에 의해 제공되는 충전 전류 I와 귀환 커패시터 C_FN의 커패시턴스에만 좌우된다는 것을 알 수 있다. 방전 중 출력 트랜지스터 N1을 통과하는 전류 I_N1은 부하 C_L에 따라 조정되므로, 출력 V_O의 기울기는 그 부하에 대해 독립적이다.

도 3을 다시 참조하면, 부하 커패시터가 완전히 방전된 후에, 영역 C에서의 버퍼의 동작은 노드 V_g에서의 게이트 전압이 계속 상승한다. 따라서, 출력 트랜지스터 N1의 게이트는 V_DD에 도달하여 완전한 DC 특성을 제공할 때까지 계속 상승할 것이다.

전술한 수학식으로부터, 전파 지연 t_PHL 및 하강 시간 t_SHL을 구할 수 있다. 그 전파 지연은 영역 A에서의 지연 t_A와 출력이 공급 전압 V_DD의 1/2에 도달하는 데 필요한 지연의 합이며, 다음의 수학식 9와 같다:

수학식 9

하강 시간은 출력 변동의 90% ~ 10% 사이에서 측정되며, 다음의 수학식 10과 같다:

수학식 10

주의할 점은 수학식 10에서 하강 시간은 출력 부하 C_L 에 좌우되지 않는다는 점이다.

이제, 도 4A 및 도 4B에 도시된 파형을 참조한다. 이 파형은 노드 V_g에서 측정된 게이트 전압과 출력 노드 V₀에서 측정된 출력 전압을 나타낸다. 이 파형은 도 4A에 도시된 본 발명에 따른 출력 버퍼와 도 4B에 도시된 종래의 출력 버퍼에 대해 출력 부하를 10㎊, 30㎊, 100㎊ 및 300㎊로 변화시켜 얻은 것이다. 도 4A는 또한 처음에 도 3에 도시된 동작의 3개의 영역 A, B 및 C를 나타낸다.

먼저 도 4A를 참조하면, 귀환 커패시터의 효과는 게이트 전압이 일정한 영역 B에서 나타난다. 일정한 게이트 전압의 결과로서, 출력 노드 V_O에서의 신호의 슬루율도 모든 용량성 부하에 대해 일정하다. 부하 커패시턴스는 소자가 영역 B에서 동작하고 있는 동안에는 영향을 미치지 못한다. 도 4A에 도시된 바와 같이, 부하 커패시턴스 C_L은 V_g 파형의 일정한 부분이 시작되는 시점으로부터 알 수 있는 바와 같이, 귀환 커패시터 C_FN의 충전 및 방전이 평형 상태에 도달하는데 소요되는 시간을 결정한다.

반면, 귀환 커패시터가 없는 종래의 버퍼에 대한 도 4B에 도시된 파형은 게이트 전압이 거의 순간적으로 V_DD에 도달하여 출력 트랜지스터 N1이 바로 포화 상태로 되는 것을 나타낸다. 그 결과, 트랜지스터 N1의 전도도가 최대로 되어, 출력 노드 V_O에서의 방전 속도는 부하 커패시턴스 C_L과 트랜지스터 N1의 채널 저항에 의해 정의되는 시상수의 함수가 된다. 따라서, 채널 저항이 일정하게 유지되므로 슬루율은 용량성 부하에 따라 변화하게 된다.

도 5A는 출력 버퍼(100)가 영역 B에서 동작 중에 트랜지스터 N1 내에 일정한 드레인 전류를 생성하고 그 일정한 드레인 전류가 부하 C_L에 따라 상이한 레벨로 자체 조정된다는 것을 나타낸다. 이러한 자체 조정 동작에 의해서, 방전 시간은 부하의 크기와 상관없이 동일하게 된다. 더 큰 전하가 저장된 더 큰 부하는 소정의 시간 중에 더 많은 전류를 방전할 것이고, 더 작은 전하가 저장된 더 작은 부하는 동일한 시간 중에 더 적은 전류를 방전할 것이다. 그 결과 슬루율은 부하 커패시턴스와 상관없이 일정하게 된다. 반대로, 도 5B에 도시된 종래의 출력 버퍼의 드레인 전류의 프로파일은 부하가 최대 속도로 방전하며, 그 방전 시간은 단지 부하에 저장된 전하량의 함수가 된다는 것을 나타낸다. 그 결과 슬루율은 부하 커패시턴스에 따라 변화한다.

최종 관측 결과로서, 본 발명의 전파 지연은 도 4A 및 도 4B의 출력 파형을 비교함으로써 알 수 있는 바와 같이, 대략 8배로 증가된다. 도 5A 및 도 5B를 참조하면, 본 발명의 회로는 전류 피크가 동일한 배율로 감소된다는 것을 알 수 있다. 이러한 전류 감소는 잡음을 최소화하는 데 도움을 준다. 도 5A에서 알 수 있는 바와 같이, 전류 감소 능력은 부하가 작을수록 좋아진다.

전술한 설명은 하강 전이 동안의 출력 버퍼의 동작을 다루었고, 따라서 도 1에 도시된 버퍼 회로(100)의 하반부에 그 설명이 집중되었다. 버퍼 회로의 상반부에 관련된 상승 전이에 대해서도 유사한 분석 처리가 가능하다. 상승 전이의 경우, 출력 노드 V_O에서의 전압의 변화의 기울기가 용량성 부하 C_L과 상관없이 동일하다는 것을 알 수 있다.

도 6을 참조하여 본 발명의 제2 실시예에 대해 설명한다. 트랜지스터(P1∼P3, N1∼N3)는 도 1에서의 출력 버퍼(100)를 구성하는 것과 동일하다. 도 6에 도시된 실시예는 입력 노드 V_i에 입력이 접속되는 인버터(202)를 포함한다. 트랜지스터 P4는 출력 트랜지스터 P1의 제어 게이트에 접속된 제1 단자와 노드 V_f 에 접속된 제2 단자를 갖는다. 트랜지스터 N4는 출력 트랜지스터 N1의 제어 게이트에 접속된 제1 단자 및 노드 V_f에 접속된 제2 단자를 갖는다. 트랜지스터 P4 및 N4의 게이트는 서로 연결되고, 인버터(202)의 출력에 접속된다. 귀환 커패시터 C_F는 출력 노드 V_O와 노드 V_f 사이에 접속된다. 후술하는 바와 같이, 트랜지스터 P4 및 N4는 귀환 커패시터 C_F의 한 단자를 출력 트랜지스터 P1의 제어 게이트나 출력 트랜지스터 N1의 제어 게이트에 선택적으로 접속시키기 위한 스위칭 소자로서 기능한다.

도 6에 도시된 회로(200)의 동작은 다음의 특징을 제외하고는 모든 면에서 도 1의 회로와 유사하다. 하강 전이를 고려해 보자. 하강 전이 바로 이전의 조건은 입력 노드 V_i에서의 전위가 V_DD이다. 그러므로, 트랜지스터 N2, N3 및 P4는 턴온되는 반면에, 트랜지스터 P3, P2 및 N4는 오프된다. 그 결과, 출력 트랜지스터 P1의 게이트 전압은 트랜지스터 N2에 의해 제로로 유지되고, 출력 트랜지스터 N1의 게이트 전압은 트랜지스터 N3에 의해 제로로 유지된다. 따라서, 트랜지스터 P1은 온이 되고, 출력 노드 V_o는 V_DD로 유지된다.

인버터(202)의 출력은 제로가 되므로, 트랜지스터 P4는 턴온되고 트랜지스터 N4는 턴오프된다. 트랜지스터 P4가 온상태라 하더라도, 노드 V_f에서의 전위는 트랜지스터 P4의 임계 전압인 -V_tp4를 상회할 수 없는 것으로 관측된다. 그 이유는 이러한 조건 하에서 노드 V_f는 트랜지스터 P4의 소스 노드이기 때문이다. 그 조건은 V_gs≥V_t 일때 발생한다는 것을 상기하자. 이 경우, V_gs = 0 - V_f 가 되고, 여기서 V_f는 노드 V_f에서의 전위이다. V_f가 -V_tp4에 도달하면, 노드 V_f가 -V_tp4를 상회하려는 경향에 의해서 트랜지스터 P4가 턴오프될 것이다. 따라서, V_f는 -V_tp4에서 안정화된다. 유사하게, 상승 전이의 경우에도 V_f가 (V_DD - V_tN4)를 상회하지 않는다는 것을 알 수 있다.

전이가 발생하면, 트랜지스터 N4는 턴온되고, 그에 따라 귀환 커패시터 C_F의 전하가 전하 공유(charge sharing)로서 알려진 과정을 통해 출력 트랜지스터 N1의 게이트로 전송된다. 그러므로, 트랜지스터 N1의 게이트는 귀환 커패시터 C_F를 적절하게 크기 설정함으로써 그 임계 전압에 근접한 레벨로 선충전될 수 있다.

본 발명에 따르면, 트랜지스터 N4는 트랜지스터 P2가 턴온되기 전에 완전히 턴온된다. 이것은 인버터(202)의 P채널 트랜지스터와 N채널 트랜지스터의 크기를 설정하여, P3/N2 및 P2/N3보다 더 빠르게 되도록 함으로써 달성된다. 그러므로, 하강 전이 동안에 인버터(202)는 트랜지스터 P2가 턴온되기 전에 하이로 되고, 또한 상승 전이 동안에 인버터(202)는 트랜지스터 N2가 턴온되기 전에 로우로 될 것이다. 이것에 의해서, 트랜지스터 P2(N2)가 턴온되어 트랜지스터 N1(또는 상승 전이의 경우에는 트랜지스터 P1)의 게이트의 충전을 시작하기 전에 그 게이트를 고속으로 선충전할 수 있다. 그 게이트를 선충전시킴으로써, 출력 부하 C_L은 도 1의 버퍼 회로에 비해 전이 중에 더 이른 시간에 방전을 개시할 수 있다. 그 결과, 전파 지연이 감소된다. 선충전에 의한 전파 지연에 대한 이득은 도 1의 회로에서 게이트 전압이 선충전 전압에 도달하는 데 필요한 지연에 상당한다. 귀환 커패시터 C_F의 값이 출력 부하 C_L의 값에 대해 무시할 수 있는 경우에는 전파 지연에 대한 다음의 수학식 11을 얻을 수 있다:

수학식 11

여기서, V_t는 하강 전이의 경우에서의 트랜지스터 P4 및 상승 전이의 경우에서의 트랜지스터 N4의 임계 전압이다.

또한, 귀환 커패시터 C_F에 의한 선충전에 의해 오버슈트도 또한 감소된다. 이러한 선충전은 도 1의 회로에서 게이트의 커패시턴스가 영역 A(도 3)에서 동작 중에 충전되는 때에 일어나는 출력에서의 전하 축적을 방지한다. 이러한 선충전으로, 영역 A는 실질적으로 존재하지 않는다.

이것을 도 7A에 도시하였는데, 이것으로부터 게이트 전압이 귀환 커패시터에 의한 선충전으로 인해 출력 트랜지스터(P1, N1)의 임계 전압에 순간적으로 도달한다는 것을 알 수 있다. 그러므로, 하강 에지의 개시는 도 1의 회로에서보다 더 이른 시간에 발생하고, 그에 따라 전파 지연이 감소된다. 선충전은 또한 도 1의 회로에서 하강 전이의 개시에서 나타나는 오버슈트를 방지한다. 도 7B의 드레인 전류의 프로파일은 출력 버퍼(100)에 대한 도 5A의 프로파일과 비교해 볼 때, 출력 버퍼(200)의 응답성이 증가된 것을 보여준다.

도 6의 실시예의 다른 특징은 실리콘 상의 회로 면적을 감소시킨다는 점이다. 주의할 점은 2개의 귀환 커패시터(C_FN, C_FP)를 사용하는 도 1의 회로와 비교해 볼 때, 도 6의 회로는 하나의 귀환 커패시터 C_F를 사용한다는 점이다. 커패시터는 트랜지스터보다 큰 면적을 차지한다. 예를 들어, 1㎊ 커패시터는 대략 25㎛ ×25㎛의 면적을 갖는다. 그러므로, 도 6의 회로가 도 1의 회로보다 더 많은 트랜지스터를 사용하지만, 그럼에도 불구하고 도 6의 회로에 필요한 총면적은 도 1의 회로에 필요한 총면적보다 작은데, 그 이유는 도 6의 회로가 하나의 커패시터만을 사용하기 때문이다. 트랜지스터 N4 및 P4의 통상적인 W/L 비율은 각각 8/0.8 ㎛ 및 24/0.8㎛ 이다. 유사하게, 인버터(202)를 구성하는 트랜지스터도 또한 소형이다. 예를 들어 N채널 소자에 대해서는 4/0.8㎛이고 P채널 소자에 대해서는 12/0.8㎛ 정도이면, 트랜지스터 N4 및 P4의 작은 게이트 커패시턴스를 구동하기에 충분할 것이다.

Claims (15)

1. 출력 버퍼 회로에 있어서,

   신호 수신 노드와;

   입력 단자 및 출력 단자를 가지며, 상기 입력 단자가 상기 신호 수신 노드에 접속된 제1 인버터와;

   입력 단자 및 출력 단자를 가지며, 상기 입력 단자가 상기 신호 수신 노드에 접속된 제2 인버터와;

   제1 단자 및 제2 단자와, 상기 제1 인버터의 출력 단자에 접속된 게이트 단자를 갖는 제1 출력 트랜지스터와;

   제1 단자 및 제2 단자와, 상기 제2 인버터의 출력 단자에 접속된 게이트 단자를 갖는 제2 출력 트랜지스터와;

   상기 제1 출력 트랜지스터의 제2 단자 및 상기 제2 출력 트랜지스터의 제1 단자가 접속된 신호 출력 노드와;

   상기 신호 출력 노드를 상기 제1 및 제2 출력 트랜지스터의 게이트 단자로 다시 귀환 접속시키며, 상기 제1 및 제2 출력 트랜지스터의 게이트의 사이에 서로 직렬 접속된 제3 트랜지스터 및 제4 트랜지스터와, 상기 신호 수신 노드와 상기 제3 및 제4 트랜지스터의 게이트의 사이에 접속된 제3 인버터를 갖는 용량성 귀환 수단

   을 포함하는 것을 특징으로 하는 출력 버퍼 회로.
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5. 제1항에 있어서, 상기 제1 출력 트랜지스터는 P채널 소자이고, 상기 제2 출력 트랜지스터는 N채널 소자인 것을 특징으로 하는 출력 버퍼 회로.
6. 제5항에 있어서, 상기 제3 트랜지스터는 P채널 소자이고, 상기 제4 트랜지스터는 N채널 소자인 것을 특징으로 하는 출력 버퍼 회로.
7. 제1항에 있어서, 상기 제1 인버터는 P채널 소자와 N채널 소자를 포함하며, 상기 P채널 소자는 그 W/L 비율이 상기 N채널 소자의 W/L 비율보다 더 큰 것을 특징으로 하는 출력 버퍼 회로.
8. 제7항에 있어서, 상기 제2 인버터는 P채널 소자와 N채널 소자를 포함하며, 상기 N채널 소자는 그 W/L 비율이 상기 P채널 소자의 W/L 비율보다 더 큰 것을 특징으로 하는 출력 버퍼 회로.
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