CN107451018A - 总线故障检测电路 - Google Patents

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Abstract

本发明公开了总线故障检测电路，涉及半导体技术领域。该电路包括：延迟单元、占空比调整单元和比较单元。延迟单元将输入至I/O驱动器的输入信号经过延迟处理后输出延迟信号至占空比调整单元；延迟信号与I/O驱动器输出信号的延迟时间基本相等；I/O驱动器输出信号输出至总线，作为总线驱动信号；占空比调整单元将延迟信号的占空比调整后输出使能信号至比较单元的使能端；使能信号的上升沿延迟于I/O驱动器输出信号的上升沿，且其下降沿不延迟于I/O驱动器输出信号的下降沿；比较单元在使能信号处在上升沿后的使能电压电平时比较总线驱动信号与参考信号的电压电平大小，并根据比较结果确定总线是否故障，以实现总线故障检测。

Description

总线故障检测电路
技术领域
本发明涉及半导体技术领域，特别涉及一种总线故障检测电路。
背景技术
在现代的电子系统中，从带宽和性能角度来看，主设备(例如控制器、MCU(Microprogrammed Control Unit，微程序控制器)等)通常不会仅连接至一个从设备。I/O(Input/Output，输入/输出)总线(BUS)通常为多点连接。在这样的配置中，在任何给定的时间，只有一个主设备或从设备驱动该总线。
由于下述条件之一，总线可能会出现不期望的状态，例如：(1)制造缺陷或系统故障；(2)总线被两边驱动或者根本没有驱动。
传统的用于检测总线故障的电路包括两个接收模块和一个逻辑单元，两个接收模块的内部分别设置一个阈值范围，这两个接收模块分别从总线接收信号，并且将输出信号馈入到逻辑单元，逻辑单元当判断总线信号位于其中一个阈值范围内时确定总线故障。但是这样的检测电路由于受到其接收模块的电路结构的限制，其内部设置的阈值范围也受到限制，造成检测精度相对较低，而且接收模块和逻辑单元都需要额外的来自于核心逻辑器件的使能信号，因此在实际的检测应用中受到限制。例如当核心逻辑器件发生故障时，该检测电路就不能正常工作，从而不能及时发现总线故障。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明一个实施例的目的之一是：提供一种总线故障检测电路，实现了对总线故障的检测。
根据本发明的第一方面，提供了一种总线故障检测电路，包括：
延迟单元、占空比调整单元和比较单元；
所述比较单元包括第一输入端、第二输入端和使能端；
所述延迟单元的输入端与用于驱动总线工作的输入/输出I/O驱动器的输入端并联，所述延迟单元的输出端连接至所述占空比调整单元的输入端，所述占空比调整单元的输出端连接至所述比较单元的使能端；所述I/O驱动器的输出端连接至所述总线的一端，所述总线的另一端连接至所述比较单元的第一输入端；
其中，所述延迟单元用于将输入至所述I/O驱动器的输入信号经过延迟处理后输出延迟信号至所述占空比调整单元；其中所述延迟信号与所述I/O驱动器的输出信号相对于所述输入信号的延迟时间基本相等；所述I/O驱动器的输出信号输出至所述总线，作为所述总线的驱动信号；
所述占空比调整单元用于将接收到的所述延迟信号的占空比进行调整后输出使能信号至所述比较单元的使能端；其中所述使能信号的上升沿延迟于所述I/O驱动器的输出信号的上升沿，且所述使能信号的下降沿不延迟于所述I/O驱动器的输出信号的下降沿；
所述比较单元的第一输入端用于接收来自所述总线的驱动信号，所述比较单元的第二输入端用于接收预定的参考信号；所述比较单元用于当其接收的使能信号处在上升沿后的使能电压电平时，比较所述总线的驱动信号与所述参考信号的电压电平的大小，并根据比较结果确定所述总线是否故障。
在一个实施例中，若所述总线的驱动信号的电压电平小于或等于所述参考信号的电压电平，则所述比较单元确定所述总线发生故障；若所述总线的驱动信号的电压电平大于所述参考信号的电压电平，则所述比较单元确定所述总线正常。
在一个实施例中，所述比较单元在所述总线的驱动信号的电压电平小于或等于所述参考信号的电压电平时输出第一电压电平；所述比较单元在所述总线的驱动信号的电压电平大于所述参考信号的电压电平时输出第二电压电平；其中所述第一电压电平大于所述第二电压电平。
在一个实施例中，所述占空比调整单元包括：第一反相器、第二反相器、电流源、电容器和波形整合单元；其中，所述延迟单元的输出端连接至所述第一反相器的输入端；所述第一反相器的输出端连接至所述第二反相器的输入端；所述第二反相器的输出端连接至所述波形整合单元的输入端，并且连接至所述电容器的第一端；所述波形整合单元的输出端连接至所述比较单元的使能端；所述电流源的输出端分别连接至所述第一反相器的供电端和所述第二反相器的供电端；所述第一反相器的接地端、所述第二反相器的接地端和所述电容器的第二端分别接地。
在一个实施例中，所述波形整合单元包括：多级级联的多个反相器；其中，在所述多个反相器的级联序列中，后一级的反相器的信号放大倍数大于前一级的反相器的信号放大倍数；信号放大倍数最小的第一级的反相器的输入端作为所述波形整合单元的输入端，信号放大倍数最大的最后一级的反相器的输出端作为所述波形整合单元的输出端。
在一个实施例中，所述第一反相器包括第一PMOS晶体管和第一NMOS晶体管；其中，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极相连，共同作为所述第一反相器的输入端；所述第一PMOS晶体管的源极作为所述第一反相器的供电端，与所述电流源的输出端相连；所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极相连，共同作为所述第一反相器的输出端；所述第一NMOS晶体管的源极接地，作为所述第一反相器的接地端。
在一个实施例中，所述第二反相器包括第二PMOS晶体管和第二NMOS晶体管；其中，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连，共同作为所述第二反相器的输入端；所述第二PMOS晶体管的源极作为所述第二反相器的供电端，与所述电流源的输出端相连；所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的漏极相连，共同作为所述第二反相器的输出端；所述第二NMOS晶体管的源极接地，作为所述第二反相器的接地端。
在一个实施例中，所述延迟单元包括：多级级联的多个反相器；其中在所述多个反相器的级联序列中，第一级的反相器的输入端作为所述延迟单元的输入端，与所述I/O驱动器的输入端相连，最后一级的反相器的输出端作为所述延迟单元的输出端，连接至所述占空比调整单元的输入端。
在一个实施例中，所述参考信号的电压电平为：参考信号的电压电平＝k×总线未发生故障时总线的驱动信号的电压电平，其中k为比例系数。
在一个实施例中，k的取值范围为0.9≤k＜1。
在一个实施例中，所述延迟信号、所述使能信号和所述I/O驱动器的输出信号均为矩形波电信号。
本发明的总线故障检测电路实现了对总线故障的检测。该总线故障检测电路不需要额外的来自于核心逻辑器件的专属的使能信号，具有自使能功能。进一步地，该总线故障检测电路的检测精度也得到了提高。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示意性地示出根据本发明一个实施例的总线故障检测电路的电路连接图。
图2是示意性地示出根据本发明一个实施例的总线故障检测电路的电路信号的时序图。
图3是示意性地示出根据本发明一个实施例的总线故障检测电路的占空比调整单元的电路连接图。
图4是示意性地示出根据本发明一个实施例的总线故障检测电路的占空比调整单元的电路信号的时序图。
图5是示意性地示出根据本发明另一个实施例的总线故障检测电路的占空比调整单元的电路连接图。
图6是示意性地示出根据本发明一个实施例的总线故障检测电路的延迟单元的电路连接图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示意性地示出根据本发明一个实施例的总线故障检测电路的电路连接图。图2是示意性地示出根据本发明一个实施例的总线故障检测电路的电路信号的时序图。下面结合图1和图2详细说明本发明一个实施例的总线故障检测电路。
如图1所示，总线故障检测电路10可以包括：延迟单元11、占空比调整单元12和比较单元13。该比较单元13可以包括第一输入端IN1、第二输入端IN2和使能端E。如图1所示，延迟单元11的输入端与用于驱动总线工作的I/O驱动器(输入/输出驱动器)15的输入端并联。该延迟单元11的输出端连接至占空比调整单元12的输入端。该占空比调整单元12的输出端连接至比较单元13的使能端E。该I/O驱动器15的输出端连接至总线16的一端。该总线16的另一端连接至比较单元13的第一输入端IN1。
在本发明的实施例中，如图1所示，延迟单元11用于将输入至I/O驱动器的输入信号Vin经过延迟处理后输出延迟信号Vde至占空比调整单元12。例如如图2所示，该延迟信号Vde与I/O驱动器的输出信号Vout相对于输入信号Vin的延迟时间基本相等。I/O驱动器的输出信号Vout输出至总线16，作为该总线16的驱动信号。
一般地，如图2所示，输入信号Vin经过I/O驱动器15处理后，其相应的输出信号Vout相对于输入信号Vin可能会出现一定的时间延迟，而本发明的延迟单元可以使得延迟信号Vde与I/O驱动器输出信号Vout的延迟基本一致，这样可以使得双方的输出信号能够同时进入下一级。
需要注意的是，上述提到的“基本相等”可以理解为延迟信号Vde与I/O驱动器的输出信号Vout的延迟时间相等，或者二者的延迟时间的误差比率a在一定的范围内。这里其中，为延迟信号Vde相对于输入信号Vin的延迟时间，为I/O驱动器的输出信号Vout相对于输入信号Vin的延迟时间。例如，0＜a≤20％，比如a可以为2％、5％或者10％等，可以根据实际需要来确定。
在本发明的实施例中，如图1所示，占空比调整单元12用于将接收到的延迟信号Vde的占空比进行调整后输出使能信号Ven至比较单元13的使能端E。例如如图2所示，该使能信号Ven的上升沿延迟于I/O驱动器的输出信号Vout的上升沿，且该使能信号Ven的下降沿不延迟于I/O驱动器的输出信号Vout的下降沿。由于总线上的驱动信号通常在正常工作状态下会有(上升或下降的)翻转时间，这个翻转时间经过之后可以认为达到输出的稳定状态，该实施例中使得使能信号Ven的上升沿延迟于I/O驱动器的输出信号Vout的上升沿，是为了等待总线上的驱动信号达到该稳定状态，然后开始检测。
在一个实施例中，该使能信号Ven的下降沿与该I/O驱动器的输出信号Vout的下降沿的时间可以相等。在另一个实施例中，该使能信号Ven的下降沿也可以相对于I/O驱动器的输出信号Vout的下降沿的时间更提前。
在本发明的实施例中，如图1所示，比较单元13的第一输入端IN1用于接收来自总线16的驱动信号。该比较单元13的第二输入端IN2用于接收预定的参考信号VREF。该比较单元13用于当其接收的使能信号Ven处在上升沿后的使能电压电平(例如如图2所示)时，比较总线16的驱动信号与参考信号VREF的电压电平的大小，并根据比较结果确定该总线是否故障。通过比较总线的驱动信号与预定的参考信号的电压电平的大小，来实现对总线是否故障的检测。该总线故障检测电路可以不需要额外增加使能信号，可以实现自使能功能。
在一个实施例中，若总线16的驱动信号的电压电平小于或等于参考信号VREF的电压电平，则比较单元13确定该总线16发生故障。在另一个实施例中，若总线16的驱动信号的电压电平大于参考信号VREF的电压电平，则比较单元13确定该总线16正常。
在上述实施例中，总线在没有发生故障时，通常其驱动信号处在高电平，而发生故障时，其驱动信号的电压电平将下降，例如下降到未发生故障时的电压电平的一半。可以设定参考信号的电压电平高于总线未发生故障时的驱动信号的电压电平的一半，且低于该总线未发生故障时的驱动信号的电压电平。例如可以设定参考信号的电压电平为总线未发生故障时的驱动信号的电压电平的90％。若比较单元检测到该驱动信号的电压电平低于或等于参考信号，则表明该总线发生故障，若检测到该驱动信号的电压电平高于参考信号，则表明该总线没有发生故障。
在一个实施例中，比较单元13在总线16的驱动信号的电压电平小于或等于参考信号VREF的电压电平时输出第一电压电平。在另一个实施例中，比较单元13在总线16的驱动信号的电压电平大于参考信号VREF的电压电平时输出第二电压电平。其中第一电压电平大于第二电压电平。即在比较单元检测到总线发生故障时输出高电平(即第一电压电平)，在检测到总线没有发生故障时输出低电平(即第二电压电平)。
在一个实施例中，参考信号的电压电平可以为：参考信号的电压电平＝k×总线未发生故障时总线的驱动信号的电压电平。其中k为比例系数。例如，k的取值范围可以为0.9≤k＜1。在本发明中，可以根据实际需要来选定k的取值，例如，k可以为0.92、0.95、0.98等，当k值越大时，该总线故障检测电路的精确度越高。由于k值可以选择比较大的值，因此可以提高总线故障检测电路的精确度。
在一个实施例中，例如如图2所示，延迟信号Vde、使能信号Ven和I/O驱动器的输出信号Vout可以均为矩形波电信号。
图3是示意性地示出根据本发明一个实施例的总线故障检测电路的占空比调整单元的电路连接图。
如图3所示，占空比调整单元12可以包括：第一反相器21、第二反相器22、电流源23、电容器24和波形整合单元25。其中，延迟单元11的输出端连接至第一反相器21的输入端。第一反相器21的输出端连接至第二反相器22的输入端。第二反相器22的输出端连接至波形整合单元25的输入端，并且连接至电容器24的第一端。波形整合单元25的输出端连接至比较单元13的使能端E。电流源23的输出端分别连接至第一反相器21的供电端和第二反相器22的供电端。第一反相器21的接地端、第二反相器22的接地端和电容器24的第二端分别接地。
本领域技术人员应该理解，占空比调整单元也可以包括其他数量的反相器，例如多于或少于两个，可以根据实际需要来选择这里的反相器的数量，因此本发明的范围并不仅限于此。
在本发明的实施例中，电流源的数量或者电流源的输出电流的大小，以及电容器的大小可以根据实际情况来确定，例如可以根据需要的上升沿的延迟时间(即使能信号Ven的上升沿延迟于I/O驱动器的输出信号Vout的上升沿的延迟时间)和经过占空比调整后的使能信号的电压电平相对于调整前的延迟信号电压电平的大小变化来确定。例如，可以由下述公式来确定：
其中dt可以看作使能信号的上升沿延迟于I/O驱动器的输出信号的上升沿的延迟时间，dV为波形整合单元(例如波形整合单元25)对输入信号的响应电平，或者称为波形整合单元的阈值电平，例如通常情况下可以被设计为1.5VDD。
根据上述公式，可以得到多个电流值I和电容值C的组合，即可以确定电流源的数量(例如根据需要的每个电流源的输出电流和这些电流源的总输出电流为I来确定数量)，或者电流源的输出电流(例如根据需要的电流源的数量和这些电流源的总输出电流I来确定每个电流源的输出电流)，以及电容器的电容值。可选地，每个电流源的输出电流可以相等也可以不相等，例如可以根据不同的设计，电流源的输出电流可以为2bit(比特)、3bit或更多。在一个实施例中，该占空比调整单元可以为可编程占空比调整单元。例如该占空比调整单元的电流源可以为可编程电流源，其输出电流是可以调节的，因此该占空比调整单元的“占空比”也是可编程的。
在一个实施例中，上升沿的延迟时间可以由被检测I/O驱动器在总线上的信号本身的上升或下降的翻转时间来确定。例如，电流源的输出电流与后面的M节点上的电容器所组成的RC网络产生的延迟在几纳秒左右，也就是说，使能信号Ven的上升沿延迟于I/O驱动器的输出信号Vout的上升沿的延迟时间可以在几纳秒左右，例如3ns(纳秒)至6ns左右，这是因为大多数I/O驱动器的上升或下降的翻转时间在这个范围内。通过精确控制电流源和电容器的组合，可以延迟使能信号的上升沿，而基本不延迟下降沿。
图4是示意性地示出根据本发明一个实施例的总线故障检测电路的占空比调整单元的电路信号的时序图。图4示出了延迟信号Vde的波形、图3中的M点处的信号波形以及使能信号Ven的波形。其中，延迟信号Vde是矩形波，M点处的信号VM是具有缓慢上升沿和陡峭下降沿的三角波，使能信号Ven是其上升沿延迟于延迟信号Vde的上升沿的矩形波。从图4可以看出，经过占空比调整单元的处理，使能信号Ven的上升沿延迟于延迟信号Vde的上升沿，也就是延迟于I/O驱动器的输出信号Vout的上升沿。
图5是示意性地示出根据本发明另一个实施例的总线故障检测电路的占空比调整单元的电路连接图。
在本发明的一个实施例中，波形整合单元25可以包括：多级级联的多个反相器。例如图5中示出了两级级联的两个反相器251和252。其中，在该多个反相器的级联序列中，后一级的反相器的信号放大倍数大于前一级的反相器的信号放大倍数(例如如图5中所示，第二级反相器252的放大倍数大于第一级反相器251的放大倍数)，即波形整合单元的该多个反相器为逐级放大的反相器序列。信号放大倍数最小的第一级的反相器的输入端作为波形整合单元的输入端，信号放大倍数最大的最后一级的反相器的输出端作为波形整合单元的输出端。例如如图5中所示，第一级反相器251的输入端作为波形整合单元25的输入端，其与第二反相器22的输出端以及电容器24的第一端(M点处)连接。又例如，第二级反相器252的输出端作为波形整合单元25的输出端，连接至比较单元13的使能端E。该波形整合单元可以将M节点上的信号整形，获得具有陡峭的上升沿和下降沿的脉冲信号(即使能信号Ven)，例如如图4所示。
需要注意的是，虽然图5中示出了两级级联的两个反相器，但是本领域技术人员应该明白，波形整合单元也可以包括其他数量的逐级放大的多个反相器，例如多于两个的反相器，诸如三个或四个等。
在本发明的一个实施例中，如图5所示，第一反相器21可以包括第一PMOS晶体管211和第一NMOS晶体管212。该第一PMOS晶体管211的栅极与第一NMOS晶体管212的栅极相连，共同作为该第一反相器21的输入端，用于从延迟单元11接收延迟信号Vde。该第一PMOS晶体管211的源极作为第一反相器的供电端，与电流源23的输出端相连。该第一PMOS晶体管211的漏极与该第一NMOS晶体管212的漏极相连，共同作为该第一反相器的输出端，与第二反相器22的输入端相连。该第一NMOS晶体管212的源极接地，作为该第一反相器21的接地端。
在本发明的一个实施例中，如图5所示，第二反相器22可以包括第二PMOS晶体管221和第二NMOS晶体管222。该第二PMOS晶体管221的栅极与该第二NMOS晶体管222的栅极相连，共同作为该第二反相器22的输入端，该输入端与第一反相器21的输出端相连。该第二PMOS晶体管221的源极作为该第二反相器22的供电端，与电流源23的输出端相连。该第二PMOS晶体管221的漏极与该第二NMOS晶体管222的漏极相连，共同作为该第二反相器22的输出端，与波形整合单元25的输入端相连。该第二NMOS晶体管222的源极接地，作为该第二反相器22的接地端。
以上分别描述了第一反相器和第二反相器的电路结构。其中，电流源通过第二PMOS晶体管向M节点的电容器充电，以获得延迟的上升沿，而电容器上的电荷经由第二NMOS晶体管泄放到地，由于对地泄放通路无电流源限流，且第二NMOS晶体管被设计为具有较小导通电阻，因此可获得基本不延迟的下降沿。
在本发明的实施例中，延迟单元可以包括：多级级联的多个反相器。其中在该延迟单元的多个反相器的级联序列中，第一级的反相器的输入端作为该延迟单元的输入端，与I/O驱动器的输入端相连，最后一级的反相器的输出端作为该延迟单元的输出端，连接至占空比调整单元的输入端。
图6是示意性地示出根据本发明一个实施例的总线故障检测电路的延迟单元的电路连接图。例如如图6所示，延迟单元11可以包括：多级级联的多个反相器111、112、113和114。其中在该延迟单元的多个反相器的级联序列中，第一级的反相器111的输入端作为该延迟单元11的输入端，用于接收输入信号Vin，该输入端与I/O驱动器的输入端相连。最后一级的反相器(如图6中的第四级的反相器114)的输出端作为该延迟单元11的输出端，用于输出延迟信号Vde，
该输出端连接至占空比调整单元的输入端。
需要注意的是，虽然图6中示出了四级级联的四个反相器，但是本领域技术人员应该明白，可以根据实际需要确定级联反相器的个数，例如可以根据I/O驱动器的输出信号Vout相对于输入信号Vin的延迟时间确定反相器的个数，使得经过延迟单元的延迟信号的延迟时间与I/O驱动器的输出信号的延迟时间基本相等。
根据本发明实施例的总线故障检测电路实现了对I/O总线的故障检测，其可以适用于多点连接的I/O总线。该检测电路可以在每个使能信号处在上升沿后的使能电压电平时进行对总线故障的检测。该使能信号是通过对输入到I/O驱动器的输入信号进行处理后得到的，而不需要额外的来自于核心逻辑器件的专属的使能信号，因此该检测电路具有自使能功能。与传统的检测电路相比，本发明的检测电路可以动态地检测总线状态，而不管核心逻辑器件是否处在闲置状态。进一步地，本发明的总线故障检测电路的检测精度也得到了提高。
至此，已经详细描述了本发明的总线故障检测电路的电路结构。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (11)

1.一种总线故障检测电路，其特征在于，包括：
延迟单元、占空比调整单元和比较单元；
所述比较单元包括第一输入端、第二输入端和使能端；
所述延迟单元的输入端与用于驱动总线工作的输入/输出I/O驱动器的输入端并联，所述延迟单元的输出端连接至所述占空比调整单元的输入端，所述占空比调整单元的输出端连接至所述比较单元的使能端；所述I/O驱动器的输出端连接至所述总线的一端，所述总线的另一端连接至所述比较单元的第一输入端；
其中，所述延迟单元用于将输入至所述I/O驱动器的输入信号经过延迟处理后输出延迟信号至所述占空比调整单元；其中所述延迟信号与所述I/O驱动器的输出信号相对于所述输入信号的延迟时间基本相等；所述I/O驱动器的输出信号输出至所述总线，作为所述总线的驱动信号；
所述占空比调整单元用于将接收到的所述延迟信号的占空比进行调整后输出使能信号至所述比较单元的使能端；其中所述使能信号的上升沿延迟于所述I/O驱动器的输出信号的上升沿，且所述使能信号的下降沿不延迟于所述I/O驱动器的输出信号的下降沿；
所述比较单元的第一输入端用于接收来自所述总线的驱动信号，所述比较单元的第二输入端用于接收预定的参考信号；所述比较单元用于当其接收的使能信号处在上升沿后的使能电压电平时，比较所述总线的驱动信号与所述参考信号的电压电平的大小，并根据比较结果确定所述总线是否故障。
2.根据权利要求1所述总线故障检测电路，其特征在于，
若所述总线的驱动信号的电压电平小于或等于所述参考信号的电压电平，则所述比较单元确定所述总线发生故障；
若所述总线的驱动信号的电压电平大于所述参考信号的电压电平，则所述比较单元确定所述总线正常。
3.根据权利要求2所述总线故障检测电路，其特征在于，
所述比较单元在所述总线的驱动信号的电压电平小于或等于所述参考信号的电压电平时输出第一电压电平；
所述比较单元在所述总线的驱动信号的电压电平大于所述参考信号的电压电平时输出第二电压电平；
其中所述第一电压电平大于所述第二电压电平。
4.根据权利要求1所述总线故障检测电路，其特征在于，
所述占空比调整单元包括：
第一反相器、第二反相器、电流源、电容器和波形整合单元；
其中，所述延迟单元的输出端连接至所述第一反相器的输入端；所述第一反相器的输出端连接至所述第二反相器的输入端；所述第二反相器的输出端连接至所述波形整合单元的输入端，并且连接至所述电容器的第一端；所述波形整合单元的输出端连接至所述比较单元的使能端；所述电流源的输出端分别连接至所述第一反相器的供电端和所述第二反相器的供电端；所述第一反相器的接地端、所述第二反相器的接地端和所述电容器的第二端分别接地。
5.根据权利要求4所述总线故障检测电路，其特征在于，
所述波形整合单元包括：多级级联的多个反相器；
其中，在所述多个反相器的级联序列中，后一级的反相器的信号放大倍数大于前一级的反相器的信号放大倍数；信号放大倍数最小的第一级的反相器的输入端作为所述波形整合单元的输入端，信号放大倍数最大的最后一级的反相器的输出端作为所述波形整合单元的输出端。
6.根据权利要求4所述总线故障检测电路，其特征在于，
所述第一反相器包括第一PMOS晶体管和第一NMOS晶体管；
其中，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极相连，共同作为所述第一反相器的输入端；所述第一PMOS晶体管的源极作为所述第一反相器的供电端，与所述电流源的输出端相连；所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极相连，共同作为所述第一反相器的输出端；所述第一NMOS晶体管的源极接地，作为所述第一反相器的接地端。
7.根据权利要求4所述总线故障检测电路，其特征在于，
所述第二反相器包括第二PMOS晶体管和第二NMOS晶体管；
其中，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连，共同作为所述第二反相器的输入端；所述第二PMOS晶体管的源极作为所述第二反相器的供电端，与所述电流源的输出端相连；所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的漏极相连，共同作为所述第二反相器的输出端；所述第二NMOS晶体管的源极接地，作为所述第二反相器的接地端。
8.根据权利要求1所述总线故障检测电路，其特征在于，
所述延迟单元包括：多级级联的多个反相器；
其中在所述多个反相器的级联序列中，第一级的反相器的输入端作为所述延迟单元的输入端，与所述I/O驱动器的输入端相连，最后一级的反相器的输出端作为所述延迟单元的输出端，连接至所述占空比调整单元的输入端。
9.根据权利要求1所述总线故障检测电路，其特征在于，
所述参考信号的电压电平为：
参考信号的电压电平＝k×总线未发生故障时总线的驱动信号的电压电平，其中k为比例系数。
10.根据权利要求9所述总线故障检测电路，其特征在于，
k的取值范围为0.9≤k＜1。
11.根据权利要求1所述总线故障检测电路，其特征在于，
所述延迟信号、所述使能信号和所述I/O驱动器的输出信号均为矩形波电信号。
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