CN105978532A - 一种数字滤波器 - Google Patents

Abstract

本发明属于数字滤波技术领域，提供了一种数字滤波器。本发明通过采用包括延时单元、第一控制单元、第二控制单元、输出控制单元及时钟逻辑单元的数字滤波器，由连接在第二控制单元的输入端的延时单元对输入至数字滤波器的时钟信号进行延时，使得输入至第二控制单元的时钟信号比输入至第一控制单元的时钟信号延时了预设延迟时间，进而通过由第一控制单元、第二控制单元、输出控制单元及时钟逻辑单元组成的逻辑电路来滤除所有持续时间小于预设延迟时间的电平毛刺或窄脉冲，大大提高了数字滤波器的精确度。

Description

一种数字滤波器

技术领域

本发明属于数字滤波技术领域，尤其涉及一种数字滤波器。

背景技术

在数字逻辑系统中，通常采用以下方式来滤除不需要的窄脉冲或电平毛刺：

(1)在信号线上添加一个到地的电容，利用电容的充放电来抑制电压的抖动；

(2)通过一个预设带宽的低通滤波器来滤除一些持续时间较短、频率较高的窄脉冲。这里的低通滤波器一般采用由无源的电阻电容构成的低通滤波电路，或采用由有源的运放构成的低通滤波电路来实现。

而无论采用上述哪一种方式来滤除不需要的窄脉冲或电平毛刺，都会存在精度不高的问题，因为电容和电阻本身会受到寄生参数、工艺精度以及温度等因素的影响，绝对误差较大，因此会影响低通滤波器的精确度。同时，如果采用低通滤波器的方式，还存在电路结构复杂，成本高的问题。

发明内容

本发明的目的在于提供一种数字滤波器，旨在解决采用传统的滤波电路来滤除电平毛刺或窄脉冲时，由于滤波电路中的元器件本身受其寄生参数、工艺精度以及温度等因素的影响，绝对误差较大，而导致滤波电路存在精度不高的问题。

本发明是这样实现的，一种数字滤波器，所述数字滤波器包括延时单元、第一控制单元、第二控制单元、输出控制单元以及时钟逻辑单元；

所述第一控制单元的控制端与所述第二控制单元的控制端共接作为所述数字滤波器的信号输入端，所述第一控制单元的输出端与所述第二控制单元的输出端分别接所述输出控制单元的第一输入端和第二输入端，所述输出控制单元的输出端为所述数字滤波器的输出端，所述时钟逻辑单元的标准时钟端为所述数字滤波器的时钟输入端，所述时钟逻辑单元的逻辑控制端接所述输出控制单元的输出端，所述第一控制单元的时钟端与所述延时单元的输入端共接于所述时钟逻辑单元的输出端，所述延时单元的输出端接所述第二控制单元的时钟端；

当所述数字滤波器的信号输入端持续输入高电平时，所述第一控制单元和所述第二控制单元持续输出高电平，所述输出控制单元对所述第一控制单元输出的高电平和所述第二控制单元输出的高电平进行处理后输出高电平；当所述数字滤波器的信号输入端输入极短的低电平毛刺或低电平脉冲时，所述第一控制单元在输入的时钟信号的上升沿到来时控制其输出端输出低电平，所述延时单元将所述时钟信号延时预设延时时间，并将延时后的所述时钟信号发送至所述第二控制单元，在预设延时时间之内，所述第二控制单元仍输出高电平，所述输出控制单元对所述第一控制单元输出的低电平和所述第二控制单元输出的高电平进行处理后输出高电平；

当所述数字滤波器的信号输入端持续输入低电平时，所述第一控制单元和所述第二控制单元持续输出低电平，所述输出控制单元对所述第一控制单元输出的低电平和所述第二控制单元输出的低电平进行处理后输出低电平；当所述数字滤波器的信号输入端输入极短的高电平毛刺或高电平脉冲时，所述第一控制单元在输入的时钟信号的上升沿到来时控制其输出端输出高电平，所述延时单元将所述时钟信号延时预设延时时间，并将延时后的所述时钟信号发送至所述第二控制单元，在预设延时时间之内，所述第二控制单元仍输出低电平，所述输出控制单元对所述第一控制单元输出的高电平和所述第二控制单元输出的低电平进行处理后输出低电平；

其中，所述低电平毛刺、所述低电平脉冲、所述高电平毛刺或所述高电平脉冲的持续时间小于所述预设延时时间，且所述预设延时时间小于所述时钟信号的周期。

本发明通过采用包括延时单元、第一控制单元、第二控制单元、输出控制单元及时钟逻辑单元的数字滤波器，由连接在第二控制单元的输入端的延时单元对输入至数字滤波器的时钟信号进行延时，使得输入至第二控制单元的时钟信号比输入至第一控制单元的时钟信号延时了预设延迟时间，进而通过由第一控制单元、第二控制单元、输出控制单元及时钟逻辑单元组成的逻辑电路来滤除所有持续时间小于预设延迟时间的电平毛刺或窄脉冲，大大提高了数字滤波器的精确度。

附图说明

图1是本发明实施例提供的数字滤波器的模块结构示意图；

图2是本发明实施例提供的数字滤波器的电路结构示意图；

图3是本发明另一实施例提供的数字滤波器的电路结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1示出了本发明第一实施例提供的数字滤波器的模块结构，为了便于说明，仅示出了与本发明实施例相关的部分。

一种数字滤波器，包括延时单元10、第一控制单元20、第二控制单元30、输出控制单元40及时钟逻辑单元50。

第一控制单元20的控制端与第二控制单元30的控制端共接作为数字滤波器的信号输入端IN，第一控制单元20的输出端与第二控制单元30的输出端分别接输出控制单元40的第一输入端和第二输入端，输出控制单元40的输出端为数字滤波器的输出端OUT，时钟逻辑单元50的标准时钟端为数字滤波器的时钟输入端CLK，时钟逻辑单元50的逻辑控制端接输出控制单元40的输出端，第一控制单元20的时钟端与延时单元10的输入端共接于时钟逻辑单元50的输出端，延时单元10的输出端接第二控制单元30的时钟端。

当数字滤波器的信号输入端IN持续输入高电平时，第一控制单元20和第二控制单元30的输出端持续输出高电平，输出控制单元40对第一控制单元20输出的高电平和第二控制单元30输出的高电平进行处理后输出高电平；当数字滤波器的信号输入端IN输入极短的低电平毛刺或低电平脉冲，且输入至第一控制单元20的时钟端的时钟信号的上升沿到来时，第一控制单元20控制其输出端输出低电平，因延时单元10对输入至其输入端的时钟信号进行了延时处理，因此输入至第二控制单元30的时钟端的时钟信号的上升沿在预设延时时间之后才能到来，而在预设延时时间之内，第二控制单元30的输出端仍为高电平，输出控制单元40对第一控制单元20输出的低电平和第二控制单元30输出的高电平进行处理后输出高电平。

当数字滤波器的信号输入端IN持续输入低电平时，第一控制单元20和第二控制单元30的输出端持续输出低电平，输出控制单元40对第一控制单元20输出的低电平和第二控制单元30输出的低电平进行处理后输出低电平；当数字滤波器的信号输入端IN输入极短的高电平毛刺或高电平脉冲，且输入至第一控制单元20的时钟端的时钟信号的上升沿到来时，第一控制单元20控制其输出端输出高电平，因延时单元10对输入至其输入端的时钟信号进行了延时处理，因此输入至第二控制单元30的时钟端的时钟信号的上升沿在预设延时时间之后才能到来，而在预设延时时间之内，第二控制单元30的输出端仍为低电平，输出控制单元40对第一控制单元20输出的高电平和第二控制单元30输出的低电平进行处理后输出低电平。

在本实施例中，延时单元10用于对输入至数字滤波器的时钟信号进行延时，在实际应用中，可以根据实际需求来设置延时单元的延时时间(即预设延时时间)，只要保证需要滤除的低电平毛刺或低电平脉冲的持续时间小于预设延时时间，且预设延时时间小于时钟信号的周期即可。具体的，当电平毛刺或窄脉冲的持续时间较短时，延时单元10可以由偶数个串联的反相器构成，其中，第一个反相器的输入端为延时单元10的输入端，最后一个反相器的输出端为延时单元10的输出端；当电平毛刺或窄脉冲的持续时间较长时，延时单元10可以采用计数器延时电路，其中，计数器延时电路的输入端和输出端分别为延时单元10的输入端和输出端，更具体的，计数器延时电路由计数器和逻辑电路构成，且所述计数器的时钟频率与输入至第一控制单元20和第二控制单元30的时钟信号的频率不相等。例如，假设输入至第一控制单元20和第二控制单元30的时钟信号的频率为1kHz，若要让输入至第二控制单元30的时钟信号比输入至第一控制单元20的时钟信号延迟200μs，延时单元10可以采用由时钟信号为50μs的计数器和一些特定的组合逻辑电路构成的计数器延时电路。计数器的工作原理是，当时钟信号出现一个上升沿就会加1，因此可以通过设置特定的组合逻辑电路的控制逻辑，使得该时钟信号为50μs的计数器计数到4时，特定的组合逻辑电路输出一个高电平，该高电平通过一个与逻辑电路打开第二D触发器DFF2的时钟，此时输入至第二D触发器DFF2的时钟信号就会比输入至第一D触发器DFF1的时钟信号延迟200μs。因为计数器延时电路内部时钟和输入至数字滤波器的时钟信号，多数情况下均由同一个较高频率的时钟信号分频而来，所以计数器延时电路并不需要复杂的电路结构，且不会占用太大的芯片面积。

在本实施例中，当数字滤波器的信号输入端IN持续输入高电平时，其输出端OUT输出高电平；当数字滤波器的信号输入端IN输入极短的低电平毛刺或低电平脉冲，其输出端OUT还是输出高电平，因此，该数字滤波器可以滤除持续时间小于预设延迟时间的低电平毛刺或低电平脉冲。当数字滤波器的信号输入端IN持续输入低电平时，其输出端OUT输出低电平；当数字滤波器的信号输入端IN输入极短的高电平毛刺或高电平脉冲，其输出端OUT还是输出低电平，因此，该数字滤波器还可以滤除持续时间小于预设延迟时间的高电平毛刺或高电平脉冲。在实际应用中，只需对第一控制单元20、第二控制单元30和输出控制单元40的控制逻辑进行相应的设置，便可相应地滤除不需要的电平毛刺和窄脉冲。

图2示出了本发明实施例提供的数字滤波器的电路结构，该数字滤波器可以滤除持续时间小于预设延迟时间的低电平毛刺或低电平脉冲。

如图2所示，第一控制单元20为第一D触发器DFF1，第二控制单元30为第二D触发器DFF2，输出控制单元40为或逻辑电路，时钟逻辑单元50为与逻辑电路。

第一D触发器DFF1的时钟端CP1、复位端CLR1及第二输出端QN1分别为第一控制单元20的时钟端、控制端及输出端，第一D触发器DFF1的输入端D1与其第二输出端QN1连接；第二D触发器DFF2的时钟端CP2、复位端CLR2及第二输出端QN2分别为第二控制单元30的时钟端、控制端及输出端，第二D触发器DFF2的输入端D2与其第二输出端QN2连接；或逻辑电路的第一输入端、第二输入端及输出端分别为输出控制单元40的第一输入端、第二输入端及输出端；与逻辑电路的第一输入端、第二输入端及输出端分别为时钟逻辑单元50的标准时钟端、逻辑控制端及输出端。

当数字滤波器的信号输入端IN持续输入高电平时，第一D触发器DFF1和第二D触发器DFF2均进入复位状态，第一D触发器DFF1的第二输出端QN1和第二D触发器DFF2的第二输出端QN2持续输出高电平，此时，第一D触发器DFF1的输入端D1和第二D触发器DFF2的输入端D2均为高电平，或逻辑电路对第一D触发器DFF1的第二输出端QN1输出的高电平和第二D触发器DFF2的第二输出端QN2输出的高电平进行或运算后输出高电平；所述时钟信号与或逻辑电路输出的高电平经过与逻辑电路的与运算后，所述时钟信号保持不变。

当数字滤波器的信号输入端IN输入极短的低电平毛刺或低电平脉冲时，第一D触发器DFF1和第二D触发器DFF2均进入置位状态，当输入至第一D触发器DFF1的时钟端CP1的时钟信号的上升沿到来时，第一D触发器DFF1的第二输出端QN1翻转为低电平，因延时单元10对输入至其输入端的时钟信号进行了延时处理，因此输入至第二D触发器DFF2的时钟端CP2的时钟信号的上升沿在预设延时时间之后才能到来，而在预设延时时间之内，第二D触发器DFF2的第二输出端QN2仍为高电平，或逻辑电路对第一D触发器DFF1的第二输出端QN1输出的低电平与第二D触发器DFF2的第二输出端QN2输出的高电平进行或运算后输出高电平。因此，该滤波器可以滤除持续时间小于预设延迟时间的低电平毛刺或低电平脉冲。

但是，如果低电平毛刺或低电平脉冲的持续时间超过了预设延迟时间，导致置位状态下第二D触发器的时钟端的时钟信号的上升沿到来，此时，第二D触发器DFF2的第二输出端输出低电平，或逻辑电路对第一D触发器DFF1的第二输出端输出的低电平与第二D触发器DFF2的第二输出端输出的低电平进行或运算后输出低电平，该低电平与时钟信号经过时钟逻辑单元的与运算后输出低电平，而在时钟逻辑电路持续输出低电平的情况下，第一D触发器DFF1和第二D触发器DFF2的状态并不会发生变化。因此，该数字滤波器在实现滤除持续时间小于预设延迟时间的低电平脉冲或低电平毛刺的同时，保证了持续时间大于预设延迟时间的低电平信号可以正常通过。

在本实施例中，第一D触发器DFF1的复位端CLR1和第二D触发器DFF2的复位端CLR2高电平有效。通过设置延时单元10的预设延时时间，使得预设延时时间大于(或等于)低电平毛刺或低电平脉冲的持续时间且小于(或等于)时钟信号的周期，即可滤除持续时间小于预设延时时间的低电平毛刺或低电平脉冲，并保证持续时间大于(或等于)预设延迟时间的低电平信号正常通过该数字滤波器。

图3示出了本发明另一实施例提供的数字滤波器的电路结构，该数字滤波器可以滤除持续时间小于预设延迟时间的高电平毛刺或高电平脉冲。

如图3所示，第一控制单元20为第一D触发器DFF1，第二控制单元30为第二D触发器DFF2，输出控制单元40为与逻辑电路，时钟逻辑单元为或逻辑电路。

第一D触发器DFF1的时钟端CP1、复位端NCLR1及第一输出端Q1分别为第一控制单元20的时钟端、控制端及输出端，第一D触发器DFF1的输入端D1与其第二输出端QN1连接；第二D触发器DFF2的时钟端CP2、复位端NCLR2及第一输出端Q2分别为第二控制单元30的时钟端、控制端及输出端，第二D触发器DFF2的输入端D2与其第二输出端QN2连接；与逻辑电路的第一输入端、第二输入端及输出端分别为输出控制单元40的第一输入端、第二输入端及输出端；或逻辑电路的第一输入端、第二输入端及输出端分别为时钟逻辑单元50的标准时钟端、逻辑控制端及输出端。

当数字滤波器的信号输入端IN持续输入低电平时，第一D触发器DFF1和第二D触发器DFF2均进入复位状态，第一D触发器DFF1的第一输出端Q1和第二D触发器DFF2的第一输出端Q2持续输出低电平，第一D触发器DFF1的第二输出端QN1和第二D触发器DFF2的第二输出端QN2输出高电平，此时，第一D触发器DFF1的输入端D1和第二D触发器DFF2的输入端D2均为高电平，与逻辑电路对第一D触发器DFF1的第一输出端Q1输出的低电平和第二D触发器DFF2的第一输出端Q2输出的低电平进行与运算后输出低电平；所述时钟信号与所述与逻辑电路输出的低电平经过所述或逻辑电路的与运算后，所述时钟信号保持不变。

当数字滤波器的信号输入端IN输入极短的高电平毛刺或高电平脉冲时，第一D触发器DFF1和第二D触发器DFF2均进入置位状态，当输入至第一D触发器DFF1的时钟端CP1的时钟信号的上升沿到来时，第一D触发器DFF1的第一输出端Q1翻转为高电平，因延时单元10对输入至其输入端的时钟信号进行了延时处理，因此输入至第二D触发器DFF2的时钟端CP2的时钟信号的上升沿在预设延时时间之后才能到来，而在预设延时时间之内，第二D触发器DFF2的第一输出端Q2仍为低电平，与逻辑电路对第一D触发器DFF1的第一输出端Q1输出的高电平与第二D触发器DFF2的第一输出端Q2输出的低电平进行与运算后输出低电平。因此，该滤波器可以滤除持续时间小于预设延迟时间的高电平毛刺或高电平脉冲。

但是，如果高电平毛刺或高电平脉冲的持续时间超过了预设延迟时间，导致置位状态下第二D触发器的时钟端的时钟信号的上升沿到来，此时，第二D触发器DFF2的第一输出端输出高电平，与逻辑电路对第一D触发器DFF1的第一输出端输出的高电平与第二D触发器DFF2的第一输出端输出的高电平进行与运算后输出高电平，该高电平与时钟信号经过时钟逻辑单元的或运算后输出高电平，而在时钟逻辑电路持续输出高电平的情况下，第一D触发器DFF1和第二D触发器DFF2的状态并不会发生变化。因此，该数字滤波器在实现滤除持续时间小于预设延迟时间的高电平脉冲或高电平毛刺的同时，保证了持续时间大于预设延迟时间的高电平信号可以正常通过。

在本实施例中，第一D触发器DFF1的复位端NCLR1和第二D触发器DFF2的复位端NCLR2低电平有效。通过设置延时单元10的预设延时时间，使得预设延时时间大于(或等于)高电平毛刺或高电平脉冲的持续时间且小于(或等于)时钟信号的周期，即可滤除持续时间小于预设延时时间的高电平毛刺或高电平脉冲，并保证持续时间大于(或等于)预设延迟时间的高电平信号通过该数字滤波器。

本发明通过采用包括延时单元、第一控制单元、第二控制单元、输出控制单元及时钟逻辑单元的数字滤波器，由连接在第二控制单元的输入端的延时单元对输入至数字滤波器的时钟信号进行延时，使得输入至第二控制单元的时钟信号比输入至第一控制单元的时钟信号延时了预设延迟时间，进而通过由第一控制单元、第二控制单元、输出控制单元及时钟逻辑单元组成的逻辑电路来滤除所有持续时间小于预设延迟时间的电平毛刺或窄脉冲，大大提高了数字滤波器的精确度。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种数字滤波器，其特征在于，所述数字滤波器包括延时单元、第一控制单元、第二控制单元、输出控制单元以及时钟逻辑单元；

所述第一控制单元的控制端与所述第二控制单元的控制端共接作为所述数字滤波器的信号输入端，所述第一控制单元的输出端与所述第二控制单元的输出端分别接所述输出控制单元的第一输入端和第二输入端，所述输出控制单元的输出端为所述数字滤波器的输出端，所述时钟逻辑单元的标准时钟端为所述数字滤波器的时钟输入端，所述时钟逻辑单元的逻辑控制端接所述输出控制单元的输出端，所述第一控制单元的时钟端与所述延时单元的输入端共接于所述时钟逻辑单元的输出端，所述延时单元的输出端接所述第二控制单元的时钟端；

当所述数字滤波器的信号输入端持续输入高电平时，所述第一控制单元和所述第二控制单元持续输出高电平，所述输出控制单元对所述第一控制单元输出的高电平和所述第二控制单元输出的高电平进行处理后输出高电平；当所述数字滤波器的信号输入端输入极短的低电平毛刺或低电平脉冲时，所述第一控制单元在输入的时钟信号的上升沿到来时控制其输出端输出低电平，所述延时单元将所述时钟信号延时预设延时时间，并将延时后的所述时钟信号发送至所述第二控制单元，在预设延时时间之内，所述第二控制单元仍输出高电平，所述输出控制单元对所述第一控制单元输出的低电平和所述第二控制单元输出的高电平进行处理后输出高电平；

当所述数字滤波器的信号输入端持续输入低电平时，所述第一控制单元和所述第二控制单元持续输出低电平，所述输出控制单元对所述第一控制单元输出的低电平和所述第二控制单元输出的低电平进行处理后输出低电平；当所述数字滤波器的信号输入端输入极短的高电平毛刺或高电平脉冲时，所述第一控制单元在输入的时钟信号的上升沿到来时控制其输出端输出高电平，所述延时单元将所述时钟信号延时预设延时时间，并将延时后的所述时钟信号发送至所述第二控制单元，在预设延时时间之内，所述第二控制单元仍输出低电平，所述输出控制单元对所述第一控制单元输出的高电平和所述第二控制单元输出的低电平进行处理后输出低电平；

其中，所述低电平毛刺、所述低电平脉冲、所述高电平毛刺或所述高电平脉冲的持续时间小于所述预设延时时间，且所述预设延时时间小于所述时钟信号的周期。

2.如权利要求1所述的数字滤波器，其特征在于，所述第一控制单元为第一D触发器，所述第二控制单元为第二D触发器，所述输出控制单元为或逻辑电路，所述时钟逻辑单元为与逻辑电路；

所述第一D触发器的时钟端、复位端及第二输出端分别为所述第一控制单元的时钟端、控制端及输出端，所述第一D触发器的输入端与其第二输出端连接；所述第二D触发器的时钟端、复位端及第二输出端分别为所述第二控制单元的时钟端、控制端及输出端，所述第二D触发器的输入端与其第二输出端连接；所述或逻辑电路的第一输入端、第二输入端及输出端分别为所述输出控制单元的第一输入端、第二输入端及输出端；所述与逻辑电路的第一输入端、第二输入端及输出端分别为所述时钟逻辑单元的标准时钟端、逻辑控制端及输出端；

当所述数字滤波器的信号输入端持续输入高电平时，所述第一D触发器和所述第二D触发器均进入复位状态，所述第一D触发器的第二输出端和所述第二D触发器的第二输出端持续输出高电平，此时，所述第一D触发器的输入端和所述第二D触发器的输入端均为高电平，所述或逻辑电路对所述第一D触发器的第二输出端输出的高电平和所述第二D触发器的第二输出端输出的高电平进行或运算后输出高电平；所述时钟信号与所述或逻辑电路输出的高电平经过所述与逻辑电路的与运算后，所述时钟信号保持不变；

当所述数字滤波器的信号输入端输入极短的低电平毛刺或低电平脉冲时，所述第一D触发器和所述第二D触发器均进入置位状态，当输入至所述第一D触发器的时钟端的时钟信号的上升沿到来时，所述第一D触发器的第二输出端翻转为低电平，所述延时单元将所述时钟信号延时预设延时时间，并将延时后的所述时钟信号发送至所述第二D触发器的时钟端，在预设延时时间之内，所述第二D触发器的第二输出端仍输出高电平，所述或逻辑电路对所述第一D触发器的第二输出端输出的低电平与所述第二D触发器的第二输出端输出的高电平进行或运算后输出高电平。

3.如权利要求1所述的数字滤波器，其特征在于，所述第一控制单元为第一D触发器，所述第二控制单元为第二D触发器，所述输出控制单元为与逻辑电路，所述时钟逻辑单元为或逻辑电路；

所述第一D触发器的时钟端、复位端及第一输出端分别为所述第一控制单元的时钟端、控制端及输出端，所述第一D触发器的输入端与其第二输出端连接；所述第二D触发器的时钟端、复位端及第一输出端分别为所述第二控制单元的时钟端、控制端及输出端，所述第二D触发器的输入端与其第二输出端连接；所述与逻辑电路的第一输入端、第二输入端及输出端分别为所述输出控制单元的第一输入端、第二输入端及输出端；所述或逻辑电路的第一输入端、第二输入端及输出端分别为所述时钟逻辑单元的标准时钟端、逻辑控制端及输出端；

当所述数字滤波器的信号输入端持续输入低电平时，所述第一D触发器和所述第二D触发器均进入复位状态，所述第一D触发器的第一输出端和所述第二D触发器的第一输出端持续输出低电平，所述第一D触发器的第二输出端和所述第二D触发器的第二输出端输出高电平，此时，所述第一D触发器的输入端和所述第二D触发器的输入端均为高电平，所述与逻辑电路对所述第一D触发器的第一输出端输出的低电平和所述第二D触发器的第一输出端输出的低电平进行与运算后输出低电平；所述时钟信号与所述与逻辑电路输出的低电平经过所述或逻辑电路的与运算后，所述时钟信号保持不变；

当所述数字滤波器的信号输入端输入极短的高电平毛刺或高电平脉冲时，所述第一D触发器和所述第二D触发器均进入置位状态，当输入至所述第一D触发器的时钟端的时钟信号的上升沿到来时，所述第一D触发器的第一输出端翻转为高电平，所述延时单元将所述时钟信号延时预设延时时间，并将延时后的所述时钟信号发送至所述第二D触发器的时钟端，在预设延时时间之内，所述第二D触发器的第一输出端仍输出低电平，所述与逻辑电路对所述第一D触发器的第一输出端输出的高电平与所述第二D触发器的第一输出端输出的低电平进行与运算后输出低电平。

4.如权利要求1所述的数字滤波器，其特征在于，所述延时单元包括多个串联的反相器，所述第一个反相器的输入端为所述延时单元的输入端，所述最后一个反相器的输出端为所述延时单元的输出端。

5.如权利要求1所述的数字滤波器，其特征在于，所述延时单元包括计数器延时电路，所述计数器延时电路的输入端和输出端分别为所述延时单元的输入端和输出端，所述计数器延时电路由计数器和逻辑电路构成，且所述计数器的时钟频率与输入至所述第一控制单元和所述第二控制单元的时钟信号的频率不相等。