CN105591637B - 集成电路中的自动复位模块 - Google Patents

Abstract

本发明涉及一种集成电路中的自动复位模块，复位模块包括有多值低电压复位检测模块和上电复位模块，所述多值低电压复位检测模块和上电复位模块采用同一个外部电源供电，且所述多值低电压复位检测模块和上电复位模块还择一的对该集成电路进行复位操作；通过将多值低电压复位检测模块LVR及上电复位模块POR配合使用，当VDD电压值上升速度较快时，由上电复位模块POR使电路从复位状态开始工作；而当VDD电压值上升速度较慢的时候，则由多值低电压复位检测模块LVR使电路从复位状态开始工作，两种复位模块配合使用，大大提升了集成电路整体的运行可靠性。

Description

集成电路中的自动复位模块

技术领域

本发明涉及集成电路技术领域，尤其涉及一种集成电路中的自动复位模块。

背景技术

集成电路是指采用现代半导体加工技术加工而成的、内部集成了数量较大的晶体管、电阻电容等半导体器件、能完成特定功能且应用在现代电子系统中的一种微型部件。

在一颗集成电路内部通常都有一种称之为复位模块的电路结构，用于对该电路中的其它模块进行复位操作，即通过采用这种复位模块，使得集成电路中的其它模块恢复到最初的、稳定的一种电位或者状态。

集成电路的复位结构通常分为外部复位和内部复位，其中外部复位是专门为集成电路设置一个复位控制信号引脚，当需要对集成电路内部进行复位时，在该引脚上施加一个复位信号；而内部复位是指在集成电路内部构建专门的复位结构，该复位结构在集成电路内部某一种机制触发下，产生一个复位控制信号，对内部其它电路模块进行复位。目前集成电路内部复位结构主要包括以下两种：

1)、上电复位结构

每一颗集成电路都需要通过外部的供电才能正常工作。外部电源开始供电前，集成电路内部各个模块中的信号往往处于不确定的状态。例如集成电路内部设计了锁存器、触发器和寄存器等一些具有记忆功能的模块，在外部电源上一次供电结束前，其内部信号被固定在某一个值；或者由于某一种干扰机制使得电路内部信号出现各种状态；或者电路内部电容上残余的电荷没有泄放完全(这种电容可以是电路内部设计的电容，也可以是内部寄生的电容)等等，因此理论上在外部电源开始供电前，集成电路内部各个信号都处于不确定的状态，或者不是设计者和使用者希望的状态，这些状态会造成逻辑电路的工作混乱，那么就需要一种称之为上电复位的电路结构，在给集成电路进行供电(即上电)的过程，使得内部各个信号恢复到一种稳定的电位。

附图1示出了目前常见的一种上电复位结构。其工作原理为：在芯片上电时，复位信号Reset首先为高电平，B点快速上升到某一个电平，该电平低于反相器INV的临界电平，又能使NMOS管成为直流通过，这样电容C1的下极板就能对地放电；当A点电平下降到某一个值时，PMOS管工作于线性电阻区，电源VDD对电容C2充电，一旦B点电平上升超过反相器INV的临界电平，则复位信号Reset变为低电平，上电复位结束。在这种上电复位结构中，电容C1、电容C2、MOS管的开启电压等对上电复位时间有直接的影响，而众所周知，集成电路加工工艺总是存在一定偏差的，因此这种上电复位结构与工艺关联度很高；根据仿真结果，附图1中电容C2的值每变化10％，上电复位时间将变化53％；MOS管的开启电压每变化0.15V，上电复位时间将变化300％。因此，上述这种上电复位结构并不能确保每一颗集成电路的上电复位时间都能够基本达到预先设计规范。

上述上电复位结构除与工艺关联度很高外，还易受电源电压上升速率的影响，因此尽管集成电路内部设置了上电复位结构，有时还不能保证集成电路能够正常复位。

2)、低电压复位结构

除了上电过程，还有一个“下电”过程，即在关闭电源过程中，由于电源电压的变化，也会造成电路内部信号出现不确定或者与预期结果相违背的情况，从而使得电路出现误操作等。因此为了确保集成电路能够在使用过程中正常复位，除了上述上电复位结构外，又出现了另一种结构——低电压复位结构。

低电压复位结构是指在集成电路工作过程中，随时监测电源电压的变化，当监测到电源电压低于某一个值时，这种结构产生一个复位信号，用于对电路中的其它模块进行复位。

附图2示出了目前一种基于电平检测的低电压复位结构，其工作原理为：当电源电压上升到某一个值时，复位信号Reset从高电平变为低电平，表示低压复位结束，电路开始工作，通常把这个值称为低电压复位结束信号LVRE；而当下电或者由于干扰等原因电源电压下降到某一个值时，复位信号Reset从低电平变为高电平，使电路复位，通常把这个值称为低电压复位开始信号LVRB。上述低电压复位结构虽然结构简单，并且也可以随时检测电源电压的变化，实现复位功能，但上述低电压复位结构在低电压复位开始和结束的电源电压值LVRB/LVRE只局限在某一组固定的值，从而复位功能的灵活性欠缺，不能很好的保证复位信号在整个工作过程中的有效性。

有鉴于上述的缺陷，本设计人，积极加以研究创新，以期创设一种新型结构的集成电路中的自动复位模块，使其更具有产业上的利用价值。

发明内容

为解决上述技术问题，本发明的目的是提供一种集成电路中的自动复位模块。

本发明的集成电路中的自动复位模块，包括一种集成电路中的自动复位模块，集成电路中集成有复位模块，该复位模块主要包括有多值低电压复位检测模块和上电复位模块，所述多值低电压复位检测模块和上电复位模块采用同一个外部电源供电，且所述多值低电压复位检测模块和上电复位模块还择一的对该集成电路进行复位操作。

进一步的，还设有输入模块和译码电路，所述输入模块用于供用户输入工作指令，所述译码电路与所述输入模块电连接，并能够将所述输入模块的工作指令转化成输出信号；且所述译码电路的输出信号能够控制所述多值低电压复位检测模块对集成电路进行复位操作。

进一步的，所述输入模块具有第一、三信号输出端；所述译码电路包括第一反相器、第二反相器、第一与非门、以及第一或非门，其中，所述第一反相器和第二反相器的输入端分别电连接于所述输入模块的第一、三信号输出端，所述第一与非门的两个输入端口分别电连接于所述输入模块的第一、三信号输出端，其输出端口还电连接有第三反相器，所述第一或非门的两个输入端口亦分别电连接于所述输入模块的第一、三信号输出端，其输出端口还电连接有第四反相器；且所述第一反相器、第二反相器、第三反相器、以及第四反相器的输出端皆为所述译码电路的信号输出端。

进一步的，所述多值低电压复位检测模块包括第一倒比管、第二倒比管、第三PMOS管、第四PMOS管、第一NMOS管、第一MOS管单元、第二MOS 管单元、第十NMOS管、第十一NMOS管、第五反相器、以及第六反相器，其中，所述第一倒比管的源极电连接于外部电源，所述第一倒比管的栅极电连接于所述译码电路的信号输出端；所述第二倒比管包括有第一负载串和第二负载串，其中所述第一负载串包括有多个串联连接的第一PMOS管，多个所述第一PMOS管中的第一个第一PMOS管的源极电连接于外部电源，多个所述第一PMOS管中的最后一个第一PMOS管的漏极电连接于所述第四PMOS管的源极，且多个所述第一PMOS管的栅极、以及所述第四PMOS管的栅极还皆电连接于所述第一倒比管的漏极；所述第二负载串包括有多个串联连接的第二PMOS管，多个所述第二PMOS管的栅极皆电连接于所述译码电路的信号输出端，且多个所述第二PMOS管中的第一个第二PMOS管的源极电连接于外部电源，多个所述第二PMOS管中的最后一个第二PMOS管的漏极电连接于所述第四PMOS管的源极；所述第三PMOS管的栅极电连接于所述译码电路的信号输出端，其源极电连接于所述第一倒比管的漏极；

所述第一NMOS管的源极接地，其漏极电连接于所述第一倒比管的漏极；所述第一MOS管单元包括一个第三负载串和三个第四负载串，其中所述第三负载串包括有多个串联连接的第二NMOS管，多个所述第二NMOS管的栅极、以及所述第一NMOS管的栅极分别电连接于所述第三PMOS管的漏极，且多个所述第二NMOS管中的第一个第二NMOS管的漏极电连接于所述第四PMOS管的漏极，多个所述第二NMOS管中的最后一个第二NMOS管的源极接地；每一所述第四负载串各分别包括有多个串联连接的第三NMOS管，每一所述第四负载串中的第一个第三NMOS管的漏极皆电连接于所述第四PMOS管的漏极，每一所述第四负载串中的最后一个第三NMOS管的源极接地，每一所述第四负载串中的第一个第三NMOS管的栅极皆电连接于所述译码电路的信号输出端，且每一所述第四负载串中的余下第三NMOS管的栅极皆电连接于所述第三PMOS管的漏极；

所述第二MOS管单元包括第四NMOS管、第五NMOS管、两个第五负载串、以及两个第六负载串，其中所述第四NMOS管的栅极和第五NMOS管的栅极分别电连接于所述译码电路的信号输出端，所述第四NMOS管的漏极和第五 NMOS管的漏极分别电连接于所述第十NMOS管的源极，每一所述第五负载串各分别包括有串联连接的第六NMOS管和第七NMOS管，两个所述第六NMOS管的漏极均电连接于所述第四NMOS管的源极，两个所述第六NMOS管的栅极、以及两个所述第七NMOS管的栅极皆电连接于所述第三PMOS管的漏极，且两个所述第七NMOS管的源极接地；每一所述第六负载串各分别包括有串联连接的第八NMOS管和第九NMOS管，两个所述第八NMOS管的漏极均电连接于所述第五NMOS管的源极，两个所述第八NMOS管的栅极、以及两个所述第九NMOS管的栅极皆电连接于所述第三PMOS管的漏极，且两个所述第九NMOS管的源极接地；且所述第一NMOS管、所述第一MOS管单元、以及所述第二MOS管单元还共同构成一电流镜结构；

另外，所述第三负载串中第一个第二NMOS管的漏极、以及每一所述第四负载串中的第一个第三NMOS管的漏极还皆电连接于所述第五反相器的输入端，所述第十一NMOS管的源极和漏极短接，所述第十NMOS管的漏极经连接所述第十一NMOS管的源极后亦电连接于所述第五反相器的输入端，且所述第十NMOS管和第十一NMOS管的栅极、以及所述第五反相器的输出端还皆电连接于所述第六反相器的输入端，所述第六反相器的输出端还电连接有一第七反相器，且所述第七反相器的输出端即为所述多值低电压复位检测模块的复位信号输出端。

进一步的，所述第一倒比管的栅极电连接于所述第三反相器的输出端；

所述第三PMOS管的栅极电连接于所述第一反相器的输出端；

所述第二负载串由三个串联连接的第二PMOS管组成，三个所述第二PMOS管的栅极分别电连接于所述第一反相器、第二反相器、第四反相器的输出端；

其中一个所述第四负载串中的第一个第三NMOS管的栅极电连接于所述第一反相器的输出端，余下两个所述第四负载串中的第一个第三NMOS管的栅极均电连接于所述第二反相器的输出端；

所述第四NMOS管的栅极和第五NMOS管的栅极均电连接于所述第一反相器的输出端。

进一步的，该复位模块还包括有一用以滤除电源上的干扰信号的边沿延时检测模块，所述边沿延时检测模块包括第五PMOS管至第十一PMOS管、第十二NMOS管、第十三NMOS管、第一施密特触发器、第二施密特触发器、以及第二与非门，其中，

所述第五PMOS管的源极和漏极短接，且其源极还电连接于外部电源，所述第六PMOS管串接在所述第五PMOS管的漏极和第十二NMOS管的漏极之间，且所述第五PMOS管、第六PMOS管、以及第十二NMOS管的栅极分别电连接于所述第七反相器的输出端，所述第十二NMOS管的源极接地；所述第九PMOS管的源极和漏极短接，且其源极还电连接于外部电源，所述第十PMOS管串接在所述第九PMOS管的漏极和第十三NMOS管的漏极之间，且所述第九PMOS管、第十PMOS管、以及第十三NMOS管的栅极分别电连接于所述第一施密特触发器的输出端，所述第十三NMOS管的源极接地，所述第一施密特触发器的输入端电连接于所述第六PMOS管的漏极；所述第二施密特触发器的输入端电连接于所述第十PMOS管的漏极，所述第二施密特触发器的输出端、以及所述第七反相器的输出端还分别电连接于所述第二与非门的两个输入端，所述第二与非门的输出端还电连接有一第八反相器，所述第八反相器的输出端即为所述边沿延时检测模块的信号输出端；

另外，所述第七PMOS管和第八PMOS管的栅极分别电连接于所述第六PMOS管的漏极，且所述第七PMOS管的源极和漏极、以及所述第八PMOS管的源极和漏极还皆接地；所述第十一PMOS管的栅极电连接于所述第十PMOS管的漏极，且所述第十一PMOS管的源极和漏极还均接地。

进一步的，所述上电复位模块包括第十二PMOS管、第十三PMOS管、第十四NMOS管、第十五NMOS管、以及第三施密特触发器，其中，

所述第十二PMOS管的漏极和源极短接，且所述第十二PMOS管的源极、所述第十三PMOS管的源极、以及所述第十四NMOS管的栅极皆分别电连接于外部电源，所述第十四NMOS管的源极接地，其漏极电连接于所述第十二PMOS管的栅极，所述第十五NMOS管的源极和漏极均接地，其栅极电连接于所述第十三PMOS管的漏极；所述第三施密特触发器的输入端亦电连接于所述第十三PMOS管的漏极，所述第三施密特触发器的输出端电连接有一第十反相器，所述第十反相器的输出端即为所述上电复位模块的复位信号输出端。

进一步的，在所述第三施密特触发器的输出端和所述第十反相器的输入端之间还串接有一第九反相器。

借由上述方案，本发明至少具有以下优点：①该集成电路中所述的各模块采用的都是常规半导体器件，如采用源漏短接MOS管作为电容、用MOS管作为有源电阻等，这样整个电路的加工工艺比较容易兼容，不需要额外作电阻、电容或者三极管等的集成电路加工层次，加工成本也比较好控制。②在本发明中，多值低电压复位检测模块LVR、及上电复位模块POR配合使用，当VDD电压值上升速度较快时，由上电复位模块POR使电路从复位状态开始工作；而当VDD电压值上升速度较慢的时候，则由多值低电压复位检测模块LVR使电路从复位状态开始工作，两种复位模块配合使用，大大提升了集成电路整体的运行可靠性。③本发明所述的上电复位模块与工艺关联度小，根据仿真结果，当集成电路加工工艺从最佳工艺条件变为最差工艺条件时，上电复位时间变化小于10％，因此在本发明中，当集成电路加工工艺有偏差时，对整个复位结构的参数影响小；④本发明所述的多值低电压复位检测模块在低电压复位开始和结束时的值可以有多组选择，只需改变两个控制信号C1、C3的值，就可以方便地选择复位信号LVR的LVRE/LVRB值，实用性非常好。⑤本发明中所采用的边沿延时检测模块PD不仅可以滤除毛刺，还可以灵活调节所需要滤除毛刺的宽度，防止电路频繁复位。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例进行详细说明。

附图说明

图1是现有技术中常见的一种上电复位电路结构；

图2是现有技术中常见的一种基于电平检测的低电压复位结构；

图3是本发明的工作原理方框图；

图4是本发明所述多值低电压复位检测模块的电路图；

图5是本发明所述边沿延时检测模块的电路图；

图6是本发明所述上电复位模块的电路图；

图7是本发明在两个控制信号C1＝1，C3＝0情况下，所述多值低电压复位检测模块输出的波形图；

图8是本发明在不同工艺条件下的上电复位时间；

图9是当VDD电压值上升速度很快情况下的仿真波形；

图10是当VDD电压值上升速度很慢情况下的仿真波形；

图11是本发明所述边沿延时检测模块的仿真波形。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明所述的一种集成电路中的自动复位模块，集成电路中集成有复位模块，其特征在于：该复位模块主要包括有多值低电压复位检测模块LVR和上电复位模块POR，所述多值低电压复位检测模块LVR和上电复位模块POR采用同一个外部电源供电，且所述多值低电压复位检测模块LVR和上电复位模块POR还择一的对该集成电路进行复位操作。

在本发明中，还设有输入模块和译码电路DCD，所述输入模块用于供用户输入工作指令，所述译码电路DCD与所述输入模块电连接，并能够将所述输入模块的工作指令转化成输出信号；且所述译码电路DCD的输出信号能够控制所述多值低电压复位检测模块LVR对集成电路进行复位操作。

优选的，所述输入模块具有第一、三信号输出端，即所述输入模块能够输出控制信号C1、C3，但此并不为本发明的限制，且输入模块的信号输出端个数可因实际需求不同而做变化；所述译码电路DCD包括第一反相器INV1、第二反相器INV2、第一与非门NAND1、以及第一或非门NOR1，其中，所述第一反相器INV1和第二反相器INV2的输入端分别电连接于所述输入模块的第一、三信号输出端，所述第一与非门NAND1的两个输入端口分别电连接于所述输入模块的第一、三信号输出端，其输出端口还电连接有第三反相器INV3，所述第一或非门NOR1的两个输入端口亦分别电连接于所述输入模块的第一、三信号输出端，其输出端口还电连接有第四反相器INV4；且所述第一反相器INV1、第二反相器INV2、第三反相器INV3、以及第四反相器INV4的输出端皆为所述译码电路DCD的信号输出端。

在本发明中，所述多值低电压复位检测模块LVR包括第一倒比管P0、第二倒比管P1、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第一MOS管单元、第二MOS管单元、第十NMOS管N10、第十一NMOS管N11、第五反相器INV5、以及第六反相器INV6，其中，所述第一倒比管P0的源极电连接于外部电源，所述第一倒比管P0的栅极电连接于所述译码电路DCD的信号输出端；所述第二倒比管P1包括有第一负载串和第二负载串，其中所述第一负载串包括有多个串联连接的第一PMOS管，多个所述第一PMOS管中的第一个第一PMOS管的源极电连接于外部电源，多个所述第一PMOS管中的最后一个第一PMOS管的漏极电连接于所述第四PMOS管P4的源极，且多个所述第一PMOS管的栅极、以及所述第四PMOS管P4的栅极还皆电连接于所述第一倒比管P0的漏极；所述第二负载串包括有多个串联连接的第二PMOS管，多个所述第二PMOS管的栅极皆电连接于所述译码电路DCD的信号输出端，且多个所述第二PMOS管中的第一个第二PMOS管的源极电连接于外部电源，多个所述第二PMOS管中的最后一个第二PMOS管的漏极电连接于所述第四PMOS管P4的源极；所述第三PMOS管P3的栅极电连接于所述译码电路DCD的信号输出端，其源极电连接于所述第一倒比管P0的漏极；

所述第一NMOS管N1的源极接地，其漏极电连接于所述第一倒比管P0的漏极；所述第一MOS管单元包括一个第三负载串和三个第四负载串，其中所述第三负载串包括有多个串联连接的第二NMOS管N2，多个所述第二NMOS管N2的栅极、以及所述第一NMOS管N1的栅极分别电连接于所述第三PMOS管P3的漏极，且多个所述第二NMOS管N2中的第一个第二NMOS管N2的漏极电连接于所述第四PMOS管P4的漏极，多个所述第二NMOS管N2中的最后一个第二NMOS管N2的源极接地；每一所述第四负载串各分别包括有多个串联连接的第三NMOS管N3，每一所述第四负载串中的第一个第三NMOS管N3的漏极皆电连接于所述第四PMOS管P4的漏极，每一所述第四负载串中的最后一个第三NMOS管N3的源极接地，每一所述第四负载串中的第一个第三NMOS 管N3的栅极皆电连接于所述译码电路DCD的信号输出端，且每一所述第四负载串中的余下第三NMOS管N3的栅极皆电连接于所述第三PMOS管P3的漏极；

所述第二MOS管单元包括第四NMOS管N4、第五NMOS管N5、两个第五负载串、以及两个第六负载串，其中所述第四NMOS管N4的栅极和第五NMOS管N5的栅极分别电连接于所述译码电路DCD的信号输出端，所述第四NMOS管N4的漏极和第五NMOS管N5的漏极分别电连接于所述第十NMOS管N10的源极，每一所述第五负载串各分别包括有串联连接的第六NMOS管N6和第七NMOS管N7，两个所述第六NMOS管N6的漏极均电连接于所述第四NMOS管N4的源极，两个所述第六NMOS管N6的栅极、以及两个所述第七NMOS管N7的栅极皆电连接于所述第三PMOS管P3的漏极，且两个所述第七NMOS管N7的源极接地；每一所述第六负载串各分别包括有串联连接的第八NMOS管N8和第九NMOS管N9，两个所述第八NMOS管N8的漏极均电连接于所述第五NMOS管N5的源极，两个所述第八NMOS管N8的栅极、以及两个所述第九NMOS管N9的栅极皆电连接于所述第三PMOS管P3的漏极，且两个所述第九NMOS管N9的源极接地；且所述第一NMOS管N1、所述第一MOS管单元、以及所述第二MOS管单元还共同构成一电流镜结构；

另外，所述第三负载串中第一个第二NMOS管N2的漏极、以及每一所述第四负载串中的第一个第三NMOS管N3的漏极还皆电连接于所述第五反相器INV5的输入端，所述第十一NMOS管N11的源极和漏极短接，所述第十NMOS管N10的漏极经连接所述第十一NMOS管N11的源极后亦电连接于所述第五反相器INV5的输入端，且所述第十NMOS管N10和第十一NMOS管N11的栅极、以及所述第五反相器INV5的输出端还皆电连接于所述第六反相器INV6的输入端，所述第六反相器INV6的输出端还电连接有一第七反相器INV7，且所述第七反相器INV7的输出端即为所述多值低电压复位检测模块LVR的复位信号输出端。

进一步优选的，所述第一倒比管P0的栅极电连接于所述第三反相器INV3的输出端；

所述第三PMOS管P3的栅极电连接于所述第一反相器INV1的输出端；

所述第二负载串由三个串联连接的第二PMOS管组成，三个所述第二PMOS管的栅极分别电连接于所述第一反相器INV1、第二反相器INV2、第四反相器INV4的输出端；

其中一个所述第四负载串中的第一个第三NMOS管N3的栅极电连接于所述第一反相器INV1的输出端，余下两个所述第四负载串中的第一个第三NMOS管N3的栅极均电连接于所述第二反相器INV2的输出端；

所述第四NMOS管N4的栅极和第五NMOS管N5的栅极均电连接于所述第一反相器INV1的输出端。

在本发明中，该复位模块还包括有一用以滤除电源上的干扰信号的边沿延时检测模块PD，所述边沿延时检测模块PD包括第五PMOS管至第十一PMOS管P5、P6、P7、P8、P9、P10、P11、第十二NMOS管N12、第十三NMOS管N13、第一施密特触发器SMT1、第二施密特触发器SMT2、以及第二与非门NAND2，其中，

所述第五PMOS管P5的源极和漏极短接，且其源极还电连接于外部电源，所述第六PMOS管P6串接在所述第五PMOS管P5的漏极和第十二NMOS管N12的漏极之间，且所述第五PMOS管P5、第六PMOS管P6、以及第十二NMOS管N12的栅极分别电连接于所述第七反相器INV3的输出端，所述第十二NMOS管N12的源极接地；所述第九PMOS管P9的源极和漏极短接，且其源极还电连接于外部电源，所述第十PMOS管P10串接在所述第九PMOS管P9的漏极和第十三NMOS管N13的漏极之间，且所述第九PMOS管P9、第十PMOS管P10、以及第十三NMOS管N13的栅极分别电连接于所述第一施密特触发器SMT1的输出端，所述第十三NMOS管N13的源极接地，所述第一施密特触发器SMT1的输入端电连接于所述第六PMOS管P6的漏极；所述第二施密特触发器SMT2的输入端电连接于所述第十PMOS管P10的漏极，所述第二施密特触发器SMT2的输出端、以及所述第七反相器INV7的输出端还分别电连接于所述第二与非门NAND2的两个输入端，所述第二与非门NAND2的输出端还电连接有一第八反相器INV8，所述第八反相器INV8的输出端即为所述边沿延时检测模块PD的信号输出端；

另外，所述第七PMOS管P7和第八PMOS管P8的栅极分别电连接于所述第六PMOS管P6的漏极，且所述第七PMOS管P7的源极和漏极、以及所述第八PMOS管P8的源极和漏极还皆接地；所述第十一PMOS管P11的栅极电连接于所述第十PMOS管P10的漏极，且所述第十一PMOS管P11的源极和漏极还均接地。

在本发明中，所述上电复位模块POR包括第十二PMOS管P12、第十三PMOS管P13、第十四NMOS管N14、第十五NMOS管N15、以及第三施密特触发器SMT3，其中，

所述第十二PMOS管P12的漏极和源极短接，且所述第十二PMOS管P12的源极、所述第十三PMOS管P13的源极、以及所述第十四NMOS管N14的栅极皆分别电连接于外部电源，所述第十四NMOS管N14的源极接地，其漏极电连接于所述第十二PMOS管P12的栅极，所述第十五NMOS管N15的源极和漏极均接地，其栅极电连接于所述第十三PMOS管P13的漏极；所述第三施密特触发器SMT3的输入端亦电连接于所述第十三PMOS管P13的漏极，所述第三施密特触发器SMT3的输出端电连接有一第十反相器INV10，所述第十反相器INV10的输出端即为所述上电复位模块POR的复位信号输出端。

优选的，在所述第三施密特触发器SMT3的输出端和所述第十反相器INV10的输入端之间还串接有一第九反相器INV9。

本发明所述的自动复位模块对集成电路进行复位操作的工作原理为：

首先，对本发明所述的多值低电压复位检测模块LVR、上电复位模块POR、以及边沿延时检测模块PD的工作原理进行说明：

1)多值低电压复位检测模块LVR

附图4是本发明所述多值低电压复位检测模块的电路图，其原理叙述如下：其中第一倒比管P0等效为一个大电阻，电流从第一倒比管P0流到第一NMOS管N1，再从第一NMOS管N1流到地，由于第一倒比管P0的沟道电阻很大，该电流值通常小于1μA。第一NMOS管N1的漏极D和栅极G都连接到信号W1点，这种连接方式称为MOS二极管连接，其电压—电流特性类似于一个二极管，即使电流在一定范围内发生变化，W1点的电压也基本维持在约一个 NMOS管的阈值电压附近；第一NMOS管N1、所述第一MOS管单元G1、以及所述第二MOS管单元G2还共同构成一电流镜结构；另为便于说明，定义所述第三负载串中第一个第二NMOS管N2的漏极、以及每一所述第四负载串中的第一个第三NMOS管N3的漏极还皆电连接到信号W2点，所述第十NMOS管N10和第十一NMOS管N11的栅极、都连接到信号W3点。

VDD电压值从低变为高：当VDD电压值较低时，第二倒比管P1截止，没有沟道电流，W2点处被所述第一MOS管单元G1拉为低电平，此时W3点处是高电平，所述多值低电压复位检测模块输出的LVR信号是高电位，所述多值低电压复位检测模块复位。随着VDD电压值升高，第二倒比管P1开启，其沟道电流逐渐增大，在电流镜结构作用下，W2点处被拉高为高电平，W3点处变为低电平，所述多值低电压复位检测模块输出的LVR信号变为低电平，电路复位结束，此时的VDD电压值称为LVRE值。

VDD电压值从高变低：当VDD电压值下降到LVRE值时，W2点处仍然是高电平，所述多值低电压复位检测模块输出的LVR信号也还保持高电平；当VDD电压值继续下降，直到第二倒比管P1的电流小于所述第一MOS管单元G1电流时，W1点处被拉低为低电平，在电流镜结构的作用下，W3点处变为高电平，所述多值低电压复位检测模块输出的LVR信号也变为高电平，所述多值低电压复位检测模块电路复位，此时的VDD电压值称为LVRB值。

本发明中所述的多值低电压复位检测模块在低电压复位开始和结束时的值可以有多组选择，只需改变用户输入的工作指令，就可以方便地选择复位信号LVR的LVRE/LVRB值，实用性非常的好。

2)上电复位模块POR

附图6是本发明所述上电复位模块的电路图；对所述上电复位模块进行工艺偏差的仿真，结果如附图8所示。当工艺参数从典型条件变化为最好或者最坏条件时，上电复位时间变化不超过10％，即附图8中Reset信号为低电平的时间。由此可知，相较于现有技术中的上电复位电路结构，本发明所述的上电复位模块结构与工艺关联度小，当集成电路加工工艺有偏差时，对整个复位结构的参数影响小。

3)边沿延时检测模块PD

附图5是本发明所述边沿延时检测模块PD的电路图；边沿延时检测模块PD用于滤除电源上的干扰信号，防止电路频繁复位。其原理分析如下：当电压正常时，所述多值低电压复位检测模块输出的LVR信号和经过一段延时的信号LVRD(见附图5)均为低电平，电路不复位，正常工作；当电源电压下降到LVRB值时，所述多值低电压复位检测模块输出的LVR信号变为高电平，而LVRD滞后于LVR信号，假设滞后时间为T；只有当LVRD也变为高电平时，多值低电压复位检测模块才起作用，低电压复位信号x9_zn才变为高电平。假设电源电压低于LVRE值的时间小于T，则LVRD还没有变为高电平，多值低电压复位检测模块输出的LVR信号已经又变成低电平了，则多值低电压复位检测模块还是不起作用，低电压复位信号x9_zn保持低电平。因此以上所提到的电源电压低于LVRE值的时间小于T就是指电源上的短暂的干扰信号，或者成为毛刺，通过边沿延时检测模块PD就可以屏蔽这些毛刺的影响，避免电路不必要的复位。

如附图11中VDD上共有①、②、③、④等个干扰信号，其中①、③两个干扰信号的脉宽为4μs，②、④两个干扰信号的脉宽为6μs。多值低电压复位检测模块输出的LVR信号为未经过边沿延时检测模块PD处理的输出信号，而低电压复位信号x9_zn为经过边沿延时检测模块PD处理的输出信号。从附图11可以看出，经过边沿延时检测模块PD处理后，①、③两个干扰信号被滤掉了，第②、④两个干扰信号经过PD后没有被滤掉。改变边沿延时检测模块PD中三个下挂电容(源漏短接MOS管)的值可以决定不同脉宽的干扰信号是否能够被滤掉，这三个电容在附图5中的A、B、C三点位置。

在对所述多值低电压复位检测模块LVR、上电复位模块POR、以及边沿延时检测模块PD的工作原理了解清楚后，接下来对本发明所述集成电路的复位工作方式进行说明：

如附图3所示，在本发明中，根据用户输入的工作指令，所述多值低电压复位检测模块LVR和上电复位模块POR能够择一的对该集成电路进行复位操作。以所述输入模块具有两个信号输出端为例，所述输入模块输出控制信号C1、 C3，两个控制信号C1、C3经过所述译码电路DCD产生x1_zn、x2_zn、x3_zn和ENB等几个信号；这几个信号分别控制所述多值低电压复位检测模块中所述第一倒比管P0、第二倒比管P1、第一MOS管单元G1、第二MOS管单元G2等的导通或者截止，从而影响所述上电复位模块POR和多值低电压复位检测模块的工作。如下表所示：

附图7是本发明在两个控制信号C1＝1，C3＝0情况下，所述多值低电压复位检测模块输出的波形图；当电源电压上升到2.32V(即LVRE)时，低压复位信号“x9_zn”从高电平变为低电平，表示低压复位结束，电路开始工作，这时整个复位模块的输出信号Reset(低电平有效)从低电平变为高电平；而当电源电压由于干扰等原因下降到2.12V(即LVRB)时，低压复位信号“x9_zn”从低电平变为高电平，使电路复位，避免电路进入错误状态，这时整个复位结构的输出信号Reset从高电平变为低电平。

同样方法可以得到两个控制信号C1、C3其它情况下的LVRE/LVRB的值。

而在电路实际工作时，VDD的上升速度是不确定的，当上升速度较快的时候，上电复位信号x21_zn使电路从复位状态开始工作，如附图9所示；而当VDD上升速度较慢的时候，x21_zn信号往往早早的从高电平变为低电平，此时就需要低电压复位信号x9_zn来使电路可靠地从复位状态开始工作，如附图10所示。通过上述上电复位信号和低压复位信号配合工作，可使电路可靠地工作。

以上所述仅是本发明的优选实施方式，并不用于限制本发明，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

Claims (2)

1.一种集成电路中的自动复位模块，集成电路中集成有复位模块，其特征在于：该复位模块主要包括有多值低电压复位检测模块(LVR)和上电复位模块(POR)，所述多值低电压复位检测模块(LVR)和上电复位模块(POR)采用同一个外部电源供电，且所述多值低电压复位检测模块(LVR)和上电复位模块(POR)还择一的对该集成电路进行复位操作，所述多值低电压复位检测模块(LVR)包括第一倒比管(P0)、第二倒比管(P1)、第三PMOS管(P3)、第四PMOS管(P4)、第一NMOS管(N1)、第一MOS管单元、第二MOS管单元、第十NMOS管(N10)、第十一NMOS管(N11)、第五反相器(INV5)、以及第六反相器(INV6)；

还设有输入模块和译码电路(DCD)，所述输入模块用于供用户输入工作指令，所述译码电路(DCD)与所述输入模块电连接，并能够将所述输入模块的工作指令转化成输出信号；且所述译码电路(DCD)的输出信号能够控制所述多值低电压复位检测模块(LVR)对集成电路进行复位操作，其中:

所述第一倒比管(P0)的源极电连接于外部电源，所述第一倒比管(P0)的栅极电连接于所述译码电路(DCD)的信号输出端；所述第二倒比管(P1)包括有第一负载串和第二负载串，其中所述第一负载串包括有多个串联连接的第一PMOS管，多个所述第一PMOS管中的第一个第一PMOS管的源极电连接于外部电源，多个所述第一PMOS管中的最后一个第一PMOS管的漏极电连接于所述第四PMOS管(P4)的源极，且多个所述第一PMOS管的栅极、以及所述第四PMOS管(P4)的栅极还皆电连接于所述第一倒比管(P0)的漏极；所述第二负载串包括有多个串联连接的第二PMOS管，多个所述第二PMOS管的栅极皆电连接于所述译码电路(DCD)的信号输出端，且多个所述第二PMOS管中的第一个第二PMOS管的源极电连接于外部电源，多个所述第二PMOS管中的最后一个第二PMOS管的漏极电连接于所述第四PMOS管(P4)的源极；所述第三PMOS管(P3)的栅极电连接于所述译码电路(DCD)的信号输出端，其源极电连接于所述第一倒比管(P0)的漏极，第三PMOS管(P3)的漏极还与晶体管M2的一端连接，晶体管M2的另一端连接至晶体管M1的栅极，同时晶体管M2的另一端与晶体管M1的漏极和源极中的其中一个连接；

所述第一NMOS管(N1)的源极接地，其漏极电连接于所述第一倒比管(P0)的漏极，第一NMOS管(N1)的漏极通过晶体管M1连接至第一倒比管(P0)；所述第一MOS管单元包括一个第三负载串和三个第四负载串，其中所述第三负载串包括有多个串联连接的第二NMOS管(N2)，多个所述第二NMOS管(N2)的栅极、以及所述第一NMOS管(N1)的栅极分别电连接于所述第三PMOS管(P3)的漏极，且多个所述第二NMOS管(N2)中的第一个第二NMOS管(N2)的漏极电连接于所述第四PMOS管(P4)的漏极，多个所述第二NMOS管(N2)中的最后一个第二NMOS管(N2)的源极接地；每一所述第四负载串各分别包括有多个串联连接的第三NMOS管(N3)，并且多个第三NMOS管(N3)中至少一个第三NMOS管(N3)的源极和漏极短接，每一所述第四负载串中的第一个第三NMOS管(N3)的漏极皆电连接于所述第四PMOS管(P4)的漏极，每一所述第四负载串中的最后一个第三NMOS管(N3)的源极接地，每一所述第四负载串中的第一个第三NMOS管(N3)的栅极皆电连接于所述译码电路(DCD)的信号输出端，且每一所述第四负载串中的余下第三NMOS管(N3)的栅极皆电连接于所述第三PMOS管(P3)的漏极；

所述第二MOS管单元包括第四NMOS管(N4)、第五NMOS管(N5)、两个第五负载串、以及两个第六负载串，其中所述第四NMOS管(N4)的栅极和第五NMOS管(N5)的栅极分别电连接于所述译码电路(DCD)的信号输出端，所述第四NMOS管(N4)的漏极和第五NMOS管(N5)的漏极分别电连接于所述第十NMOS管(N10)的源极，每一所述第五负载串各分别包括有串联连接的第六NMOS管(N6)和第七NMOS管(N7)，两个所述第六NMOS管(N6)的漏极均电连接于所述第四NMOS管(N4)的源极，两个所述第六NMOS管(N6)的栅极、以及两个所述第七NMOS管(N7)的栅极皆电连接于所述第三PMOS管(P3)的漏极，且两个所述第七NMOS管(N7)的源极接地；每一所述第六负载串各分别包括有串联连接的第八NMOS管(N8)和第九NMOS管(N9)，两个所述第八NMOS管(N8)的漏极均电连接于所述第五NMOS管(N5)的源极，两个所述第八NMOS管(N8)的栅极、以及两个所述第九NMOS管(N9)的栅极皆电连接于所述第三PMOS管(P3)的漏极，且两个所述第九NMOS管(N9)的源极接地；且所述第一NMOS管(N1)、所述第一MOS管单元、以及所述第二MOS管单元还共同构成一电流镜结构；

另外，所述第三负载串中第一个第二NMOS管(N2)的漏极、以及每一所述第四负载串中的第一个第三NMOS管(N3)的漏极还皆电连接于所述第五反相器(INV5)的输入端，所述第十一NMOS管(N11)的源极和漏极短接，所述第十NMOS管(N10)的漏极经连接所述第十一NMOS管(N11)的源极后亦电连接于所述第五反相器(INV5)的输入端，且所述第十NMOS管(N10)和第十一NMOS管(N11)的栅极、以及所述第五反相器(INV5)的输出端还皆电连接于所述第六反相器(INV6)的输入端，所述第六反相器(INV6)的输出端还电连接有一第七反相器(INV7)，且所述第七反相器(INV7)的输出端即为所述多值低电压复位检测模块(LVR)的复位信号输出端，所述上电复位模块(POR)包括第十二PMOS管(P12)、第十三PMOS管(P13)、第十四NMOS管(N14)、第十五NMOS管(N15)、以及第三施密特触发器(SMT3)，其中，

所述第十二PMOS管(P12)的漏极和源极短接，且所述第十二PMOS管(P12)的源极、所述第十三PMOS管(P13)的源极、以及所述第十四NMOS管(N14)的栅极皆分别电连接于外部电源，所述第十四NMOS管(N14)的源极接地，其漏极电连接于所述第十二PMOS管(P12)的栅极，所述第十五NMOS管(N15)的源极和漏极均接地，其栅极电连接于所述第十三PMOS管(P13)的漏极；所述第三施密特触发器(SMT3)的输入端亦电连接于所述第十三PMOS管(P13)的漏极，所述第三施密特触发器(SMT3)的输出端电连接有一第十反相器(INV10)，所述第十反相器(INV10)的输出端即为所述上电复位模块(POR)的复位信号输出端。

2.根据权利要求1所述的集成电路中的自动复位模块，其特征在于：在所述第三施密特触发器(SMT3)的输出端和所述第十反相器(INV10)的输入端之间还串接有一第九反相器(INV9)。