CN104378084B - 突波滤波器与滤波方法 - Google Patents

Abstract

本发明公开了一种突波滤波器与滤波方法。突波滤波器（Glitch Filter）包含高突波滤波电路、低突波滤波电路与控制电路。高突波滤波电路用以根据输入信号产生上拉控制信号。低突波滤波电路用以根据输入信号产生下拉控制信号。控制电路用以根据上拉控制信号与下拉控制信号而决定突波滤波器的输出端的逻辑电平。

Description

突波滤波器与滤波方法

技术领域

本发明涉及一种集成电路，尤其涉及一种突波滤波器。

背景技术

电子电路在操作中常受限于信号失真与噪声干扰。信号失真与噪声干扰可能会严重地降低电子电路的效能。在某些情况中，信号失真与噪声干扰还可能会使电子电路的操作失效。举例而言，在电子电路的操作中存在一种非周期性的噪声：“突波”。

请参照图1A，图1A为一种现有的突波滤波器的电路示意图。如图1A所示，现有的突波滤波器100包含高突波滤波器120与低突波滤波器140，其中高突波滤波器120电性串接低突波滤波器140。起初，输入信号VIN被直接地输入至与非门122的一输入端，输入信号VIN还经由上升边缘延迟单元124而传送至与非门122的另一输入端，其中上升边缘延迟单元124用以对输入信号VIN的上升边缘延迟一延迟时间tdr。接着，高突波滤波器120的输出端连接至或非门142的一输入端，高突波滤波器120的输出端还经由下降边缘延迟单元144连接至或非门142的另一输入端，其中下降边缘延迟单元144用以对输入信号VIN的下降边缘延迟一延迟时间tdf。据此，具有比延迟时间tdf短的低突波可被滤除。

请参照图1B，图1B为图1A的突波滤波器的波形图。如图1B所示，当输入信号VIN在其使能期间（亦即为逻辑“1”的时间）出现震荡，前述的突波滤波器100被预期可输出一个具有高逻辑电平的平滑信号。然而，在实际应用中，突波滤波器100在滤除第一个高突波后，会让低突波变得比突波滤波器100的工作范围还宽，使得突波滤波器100会切换其输出至低逻辑电平一段时间。在此例中，前述处于低逻辑电平的情况被称为“漏洞”（loophole），漏洞常被用来当做突波滤波器100是否可以正确地滤除输入信号VIN的参考指标。再者，如先前图1A所示，突波滤波器100会对输入信号VIN的转态边缘加入较多的延迟时间，可能会对某些对于传播延迟敏感度较高的电路造成影响。

因此，上述的缺陷与不足之处为当前相关领域亟需改进的目标。

发明内容

为解决上述问题，本发明的一个方面提供一种突波滤波器。突波滤波器包含高突波滤波电路、低突波滤波电路与控制电路。高突波滤波电路用以根据输入信号产生上拉控制信号。低突波滤波电路用以根据输入信号产生下拉控制信号。控制电路用以根据上拉控制信号与下拉控制信号而决定突波滤波器的输出端的逻辑电平。

根据本发明的一实施例，前述的高突波滤波电路包含上升时间延迟单元与与非门电路。上升时间延迟单元用以对输入信号的上升边缘延迟第一延迟时间。与非门电路用以根据输入信号与经上升时间延迟单元延迟后的输入信号产生上拉控制信号。

根据本发明的一实施例，前述的低突波滤波电路包含下降时间延迟单元与或非门电路。下降时间延迟单元用以对输入信号的下降边缘延迟第二延迟时间。或非门电路用以根据输入信号与经下降时间单元延迟后的输入信号产生下拉控制信号。

根据本发明的一实施例，前述的控制电路包含上拉单元与下拉单元。上拉单元用以根据上拉控制信号而将突波滤波器的输出端上拉至高逻辑电平。下拉单元用以根据下拉控制信号而将突波滤波器的输出端下拉至低逻辑电平。

根据本发明的一实施例，前述的突波滤波器还包含闩锁器。闩锁器电性并接于突波滤波器的输出端，并用以维持突波滤波器的输出端的前次逻辑电平。

根据本发明的一实施例，前述的闩锁器包含第一反相器、第二反相器、第一使能单元与第二使能单元。第一反相器用以对突波滤波器的输出端进行反相。第二反相器，其中第二反相器的输入端电性耦接至第一反相器的输出端，且第二反相器的输出端电性耦接至突波滤波器的输出端。第一使能单元用以根据下拉控制信号而导通第二反相器的上拉路径。第二使能单元用以根据上拉控制信号而导通第二反相器的下拉路径。

根据本发明的一实施例，前述的突波滤波器还包含缓冲器。缓冲器用以增加突波滤波器的输出驱动能力，其中该缓冲器的输入端电性耦接第一反相器的输出端。

本发明的另一个方面提供一种突波滤波器。突波滤波器具有输入端与输出端，且突波滤波器包含上升时间延迟单元、下降时间延迟单元、与非门电路、或非门电路、第一开关与第二开关。上升时间延迟单元包含输入端与输出端，其中上升时间延迟单元的输入端电性耦接至突波滤波器的输入端。下降时间延迟单元包含输入端与输出端，其中下降时间延迟单元的输入端电性耦接至突波滤波器的输入端。与非门电路包含第一输入端、第二输入端与输出端，其中与非门电路的第一输入端电性耦接至突波滤波器的输入端，与非门电路的第二输入端电性耦接至上升时间延迟单元的输出端。或非门电路包含第一输入端、第二输入端与输出端，其中或非门电路的该第一输入端电性耦接至突波滤波器的输入端，或非门电路的第二输入端电性耦接至下降时间延迟单元的输出端。第一开关包含第一端、第二端与控制端，其中第一开关的第一端用以接收高电压，第一开关的第二端电性耦接至突波滤波器的输出端，且第一开关的控制端电性耦接与非门电路的输出端。第二开关包含第一端、第二端与控制端，其中第二开关的第一端电性耦接至第一开关的第二端，第二开关的第二端电性耦接至地，第二开关的控制端电性耦接或非门电路的输出端。

根据本发明的一实施例，前述的突波滤波器还包含反相器、第三开关、第四开关、第五开关与第六开关。反相器包含输入端以及输出端，其中反相器的输入端电性耦接至突波滤波器的输出端。第三开关包含第一端、第二端与控制端，其中第三开关的第一端用以接收高电压，第三开关的控制端电性耦接或非门电路的输出端。第四开关包含第一端、第二端与控制端，其中第四开关的第一端电性耦接至第三开关的第二端，第四开关的第二端电性耦接突波滤波器的输出端，且第四开关的控制端电性耦接反相器的输出端。第五开关包含第一端、第二端与控制端，其中第五开关的第一端电性耦接至第四开关的第二端，第五开关的控制端电性耦接反相器的输出端。第六开关包含第一端、第二端与控制端，其中第六开关的第一端电性耦接至第五开关的第二端，第六开关的第二端电性耦接至地，且第六开关的控制端电性耦接与非门电路的输出端。

根据本发明的一实施例，前述的突波滤波器还包含缓冲器。缓冲器用以增加突波滤波器的输出驱动能力，其中该缓冲器的输入端电性耦接反相器的输出端。

本发明另一个方面提供一种滤波方法。滤波方法包含下列步骤：通过将输入信号的上升边缘延迟一段第一延迟时间而产生第一延迟输入信号，其中输入信号用以输入至电子装置；通过将输入信号的下降边缘延迟一段第二延迟时间而产生第二延迟输入信号；根据输入信号与第一延迟输入信号而产生上拉控制信号；根据输入信号与第二延迟输入信号而产生下拉控制信号；以及根据上拉控制信号与下拉控制信号而产生经滤波后的输入信号。

根据本发明的一实施例，前述的产生经滤波后的输入信号的步骤包含下列步骤：根据上拉控制信号而将控制电路的输出端的电压电平拉升至高逻辑电平；以及根据下拉控制信号而将控制电路的输出端的电压电平拉低至低逻辑电平。

综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如下：

图1A为一种现有的突波滤波器的电路示意图；

图1B为图1A的突波滤波器的波形图；

图2A为根据本发明一实施例的一种突波滤波器的示意图；

图2B为根据本发明一实施例的一种突波滤波器的电路示意图；

图2C为根据本发明一实施例的图2B中的高突波滤波器电路220的波形示意图；

图2D为根据本发明一实施例的图2B中的低突波滤波器电路240的波形示意图；

图3为根据本发明一实施例的突波滤波器的电路示意图；

图4为本发明所示的突波滤波器200与现有的突波滤波器100的波形比较图；以及

图5为根据本发明一实施例的滤波方法的流程图。

具体实施方式

下文列举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为便于理解，下述说明中相同元件将以相同的符号标示来说明。

关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，也非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或操作而已。

关于本文中所使用的“约”、“大约”或“大致”一般通常是指数值的误差或范围约百分之二十以内，较好地是约百分之十以内，而更优选地则是约百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如“约”、“大约”或“大致”所表示的误差或范围。

另外，关于本文中所使用的“耦接”或“连接”，均可指两个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，还可指两个或多个元件相互操作或动作。

请参照图2A，图2A为根据本发明一实施例的一种突波滤波器的示意图。如图2A所示，突波滤波器200包含高突波滤波电路220、低突波滤波电路240与控制电路260。高突波滤波电路220用以根据输入信号VIN而产生上拉控制信号PUP。低突波滤波电路240用以根据输入信号VIN而产生下拉控制信号PD。控制电路260用以上拉控制信号PUP与下拉控制信号PD而决定突波滤波器200的输出端的逻辑电平。

以下段落将提出多个突波滤波器200的实施例，来说明上述的功能与应用，但本发明并不仅以下所列的实施例为限。

请参照图2B，图2B根据本发明一实施例的一种突波滤波器的电路示意图。如图2B所示，前述的高突波滤波电路220包含上升时间延迟单元222与与非门电路224。上升时间延迟单元222的输入端电性连接至突波滤波器200的输入端。与非门电路224的第一输入端电性连接至突波滤波器200的输入端，且与非门电路224的第二输入端电性连接至上升时间延迟单元222的输出端。

上升时间延迟单元222用以对输入信号VIN的上升边缘延迟一段延迟时间tdr。与非门电路224用以根据输入信号VIN与经上升时间延迟单元222延迟后的输入信号VIN而产生上拉控制信号PUP。

请参照图2C，图2C为根据本发明一实施例的图2B中的高突波滤波电路220的波形示意图。举例而言，当在输入信号VIN中存高突波VHG时，与非门电路224会输出具有高逻辑电平(亦即逻辑“1”)的上拉控制信号PUP。

如先前图2B所示，低突波滤波电路240包含下降时间延迟单元242与或非门电路244。下降时间延迟单元242的输入端电性耦接至突波滤波器200的输入端。或非门电路244的第一输入端电性耦接至突波滤波器200的输入端，且或非门电路244的第二输入端电性耦接至下降时间延迟单元242的输出端。

下降时间延迟单元242用以对输入信号VIN的下降边缘延迟一段延迟时间tdf。或非门电路244用以根据输入信号VIN与经下降时间延迟单元242延迟后的输入信号VIN而产生下拉控制信号PD。此外，前述的上升时间延迟单元222与下降时间延迟单元242可为具有额外的边缘控制装置的反相器链，此反相器链耦接于串接的电阻与场效晶体管电容。对于本领域的普通技术人员可得知前述的延迟时间tdr、tdf可通过控制电阻与MOS电容的值而决定。

请参照图2D，图2D为根据本发明一实施例的图2B中的低突波滤波电路240的波形示意图。举例来说，当输入信号VIN存在低突波VLG时，或非门电路244会产生具有低逻辑电平(亦即逻辑“0”)的下拉控制信号PD。

如先前图2B所示，控制电路260包含上拉单元262与下拉单元264。上拉单元262用以根据上拉控制信号PUP而将突波滤波器200的输出端拉升至高逻辑电平（亦即逻辑“1”）。下拉单元264用以根据下拉控制信号PD而将突波滤波器200的输出端拉低至低逻辑电平（亦即逻辑“0”）。

在此实施例中，上拉单元262可为开关M1，且下拉单元264可为开关M2。开关M1与开关M2分别具有第一端、第二端与控制端。开关M1的第一端电性连接至高电压VDD，开关M1的第二端电性连接至突波滤波器200的输出端，且开关M1的控制端电性耦接至与非门电路224的输出端。开关M2的第一端电性耦接开关M1的第二端，开关M2的第二端电性耦接至地，且开关M2的控制端电性耦接至或非门电路244的输出端。

以操作而言，如先前图2C所示，当高突波VHG存在，且此高突波VHG的宽度小于延迟时间tdr时，与非门电路224产生具有高逻辑电平的上拉控制信号PUP，且或非门电路244产生具有低逻辑电平的下拉控制信号PD。因此，开关M1、M2会被关闭，而突波滤波器200的输出端的电压电平会维持在前次的状态，从而正确地产生经滤波后的输入信号VOUT。

同样地，如先前图2D所示，当低突波VLG存在，且此低突波VLG的宽度小于延迟时间tdf时，与非门电路224产生具有高逻辑电平的上拉控制信号PUP，且或非门电路244产生具有低逻辑电平的下拉控制信号PD。因此，开关M1、M2会被关闭，故突波滤波器200的输出端会维持于前次的状态，以正确地产生经滤波后的输入信号VOUT。

在本发明的一实施例中，突波滤波器200可进一步地包含闩锁器280。闩锁器280用以维持突波滤波器200的输出端的前次逻辑电平。当输入信号VIN为具有超出突波滤波器200的工作范围的高频率振荡信号时，上拉控制信号PUP会卡在逻辑“1”的状态，下拉控制信号PD会卡在逻辑“0”的状态，因此开关M1、M2皆为关闭。此时，闩锁器280用以维持经滤波后的输入信号VOUT的前次状态。

举例来说，在系统刚开机时可能会发生上述的输入信号VIN，我们可将相关的电源信号(例如为高电压VDD)接至闩锁器280，以确保突波滤波器200的输出端在刚开机的期间为已知的状态。在此例中，如图2B所示，闩锁器280可包含反相器282、反相器284、使能单元286与使能单元288。反相器282的输入端电性耦接突波滤波器200的输出端，且反相器284的输入端电性耦接至反相器282的输出端，反相器284的输出端电性耦接至突波滤波器200的输出端。在此例中，使能单元286可为开关M3，且使能单元288可为开关M4。反相器284可包含开关Q1与开关Q2。开关M3、M4、Q1、Q2各自包含第一端、第二端与控制端。开关M3的第一端电性耦接于高电压VDD，开关M3的控制端电性耦接至或非门电路244的输出端。开关Q1的第一端电性耦接开关M1的第二端，开关Q1的第二端电性耦接突波滤波器200的输出端，且开关Q1的控制端电性耦接反相器282的输出端。开关Q2的第一端电性耦接开关Q1的第二端，开关Q2的控制端电性耦接反相器282的输出端。开关M4的第一端电性耦接开关Q2的第二端，开关M4的第二端电性耦接至地，且开关M4的控制端电性耦接于与非门电路224的输出端。一般而言，前面所述的多个开关可由晶体管所实现，例如为场效晶体管(MOSFET)、双极晶体管(BJT)等等。

在操作中，使能单元286(例如：开关M3)用以根据下拉控制信号PD而导通反相器284的上拉路径。使能单元288(例如：开关M4)用以根据上拉控制信号PUP而导通反相器284的下拉路径。举例而言，在正常操作时，当上拉控制信号PUP处于低逻辑电平(亦即逻辑“0”)且下拉控制信号PD亦处于低逻辑电平(亦即逻辑“0”)时，开关M3导通且开关M4会关闭，从而导通了反相器284的上拉路径。因此，当反相器284的输入端处于低逻辑电平时，反相器284的输出端会经由开关M3而被拉升至高逻辑电平，从而维持突波滤波器200的输出端的状态。

请参照图3，图3为根据本发明一实施例的突波滤波器的电路示意图。相较于前述的突波滤波器200，图3所示的突波滤波器300更进一步地包含了缓冲器320。缓冲器320的输入端电性耦接反相器282的输出端。缓冲器320用以增加突波滤波器300的输出驱动能力。缓冲器320可为反相器链，本领域普通技术人员可视实际应用而调整其架构。

请参照图4，图4为本发明所示的突波滤波器200与现有的突波滤波器100的波形比较图。假设在输入信号VIN中的各个突波的宽度皆在现有的突波滤波器100与突波滤波器200的工作范围内。据此，本发明所示的突波滤波器200可正确地产生经滤波后的输入信号VOUT。然而，如先前所述，现有的突波滤波器100可能会产生漏洞，进而导致电子电路的操作失效。再者，本发明所示的突波滤波器200对于输入信号VIN的上升边缘所造成的总延迟时间为“tdr+2g”，对于输入信号VIN的下降边缘所造成的总延迟时间为“tdf+2g”，其中g表示为一个单位的逻辑门延迟时间。相较于现有的突波滤波器100，共两个单位的逻辑门延迟时间可被减少。

本发明的另一个方面提供一种用于滤除突波的滤波方法。请参照图5，图5为根据本发明一实施例的滤波方法的流程图。如图5所示，滤波方法500包含下列步骤：通过将输入信号的上升边缘延迟一段第一延迟时间而产生第一延迟输入信号(亦即步骤S501)；通过将输入信号的下降边缘延迟一段第二延迟时间而产生第二延迟输入信号(亦即步骤S502)；根据输入信号与第一延迟输入信号而产生上拉控制信号(亦即步骤S503)；根据输入信号与第二延迟输入信号而产生下拉控制信号(亦即步骤S504)；根据上拉控制信号与下拉控制信号而产生经滤波后的输入信号(亦即步骤S505)。

例如，如图2B所示，输入信号VIN的上升边缘经由上升时间延迟单元222延迟一段延迟时间tdr，且输入信号VIN的下降边缘经由下降时间延迟单元242延迟了一段延迟时间tdf。其中上拉控制信号PUP由与非门电路224所产生，且下拉控制信号PD由或非门电路244所产生。

在一个或多个实施例中，前述的步骤S505包含了下列所述的步骤：根据上拉控制信号而将控制电路的输出端的电压电平拉升至高逻辑电平(例如：逻辑1)；根据下拉控制信号而将控制电路的输出端的电压电平拉低至低逻辑电平。

举例而言，如图2B所示，控制电路280包含开关M1、M2。开关M1用以根据上拉控制信号PUP而将输出端VOUT的电压电平拉升至高逻辑电平。开关M2用以根据下拉控制信号PD而将输出端VOUT的电压电平下拉至低逻辑电平。

综上所述，本发明所公开的突波滤波器可具有较低的延迟时间，且可避免产生漏洞的问题。

虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (9)

1.一种突波滤波器，其特征在于，包含：

高突波滤波电路，其用以根据输入信号产生上拉控制信号；

低突波滤波电路，其用以根据上述输入信号产生下拉控制信号；

控制电路，其用以根据上述上拉控制信号与上述下拉控制信号而决定该突波滤波器的输出端的逻辑电平；以及

闩锁器，其电性并接于所述突波滤波器的所述输出端，并用以维持所述突波滤波器的所述输出端的前次逻辑电平，

所述闩锁器包含：第一反相器，其用以对所述突波滤波器的所述输出端进行反相；第二反相器，该第二反相器的输入端电性耦接至上述第一反相器的输出端，且该第二反相器的输出端电性耦接至所述突波滤波器的所述输出端；第一使能单元，其用以根据所述下拉控制信号而导通上述第二反相器的上拉路径；以及第二使能单元，其用以根据所述上拉控制信号而导通上述第二反相器的下拉路径。

2.如权利要求1所述的突波滤波器，其特征在于，所述高突波滤波电路包含：

上升时间延迟单元，其用以对所述输入信号的上升边缘延迟第一延迟时间；以及

与非门电路，其用以根据所述输入信号与经上述上升时间延迟单元延迟后的所述输入信号产生所述上拉控制信号。

3.如权利要求1所述的突波滤波器，其特征在于，所述低突波滤波电路包含：

下降时间延迟单元，其用以对所述输入信号的下降边缘延迟第二延迟时间；以及

或非门电路，其用以根据所述输入信号与经上述下降时间延迟单元延迟后的所述输入信号产生所述下拉控制信号。

4.如权利要求1所述的突波滤波器，其特征在于，所述控制电路包含：

上拉单元，其用以根据所述上拉控制信号而将所述突波滤波器的所述输出端上拉至高逻辑电平；以及

下拉单元，其用以根据所述下拉控制信号而将所述突波滤波器的所述输出端下拉至低逻辑电平。

5.如权利要求1所述的突波滤波器，其特征在于，还包含：

缓冲器，其用以增加所述突波滤波器的输出驱动能力，该缓冲器的输入端电性耦接所述第一反相器的所述输出端。

6.一种突波滤波器，其特征在于，该突波滤波器具有输入端与输出端，该突波滤波器包含：

上升时间延迟单元，其包含输入端与输出端，该上升时间延迟单元的该输入端电性耦接至上述突波滤波器的上述输入端；

下降时间延迟单元，其包含输入端与输出端，该下降时间延迟单元的该输入端电性耦接至上述突波滤波器的上述输入端；

与非门电路，其包含第一输入端、第二输入端与输出端，该与非门电路的该第一输入端电性耦接至上述突波滤波器的上述输入端，该与非门电路的该第二输入端电性耦接至上述上升时间延迟单元的上述输出端；

或非门电路，其包含第一输入端、第二输入端与输出端，该或非门电路的该第一输入端电性耦接至上述突波滤波器的上述输入端，该或非门电路的该第二输入端电性耦接至上述下降时间延迟单元的上述输出端；

第一开关，其包含第一端、第二端与控制端，该第一开关的该第一端用以接收高电压，该第一开关的该第二端电性耦接至上述突波滤波器的上述输出端，且该第一开关的该控制端电性耦接上述与非门电路的上述输出端；

第二开关，其包含第一端、第二端与控制端，该第二开关的该第一端电性耦接至上述第一开关的上述第二端，该第二开关的该第二端电性耦接至地，该第二开关的该控制端电性耦接上述或非门电路的上述输出端；

反相器，其包含输入端以及输出端，该反相器的该输入端电性耦接至所述突波滤波器的所述输出端；

第三开关，其包含第一端、第二端与控制端，该第三开关的该第一端用以接收所述高电压，该第三开关的该控制端电性耦接所述或非门电路的所述输出端；

第四开关，其包含第一端、第二端与控制端，该第四开关的该第一端电性耦接至上述第三开关的上述第二端，该第四开关的该第二端电性耦接所述突波滤波器的所述输出端，且该第四开关的该控制端电性耦接上述反相器的上述输出端；

第五开关，其包含第一端、第二端与控制端，该第五开关的该第一端电性耦接至上述第四开关的上述第二端，该第五开关的该控制端电性耦接上述反相器的上述输出端；以及

第六开关，其包含第一端、第二端与控制端，该第六开关的该第一端电性耦接至上述第五开关的上述第二端，该第六开关的该第二端电性耦接至地，且该第六开关的该控制端电性耦接所述与非门电路的所述输出端。

7.如权利要求6所述的突波滤波器，其特征在于，还包含：

缓冲器，其用以增加所述突波滤波器的输出驱动能力，该缓冲器具有输入端，该缓冲器的该输入端电性耦接至所述反相器的所述输出端。

8.一种滤波方法，其特征在于，包含：

通过将输入信号的上升边缘延迟第一延迟时间而产生第一延迟输入信号，该输入信号用以输入至突波滤波器；

通过将上述输入信号的下降边缘延迟第二延迟时间而产生第二延迟输入信号；

根据上述输入信号与上述第一延迟输入信号而产生上拉控制信号；

根据上述输入信号与上述第二延迟输入信号而产生下拉控制信号；以及

根据上述上拉控制信号与上述下拉控制信号产生经滤波后的上述输入信号；

通过第一反相器对所述突波滤波器的输出端进行反相，上述第一反相器的输出端电性耦接至第二反相器的输入端，且该第二反相器的输出端电性耦接至所述突波滤波器的所述输出端；

根据所述下拉控制信号而导通上述第二反相器的上拉路径；以及

根据所述上拉控制信号而导通上述第二反相器的下拉路径。

9.如权利要求8所述的滤波方法，其特征在于，其中产生所述经滤波后的所述输入信号的步骤包含：

根据所述上拉控制信号而将控制电路的输出端的电压电平拉升至高逻辑电平；以及

根据所述下拉控制信号而将上述控制电路的上述输出端的电压电平下拉至低逻辑电平。