TW201507359A - 突波濾波器與濾波方法 - Google Patents

Abstract

一種突波濾波器與濾波方法在此揭露。突波濾波器包含高突波濾波電路、低突波濾波電路與控制電路。高突波濾波電路用以根據輸入信號產生上拉控制信號。低突波濾波電路用以根據輸入信號產生下拉控制信號。控制電路用以根據上拉控制信號與下拉控制信號而決定突波濾波器之輸出端的邏輯準位。

Description

突波濾波器與濾波方法

本發明是有關於一種積體電路，且特別是有關於一種突波濾波器。

電子電路在操作中常受限於信號失真與雜訊干擾。信號失真與雜訊干擾可能會嚴重地降低電子電路的效能。在某些情況中，信號失真與雜訊干擾更可能會使電子電路的操作失效。舉例而言，在電子電路的操作中存在一種非週期性的雜訊：「突波」。

請參照第1A圖，第1A圖繪示一種習知的突波濾波器的電路示意圖。如第1A圖所示，習知的突波濾波器100包含高突波濾波器120與低突波濾波器140，其中高突波濾波器120電性串接低突波濾波器140。起初，輸入信號VIN被直接地輸入至反及閘122之一輸入端，輸入信號VIN更經由上升邊緣延遲單元124而傳送至反及閘122之另一輸入端，其中上升邊緣延遲單元124用以對輸入信號VIN的上升邊緣延遲一延遲時間tdr。接著，高突波濾波器120的輸出端連接至反或閘142的一輸入端，高突波濾波器120 的輸出端更經由下降邊緣延遲單元144連接至反或閘142的另一輸入端，其中下降邊緣延遲單元144用以對輸入信號VIN的下降邊緣延遲一延遲時間tdf。據此，具有比延遲時間tdf短的低突波可被濾除。

請參照第1B圖，第1B圖繪示第1A圖的突波濾波器的波形圖。如第1B圖所示，當輸入信號VIN在其致能期間(亦即為邏輯”1”的時間)出現震盪，前述的突波濾波器100被預期可輸出一個具有高邏輯準位的平滑信號。然而，在實際應用中，突波濾波器100在濾除第一個高突波後，會讓低突波變得比突波濾波器100的工作範圍還寬，使得突波濾波器100會切換其輸出至低邏輯準位一段時間。在此例中，前述處於低邏輯準位的情況被稱為「漏洞」(loophole)，漏洞常被用來當做突波濾波器100是否可以正確地濾除輸入信號VIN的參考指標。再者，如先前第1A圖所示，突波濾波器100會對輸入信號VIN的轉態邊緣加入較多的延遲時間，可能會對於某些對於傳播延遲敏感度較高的電路造成影響。

因此，上述之缺陷與不足之處為當前相關領域亟需改進的目標。

為解決上述問題，本發明之一態樣提供一種突波濾波器。突波濾波器包含高突波濾波電路、低突波濾波電路與控制電路。高突波濾波電路用以根據輸入信號產生上拉 控制信號。低突波濾波電路用以根據輸入信號產生下拉控制信號。控制電路用以根據上拉控制信號與下拉控制信號而決定突波濾波器之輸出端的邏輯準位。

根據本發明之一實施例，前述的高突波濾波電路包含上升時間延遲單元與反及閘電路。上升時間延遲單元用以對輸入信號的上升邊緣延遲第一延遲時間。反及閘電路用以根據輸入信號與經上升時間延遲單元延遲後之輸入信號產生上拉控制信號。

根據本發明之一實施例，前述的低突波濾波電路包含下降時間延遲單元與反或閘電路。下降時間延遲單元用以對輸入信號的下降邊緣延遲第二延遲時間。反或閘電路用以根據輸入信號與經下降時間單元延遲後之輸入信號產生下拉控制信號。

根據本發明之一實施例，前述的控制電路包含上拉單元與下拉單元。上拉單元用以根據上拉控制信號而將突波濾波器的輸出端上拉至高邏輯準位。下拉單元用以根據下拉控制信號而將突波濾波器的輸出端下拉至一低邏輯準位。

根據本發明之一實施例，前述的突波濾波器更包含閂鎖器。閂鎖器電性並接於突波濾波器的輸出端，並用以維持突波濾波器的輸出端之前次邏輯準位。

根據本發明之一實施例，前述的閂鎖器包含第一反相器、第二反相器、第一致能單元與第二致能單元。第一反相器用以對突波濾波器之輸出端進行反相。第二反相 器，其中第二反相器的輸入端電性耦接至第一反相器的輸出端，且第二反相器的輸出端電性耦接至突波濾波器的輸出端。第一致能單元用以根據下拉控制信號而導通第二反相器的上拉路徑。第二致能單元用以根據上拉控制信號而導通第二反相器的下拉路徑。

根據本發明之一實施例，前述的突波濾波器更包含緩衝器。緩衝器用以增加突波濾波器的輸出驅動能力，其中該緩衝器的輸入端電性耦接第一反相器的輸出端。

本發明之另一態樣係於提供一種突波濾波器。突波濾波器具有輸入端與輸出端，且突波濾波器包含上升時間延遲單元、下降時間延遲單元、反及閘電路、反或閘電路、第一開關與第二開關。上升時間延遲單元包含一輸入端與一輸出端，其中上升時間延遲單元的輸入端電性耦接至突波濾波器的輸入端。下降時間延遲單元包含輸入端與輸出端，其中下降時間延遲單元的輸入端電性耦接至突波濾波器的輸入端。反及閘電路包含第一輸入端、第二輸入端與輸出端，其中反及閘電路的第一輸入端電性耦接至突波濾波器的輸入端，反及閘電路的第二輸入端電性耦接至上升時間延遲單元的輸出端。反或閘電路包含第一輸入端、第二輸入端與輸出端，其中反及閘電路的該第一輸入端電性耦接至突波濾波器的輸入端，反及閘電路的第二輸入端電性耦接至下降時間延遲單元的輸出端。第一開關包含第一端、第二端與控制端，其中第一開關的第一端用以接收高電壓，第一開關的第二端電性耦接至突波濾波器的輸出 端，且第一開關的控制端電性耦接反及閘電路的輸出端。第二開關包含第一端、第二端與控制端，其中第二開關的第一端電性耦接至第一開關的第二端，第二開關的第二端電性耦接至地，第二開關的控制端電性耦接反或閘電路的輸出端。

根據本發明之一實施例，前述的突波濾波器更包含反相器、第三開關、第四開關、第五開關與第六開關。反相器包含輸入端以及輸出端，其中反相器的輸入端電性耦接至突波濾波器的輸出端。第三開關包含第一端、第二端與控制端，其中第三開關的第一端用以接收高電壓，第三開關的電性耦接反或閘電路的輸出端。第四開關包含第一端、第二端與控制端，其中第四開關的第一端電性耦接至第三開關的第二端，第四開關的第二端電性耦接突波濾波器的輸出端，且第四開關的控制端電性耦接反相器的輸出端。第五開關包含第一端、第二端與控制端，其中第五開關的第一端電性耦接至第四開關的第二端，第五開關的控制端電性耦接反相器的輸出端。第六開關包含第一端、第二端與控制端，其中第六開關的第一端電性耦接至第五開關的第二端，第六開關的第二端電性耦接至地，且第六開關的控制端電性耦接反及閘電路的輸出端。

根據本發明之一實施例，前述的突波濾波器更包含緩衝器。緩衝器用以增加突波濾波器的輸出驅動能力，其中該緩衝器的輸入端電性耦接反相器的輸出端。

本發明又一態樣係於提供一種濾波方法。濾波方法 包含下列步驟：藉由將輸入信號的上升邊緣延遲一段第一延遲時間而產生第一延遲輸入信號，其中輸入信號用以輸入至電子裝置；藉由將輸入信號的下降邊緣延遲一段第二延遲時間而產生第二延遲輸入信號；根據輸入信號與第一延遲輸入信號而產生上拉控制信號；根據輸入信號與第二延遲輸入信號而產生下拉控制信號；以及根據上拉控制信號與下拉控制信號而產生經濾波後的輸入信號。

根據本發明之一實施例，前述的產生經濾波後的輸入信號之步驟包含下列步驟：根據上拉控制信號而將一控制電路的輸出端的電壓準位拉升至高邏輯準位；以及根據下拉控制信號而將控制電路的輸出端的電壓準位拉低至低邏輯準位。

綜上所述，本發明之技術方案與現有技術相比具有明顯的優點和有益效果。藉由上述技術方案，可達到相當的技術進步，並具有產業上的廣泛利用價值。

為讓本揭示內容能更明顯易懂，所附符號之說明如下：

100、200、300‧‧‧突波濾波器

120‧‧‧高突波濾波器

122‧‧‧反及閘

124‧‧‧上升邊緣延遲單元

140‧‧‧低突波濾波器

142‧‧‧反或閘

144‧‧‧下降邊緣延遲單元

VIN‧‧‧輸入信號

tdr、tdf‧‧‧延遲時間

220‧‧‧高突波濾波電路

222‧‧‧上升時間延遲單元

224‧‧‧反及閘電路

240‧‧‧低突波濾波電路

242‧‧‧下降時間延遲單元

244‧‧‧反或閘電路

260‧‧‧控制電路

262‧‧‧上拉單元

264‧‧‧下拉單元

280‧‧‧閂鎖器

282、284‧‧‧反相器

286、288‧‧‧致能單元

320‧‧‧緩衝器

500‧‧‧方法

S501、S502、S503、S504、S505‧‧‧步驟

PUP‧‧‧上拉控制信號

PD‧‧‧下拉控制信號

VHG‧‧‧高突波

VLG‧‧‧低突波

VDD‧‧‧高電壓

M1、M2、M3、M4、Q1、Q2‧‧‧開關

VOUT‧‧‧經濾波後的輸入信號

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1A圖繪示一種習知的突波濾波器的電路示意圖；第1B圖繪示第1A圖的突波濾波器的波形圖；第2A圖根據本發明之一實施例繪示一種突波濾波器的示意圖； 第2B圖根據本發明之一實施例繪示一種突波濾波器的電路示意圖；第2C圖根據本發明之一實施例繪示第2B圖中的高突波濾波器電路220的波形示意圖；第2D圖根據本發明之一實施例繪示第2B圖中的低突波濾波器電路240之波形示意圖；第3圖根據本發明之一實施例繪示突波濾波器的電路示意圖；第4圖繪示本發明所示之突波濾波器200與習知的突波濾波器100之波形比較圖；以及第5圖根據本發明之一實施例繪示濾波方法的流程圖。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。

關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或操作而已。

關於本文中所使用之『約』、『大約』或『大致』一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『大約』或『大致』所表示的誤差或範圍。

另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

請參照第2A圖，第2A圖根據本發明之一實施例繪示一種突波濾波器的示意圖。如第2A圖所示，突波濾波器200包含高突波濾波電路220、低突波濾波電路240與控制電路260。高突波濾波電路220用以根據輸入信號VIN而產生上拉控制信號PUP。低突波濾波電路240用以根據輸入信號VIN而產生下拉控制信號PD。控制電路260用以上拉控制信號PUP與下拉控制信號PD而決定突波濾波器200之輸出端的邏輯準位。

以下段落將提出數個突波濾波器200的實施例，來說明上述的功能與應用，但本發明並不僅以下所列的實施例為限。

請參照第2B圖，第2B圖根據本發明之一實施例繪示一種突波濾波器的電路示意圖。如第2B圖所示，前述的高突波濾波電路220包含上升時間延遲單元222與反及閘電路224。上升時間延遲單元222的輸入端電性連接至突 波濾波器200的輸入端。反及閘電路224的第一輸入端電性連接至突波濾波器200的輸入端，且反及閘電路224的第二輸入端電性連接至上升時間延遲單元222的輸出端。

上升時間延遲單元222用以對輸入信號VIN的上升邊緣延遲一段延遲時間tdr。反及閘電路224用以根據輸入信號VIN與經上升時間延遲單元222延遲後的輸入信號VIN而產生上拉控制信號PUP。

請參照第2C圖，第2C圖根據本發明之一實施例繪示第2B圖中的高突波濾波電路220的波形示意圖。舉例而言，當在輸入信號VIN中存高突波VHG時，反及閘電路224會輸出具有高邏輯準位(亦即邏輯”1”)的上拉控制信號PUP。

如先前第2B圖所示，低突波濾波電路240包含下降時間延遲單元242與反或閘電路244。下降時間延遲單元242的輸入端電性耦接至突波濾波器200的輸入端。反或閘電路244的第一輸入端電性耦接至突波濾波器200之輸入端，且反或閘電路244的第二輸入端電性耦接至下降時間延遲單元242的輸出端。

下降時間延遲單元242用以對輸入信號VIN的下降邊緣延遲一段延遲時間tdf。反或閘電路244用以根據輸入信號VIN與經下降時間延遲單元242延遲後之輸入信號VIN而產生下拉控制信號PD。此外，前述的上升時間延遲單元222與下降時間延遲單元242可為具有額外的邊緣控制裝置的反相器鏈，此反相器鏈耦接於串接的一電阻與一 場效電晶體(MOS)電容。對於本領域之通常知識者可得知前述的延遲時間tdr、tdf可藉由控制電阻與MOS電容之值而決定。

請參照第2D圖，第2D圖根據本發明之一實施例繪示第2B圖中的低突波濾波電路240之波形示意圖。舉例來說，當輸入信號VIN存在低突波VLG時，反或閘電路244會產生具有低邏輯準位(亦即邏輯”0”)之下拉控制信號PD。

如先前第2B圖所示，控制電路260包含上拉單元262與下拉單元264。上拉單元262用以根據上拉控制信號PUP而將突波濾波器200的輸出端拉升至高邏輯準位(亦即邏輯”1”)。下拉單元264用以根據下拉控制信號PD而將突波濾波器200的輸出端拉低至低邏輯準位(亦即邏輯”0”)。

在此實施例中，上拉單元262可為開關M1，且下拉單元264可為開關M2。開關M1與開關M2分別具有第一端、第二端與控制端。開關M1的第一端電性連接至高電壓VDD，開關M1的第二端電性連接至突波濾波器200的輸出端，且開關M1的控制端電性耦接至反及閘電路224的輸出端。開關M2的第一端電性耦接開關M1的第二端，開關M2的第二端電性耦接至地，且開關M2的控制端電性耦接至反或閘電路244的輸出端。

以操作而言，如先前第2C圖所示，當高突波VHG存在，且此高突波VHG之寬度小於延遲時間tdr時，反及 閘電路224產生具有高邏輯準位的上拉控制信號PUP，且反或閘電路244產生具有低邏輯準位的下拉控制信號PD。因此，開關M1、M2會被關閉，而突波濾波器200的輸出端之電壓準位會維持在前次的狀態，藉此正確地產生經濾波後的輸入信號VOUT。

同樣地，如先前第2D圖所示，當低突波VLG存在，且此低突波VLG之寬度小於延遲時間tdf時，反及閘電路224產生具有高邏輯準位的上拉控制信號PUP，且反或閘電路244產生具有低邏輯準位的下拉控制信號PD。因此，開關M1、M2會被關閉，故突波濾波器200的輸出端會維持於前次的狀態，以正確地產生經濾波後的輸入信號VOUT。

於本發明之一實施例中，突波濾波器200可進一步地包含閂鎖器280。閂鎖器280用以維持突波濾波器200的輸出端之前次邏輯準位。當輸入信號VIN為具有超出突波濾波器200的工作範圍之高頻率振盪信號時，上拉控制信號PUP會卡在邏輯”1”的狀態，下拉控制信號PD會卡在邏輯”0”的狀態，因此開關M1、M2皆為關閉。此時，閂鎖器280用以維持經濾波後的輸入信號VOUT的前次狀態。

舉例來說，在系統剛開機時可能會發生上述的輸入信號VIN，我們可將相關的電源信號(例如為高電壓VDD)接至閂鎖器280，以確保突波濾波器200的輸出端在剛開機的期間為一已知的狀態。於此例中，如第2B圖所示，閂鎖器280可包含反相器282、反相器284、致能單元286與致能單元288。反相器282的輸入端電性耦接突波濾波器200 的輸出端，且反相器284的輸入端電性耦接至反相器282的輸出端，反相器284的輸出端電性耦接至突波濾波器200的輸出端。於此例中，致能單元286可為開關M3，且致能單元288可為開關M4。反相器284可包含開關Q1與開關Q2。開關M3、M4、Q1、Q2各自包含第一端、第二端與控制端。開關M3的第一端電性耦接於高電壓VDD，開關M3的控制端電性耦接至反或閘電路244的輸出端。開關Q1的第一端電性耦接開關M1的第二端，開關Q1的第二端電性耦接突波濾波器200的輸出端，且開關Q1的控制端電性耦接反相器282的輸出端。開關Q2的第一端電性耦接開關Q1的第二端，開關Q2的控制端電性耦接反相器282的輸出端。開關M4的第一端電性耦接開關Q2的第二端，開關M4的第二端電性耦接至地，且開關M4的控制端電性耦接於反及閘電路224的輸出端。一般而言，前面所述的多個開關可由電晶體所實現，例如為場效電晶體(MOSFET)、雙極電晶體(BJT)等等。

於操作中，致能單元286(例如：開關M3)用以根據下拉控制信號PD而導通反相器284的上拉路徑。致能單元288(例如：開關M4)用以根據上拉控制信號PUP而導通反相器284的下拉路徑。舉例而言，在正常操作時，當上拉控制信號PUP處於低邏輯準位(亦即邏輯”0”)且下拉控制信號PD亦處於低邏輯準位(亦即邏輯”0”)時，開關M3導通且開關M4會關閉，藉此導通了反相器284的上拉路徑。因此，當反相器284的輸入端處於低邏輯準位時，反相器284的 輸出端會經由開關M3而被拉升至高邏輯準位，藉此維持突波濾波器200的輸出端之狀態。

請參照第3圖，第3圖根據本發明之一實施例繪示突波濾波器的電路示意圖。相較於前述的突波濾波器200，於第3圖所示之突波濾波器300更進一步地包含了緩衝器320。緩衝器320的輸入端電性耦接反相器282的輸出端。緩衝器320用以增加突波濾波器300的輸出驅動能力。緩衝器320可為反相器鏈，本領域具有通常知識者可視實際應用而調整其架構。

請參照第4圖，第4圖繪示本發明所示之突波濾波器200與習知的突波濾波器100之波形比較圖。假設在輸入信號VIN中的各個突波之寬度皆在習知的突波濾波器100與突波濾波器200的工作範圍內。據此，本發明所示之突波濾波器200可正確地產生經濾波後的輸入信號VOUT。然而，如先前所述，習知的突波濾波器100可能會產生漏洞，進而導致電子電路的操作失效。再者，於本發明所示之突波濾波器200對於輸入信號VIN的上升邊緣所造成之總延遲時間為”tdr+2g”，對於輸入信號VIN的下降邊緣所造成之總延遲時間為”tdf+2g”，其中g表示為一個單位的邏輯閘延遲時間。相較於習知的突波濾波器100，共兩個單位的邏輯閘延遲時間可被減少。

本發明之另一態樣係於提供一種用於濾除突波的濾波方法。請參照第5圖，第5圖根據本發明之一實施例繪示濾波方法的流程圖。如第5圖所示，濾波方法500包 含下列步驟：藉由將輸入信號的上升邊緣延遲一段第一延遲時間而產生第一延遲輸入信號(亦即步驟S501)；藉由將輸入信號的下降邊緣延遲一段第二延遲時間而產生第二延遲輸入信號(亦即步驟S502)；根據輸入信號與第一延遲輸入信號而產生上拉控制信號(亦即步驟S503)；根據輸入信號與第二延遲輸入信號而產生下拉控制信號(亦即步驟S504)；根據上拉控制信號與下拉控制信號而產生經濾波後的輸入信號(亦即步驟S505)。

例如，如第2B圖所示，輸入信號VIN的上升邊緣經由上升時間延遲單元222延遲一段延遲時間tdr，且輸入信號VIN的下降邊緣經由下降時間延遲單元242延遲了一段延遲時間tdf。其中上拉控制信號PUP係由反及閘電路224所產生，且下拉控制信號PD係由反或閘電路244所產生。

在一個或多個實施例中，前述的步驟S505包含了下列所述之步驟：根據上拉控制信號而將一控制電路的輸出端的電壓準位拉升至高邏輯準位(例如：邏輯1)；根據下拉控制信號而將控制電路的輸出端的電壓準位拉低至低邏輯準位。

舉例而言，如第2B圖所示，控制電路280包含開關M1、M2。開關M1用以根據上拉控制信號PUP而將輸出端VOUT的電壓準位拉升至高邏輯準位。開關M2用以根據下拉控制信號PD而將輸出端VOUT的電壓準位下拉至低邏輯準位。

綜上所述，本發明所揭示之突波濾波器可具有較低的延遲時間，且可避免產生漏洞之問題。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧突波濾波器

VIN‧‧‧輸入信號

220‧‧‧高突波濾波電路

240‧‧‧低突波濾波電路

260‧‧‧控制電路

PUP‧‧‧上拉控制信號

PD‧‧‧下拉控制信號

VOUT‧‧‧經濾波後的輸入信號

Claims (12)

1. 一種突波濾波器，包含：一高突波濾波電路，用以根據一輸入信號產生一上拉控制信號；一低突波濾波電路，用以根據該輸入信號產生一下拉控制信號；以及一控制電路，用以根據該上拉控制信號與該下拉控制信號而決定該突波濾波器之一輸出端的邏輯準位。
2. 如請求項1所述之突波濾波器，其中該高突波濾波電路包含：一上升時間延遲單元，用以對該輸入信號的一上升邊緣延遲一第一延遲時間；以及一反及閘電路，用以根據該輸入信號與經該上升時間延遲單元延遲後之該輸入信號產生該上拉控制信號。
3. 如請求項1所述之突波濾波器，其中該低突波濾波電路包含：一下降時間延遲單元，用以對該輸入信號的一下降邊緣延遲一第二延遲時間；以及一反或閘電路，用以根據該輸入信號與經該下降時間單元延遲後之該輸入信號產生該下拉控制信號。
4. 如請求項1所述之突波濾波器，其中該控制電路包含：一上拉單元，用以根據該上拉控制信號而將該突波濾波器的該輸出端上拉至一高邏輯準位；以及一下拉單元，用以根據該下拉控制信號而將該突波濾波器的該輸出端下拉至一低邏輯準位。
5. 如請求項1所述之突波濾波器，更包含：一閂鎖器，電性並接於該突波濾波器的該輸出端，並用以維持該突波濾波器的該輸出端之前次邏輯準位。
6. 如請求項5所述之突波濾波器，其中該閂鎖器包含：一第一反相器，用以對該突波濾波器之該輸出端進行反相；一第二反相器，其中該第二反相器的一輸入端電性耦接至該第一反相器的一輸出端，且該第二反相器的一輸出端電性耦接至該突波濾波器的該輸出端；一第一致能單元，用以根據該下拉控制信號而導通該第二反相器的一上拉路徑；以及一第二致能單元，用以根據該上拉控制信號而導通該第二反相器的一下拉路徑。
7. 如請求項6所述之突波濾波器，更包含：一緩衝器，用以增加該突波濾波器的一輸出驅動能 力，其中該緩衝器的一輸入端電性耦接該第一反相器的該輸出端。
8. 一種突波濾波器，該突波濾波器具有一輸入端與一輸出端，該突波濾波器包含：一上升時間延遲單元，包含一輸入端與一輸出端，其中該上升時間延遲單元的該輸入端電性耦接至該突波濾波器的該輸入端；一下降時間延遲單元，包含一輸入端與一輸出端，其中該下降時間延遲單元的該輸入端電性耦接至該突波濾波器的該輸入端；一反及閘電路，包含一第一輸入端、一第二輸入端與一輸出端，其中該反及閘電路的該第一輸入端電性耦接至該突波濾波器的該輸入端，該反及閘電路的該第二輸入端電性耦接至該上升時間延遲單元的該輸出端；一反或閘電路，包含一第一輸入端、一第二輸入端與一輸出端，其中該反及閘電路的該第一輸入端電性耦接至該突波濾波器的該輸入端，該反及閘電路的該第二輸入端電性耦接至該下降時間延遲單元的該輸出端；一第一開關，包含一第一端、一第二端與一控制端，其中該第一開關的該第一端用以接收一高電壓，該第一開關的該第二端電性耦接至該突波濾波器的該輸出端，且該第一開關的該控制端電性耦接該反及閘電路的該輸出端；以及 一第二開關，包含一第一端、一第二端與一控制端，其中該第二開關的該第一端電性耦接至該第一開關的該第二端，該第二開關的該第二端電性耦接至地，該第二開關的該控制端電性耦接該反或閘電路的該輸出端。
9. 如請求項8所述之突波濾波器，更包含：一反相器，包含一輸入端以及一輸出端，其中該反相器的該輸入端電性耦接至該突波濾波器的該輸出端；一第三開關，包含一第一端、一第二端與一控制端，其中該第三開關的該第一端用以接收該高電壓，該第三開關的電性耦接該反或閘電路的該輸出端；一第四開關，包含一第一端、一第二端與一控制端，其中該第四開關的該第一端，電性耦接至該第三開關的該第二端，該第四開關的該第二端電性耦接該突波濾波器的該輸出端，且該第四開關的該控制端，電性耦接該反相器的該輸出端；一第五開關，包含一第一端、一第二端與一控制端，其中該第五開關的該第一端電性耦接至該第四開關的該第二端，該第五開關的該控制端電性耦接該反相器的該輸出端；以及一第六開關，包含一第一端、一第二端與一控制端，其中該第六開關的該第一端電性耦接至該第五開關的該第二端，該第六開關的該第二端電性耦接至地，且該第六開關的該控制端電性耦接該反及閘電路的該輸出端。
10. 如請求項8所述之突波濾波器，更包含：一緩衝器，用以增加該突波濾波器的一輸出驅動能力，其中該緩衝器具有一輸入端，該緩衝器的該輸入端電性耦接至該反相器的該輸出端。
11. 一種濾波方法，包含：藉由將一輸入信號的上升邊緣延遲一第一延遲時間而產生一第一延遲輸入信號，其中該輸入信號用以輸入至一電子裝置；藉由將該輸入信號的下降邊緣延遲一第二延遲時間而產生一第二延遲輸入信號；根據該輸入信號與該第一延遲輸入信號而產生一上拉控制信號；根據該輸入信號與該第二延遲輸入信號而產生一下拉控制信號；以及根據該上拉控制信號與該下拉控制信號產生一經濾波後的該輸入信號。
12. 如請求項11所述之濾波方法，其中產生該經濾波後的該輸入信號之步驟包含：根據該上拉控制信號而將一控制電路的一輸入端的電壓準位拉升至一高邏輯準位；以及根據該下拉控制信號而將該控制電路的該輸出端的電 壓準位下拉至一低邏輯準位。