CN113659827B - 消隐时间自适应去饱和保护改进电路、设计方法及应用 - Google Patents

Abstract

本发明属于电力电子技术领域，公开了一种消隐时间自适应去饱和保护改进电路、设计方法及应用，适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路的构成为：在典型去饱和保护电路拓扑再加上一条从MOSFET漏极额外引出的充电支路。本发明通过利用开关器件的电压在“正常工作”与“发生短路故障”这两种不同工况下时的差异性，对去饱和检测电路进行简要改动，以此实现仅仅针对故障状况的保护加速，无需使用额外的数字处理器和逻辑器件，实现简单且成本低，快速而可靠；几乎不影响正常工作时电路的抗干扰性，即不容易误触发保护；保护的加速效果具备一定的自适应性，工作电压越高，短路时的保护触发越迅速。

Description

消隐时间自适应去饱和保护改进电路、设计方法及应用

技术领域

本发明属于电力电子技术领域，尤其涉及一种适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路、设计方法及应用。

背景技术

目前，提高功率密度是当前电力电子技术发展的主要目标之一。因为宽禁带半导体器件(如SiC MOSFET)具有更低的导通电阻，更高的熔点和更高的耐压能力等诸多优势，所以它们开始取代传统的Si基器件，逐步被广泛运用。

然而，为充分发挥SiC MOSFET的性能优势，其通常工作于高开关速度以及电磁干扰严重的状况下，而这也导致它的保护电路被误触发的风险相应提高，使设备不正常地停运，影响使用和效益。此外，SiC MOSFET的短路耐受时间要远短于Si基器件，只有2μs左右。因此，SiC MOSFET的保护电路需要具备更快的响应速度以及较高的抗干扰性。

在电路的多种保护方式中，去饱和保护法因为具有集成简单和成本低的优点而被广泛使用。该方案为了避免保护误触发而设置了一段消隐时间，同时也因此限制了保护速度的上限。去饱和保护法的这个弊端对于短路耐受时间较长的Si基器件而言是可以忽略不计的，但为了将其应用于要求短路保护速度应该尽量快的SiC MOSFET，该方案显然需要被改良。

目前，针对短路保护的加速策略主要有以下两种，一是通过额外使用DSP和CPLD等数字处理器和逻辑电路，对电路的开关时间进行精准监控与测量，并以此设计尽量短的消隐时间，该策略灵活，效果好，但是结构较为复杂且成本高；二是通过减少消隐电容充电的时间常数(减少电容值，从门极额外引出充电回路等)以加快响应速度，该策略实现较为简单且加速效果明显，但能处理的故障类型受限，或者抗干扰性也受到影响(即在正常工作时可能会误保护)。

目前，针对去饱和电路在应用于SiC器件时的改动方案并不罕见，大多围绕“如何提高去饱和保护电路的响应速度”这一方面进行研究。大多数方案都有着良好的加速效果，能显著提高保护电路的响应速度，但相应地存在一些不足之处，如电路设计过于复杂，电路实现成本较高，抗干扰性受到影响或是适用范围较窄等。因此，基于对电子设备运行时可靠性的需求，保护电路的响应速度和抗干扰性应当尽量兼顾。

通过上述分析，现有技术存在的问题及缺陷为：

(1)为充分发挥SiC MOSFET的性能优势，其通常工作于高开关速度以及电磁干扰严重的状况下，而这也导致它的保护电路被误触发的风险相应提高，使设备不正常地停运，影响使用和效益。

(2)去饱和保护法为了避免保护误触发而设置了一段消隐时间，同时也因此限制了保护速度的上限，不适用于要求短路保护速度尽量快的SiC MOSFET。

(3)现有针对去饱和电路在应用于SiC器件时的改动方案存在以下单种或多种不足，如电路设计过于复杂，电路实现成本较高，抗干扰性受到影响或是能处理的故障类型有限等。

解决以上问题及缺陷的难度为：

目前，鲜有能同时解决以上全部缺陷的方案。要么效果明显，但是设计复杂而且成本高；要么设计虽然简单，但其他较为严重的负面影响。要找到有效而性价比高的方案是比较困难的。

解决以上问题及缺陷的意义为：

如果能解决以上若干缺陷，就能在电路板设计成本以及板面尺寸几乎不变的情况下，在明显提高去饱和保护电路的保护速度的同时，还不会牺牲去饱和保护电路的抗干扰性指标。这对电路装置的可靠性运行意义显著。

发明内容

针对现有技术存在的问题，本发明提供了一种适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路、设计方法及应用。

本发明是这样实现的，一种消隐时间自适应去饱和保护改进电路设计方法，所述消隐时间自适应去饱和保护改进电路设计方法包括：

通过利用开关器件的电压在正常工作与发生短路故障两种不同工况下时的差异性，对去饱和检测电路进行简要改动，实现针对故障状况的保护加速。

其原理为：所述适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路的构成为：在典型去饱和保护电路拓扑的基础上再加上一条从MOSFET漏极额外引出的充电支路。典型去饱和保护电路会在SiC MOSFET开通后，其内部消隐电容的电压会跟随MOSFET两端电压V_ds变化，起到监测V_ds的作用，而由于功率半导体器件的电压与电流为正相关关系，因此可根据消隐电容电压是否已超过一定基准值来判断电路有无发生短路及过流故障；而在加上一条从MOSFET漏极额外引出的充电支路后，由于发生短路和过流故障时，V_ds会迅速上升，V_ds可通过此额外支路为消隐电容加速充电，加快消隐电容电压的跟随速度，更快地超过基准值而触发保护。

再者，典型去饱和保护电路的消隐电容会跟随MOSFET两端电压变化，起到监测故障是否发生的效果；而加上从MOSFET漏极额外引出的充电支路后，消隐电容的电压跟随速度会进一步加快，于是更快触发保护。

本发明的目的在于提供一种适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路设计方法包括以下步骤：

步骤一，进行典型去饱和保护电路的设计；

步骤二，进行额外充电支路的设计。

进一步，步骤一中，所述典型去饱和保护电路设计，包括：

首先，可于仿真软件中搭建典型的去饱和保护电路拓扑结构。典型去饱和保护电路拓扑由一个电压比较器、一条RC充电回路、一条放电支路以及一个高耐压二极管构成，该电路会根据当前MOSFET的工作状态的不同而发挥相应效果。具体如图2所示。

其次，根据实际需要保护的MOSFET的电气特性，以及整个系统的工作条件(电压和电流等)，可以对去饱和保护电路的各个器件进行参数设计(如电阻和电容的值，二极管的耐压能力，电压比较器的参考电压等)。

最后，于仿真软件中进行仿真测试，初步验证所设计的去饱和保护电路的功能。

进一步，步骤二中，所述进行额外充电支路设计，包括：

首先，根据步骤一中已经确认的工作条件以及器件参数，计算构成额外充电支路所需要接入的电阻R_{d_ex}的值，具体公式如下所示。

其中，V_bus代表母线电压。

在这样的数值设计下，可以产生明显的保护加速效果，而又不至于影响整个保护电路的抗干扰性。

其次，进一步计算电阻R_{d_ex}的发热功率。为保证额定功率足够而不至于烧毁电阻，建议选取多个高额定功率的电阻进行串联而等效成一个R_{d_ex}。

本发明的另一目的在于提供一种消隐时间自适应去饱和保护改进电路，所述适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路为：

典型去饱和保护电路拓扑由一个电压比较器、一条RC充电回路、一条放电支路以及一个高耐压二极管构成。

本发明的另一目的在于提供一种所述适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路在宽禁带半导体器件中的应用。

结合上述的所有技术方案，本发明所具备的优点及积极效果为：

本发明提供的适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路，通过利用开关器件的电压在“正常工作”与“发生短路故障”这两种不同工况下时的差异性，对去饱和检测电路进行简要改动，以此实现仅仅针对故障状况的保护加速。主要优点有以下几个：

(1)无需使用额外的数字处理器和逻辑器件，实现简单且成本低。

(2)几乎不影响正常工作时电路的抗干扰性，即不容易误触发保护。

(3)保护的加速效果具备一定的自适应性，工作电压越高，短路时的保护触发越迅速。

去饱和保护电路改良方案	抗干扰性	成本/复杂程度	自适应性
				加入数字处理器和逻辑器件	不受影响	高	有
减少消隐电容充电时间常数	降低	低	无
				本专利	几乎不受影响	低	有

表1本专利与现有去饱和保护电路改良方案的各项指标对比

本发明提出一种改进后的去饱和保护方法，在响应速度提高的同时又几乎不牺牲其抗干扰性，快速而可靠地对电路进行保护。去饱和保护电路的功能是完成对过流和短路两类故障的监测以及处理，而本发明改进后的电路更是具备了保护迅速且加速效果随工作电压正相关变化的优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图做简单的介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路流程图。

图2是本发明实施例提供的典型去饱和保护电路的三种工作状态示意图。

图2(a)是本发明实施例提供的正常导通状态示意图。

图2(b)是本发明实施例提供的关断状态示意图。

图2(c)是本发明实施例提供的导通且短路发生状态示意图。

图3是本发明实施例提供的加入额外充电支路的改进后电路示意图。

图4是本发明实施例提供的短路实验测试数据示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

针对现有技术存在的问题，本发明提供了一种适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路，下面结合附图对本发明作详细的描述。

本发明实施例提供的适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路的构成为：在典型去饱和保护电路拓扑再加上一条从MOSFET漏极额外引出的充电支路。

如图1所示，本发明实施例提供的适用于SiC MOSFET的消隐时间自适应去饱和保护改进电路设计方法包括以下步骤：

S101，进行典型去饱和保护电路的设计；

S102，进行额外充电支路的设计。

下面结合具体实施例对本发明的技术方案作进一步描述。

本发明旨在提出一种改进后的去饱和保护方法，在响应速度提高的同时又几乎不牺牲其抗干扰性，快速而可靠地对电路进行保护。

去饱和保护电路的功能是完成对过流和短路两类故障的监测以及处理，而本发明改进后的电路更是具备了保护迅速且加速效果随工作电压正相关变化的优点。其电路构成为：典型去饱和保护电路拓扑再加上一条从MOSFET漏极额外引出的充电支路。首先需要进行典型的去饱和保护电路设计，再据此设计额外的支路。

1、典型去饱和保护电路

无论是过流故障还是短路故障，依据SiC MOSFET的输出特性曲线，其两端电压V_ds均会显著增加，因此可被作为故障是否发生的监测指标。典型的去饱和保护电路主要由一个电压比较器，一条RC充电回路，一条放电支路以及一个高耐压二极管构成，该电路会根据当前MOSFET的工作状态的不同而发挥相应的效果，如图2所示。

当MOSFET处于正常导通状态时，两端电压V_ds很低，二极管正向偏置导通，消隐电容上的电压将会是V_ds经过电阻R_s2和R_s3分压处理后的一个较小值，低于电压比较器的反转阈值V_ref，保护不会触发。

当MOSFET处于关断状态时，两端电压V_ds很高，二极管反向偏置截止，此时放电支路开启，保证消隐电容上的电荷释放至0，使得下一次开通时电容电压从0开始正常上升，使保护功能维持正常。

当MOSFET处于导通状态，然而有短路故障发生时，两端电压V_ds很高，二极管反向偏置截止，且放电支路不导通，V_blk通过V_dd充电，迅速增加直至超过V_ref，触发短路保护，关断MOSFET。

2、额外充电支路

为了实现仅针对于故障工况的保护加速效果，可以充分利用MOSFET两端电压在正常工作与故障两种情况下的差异性。通过在消隐电容与MOSFET的漏极之间加上电阻R_{d_ex}，即可形成一条额外的充电支路，如图3所示。

由于在正常开通时，V_ds迅速下降至很小的导通电压V_{ds_on}(通常只有几伏特)，该支路带来的影响可忽略不计；在故障情况下开通时，V_ds几乎维持在母线电压(通常有数百伏特以上)，可以与典型去饱和保护电路中的V_dd一同对消隐电容充电，使其更快超过V_ref，输出到加快了保护速度。

在选取电阻时需要注意以下两个方面。首先是阻值方面，在正常开通时，尽管V_{ds_on}很小，但如果R_{d_ex}的阻值过小，则仍然会对消隐电容的电压产生干扰，进而提高保护误触发的风险；如果R_{d_ex}的阻值过高，则保护加速效果会很不明显。所以，为了折中两种情况，建议根据公式(1)进行设计。

注：V_bus代表母线电压。

其次，由于该额外支路在MOSFET关断与故障期间将始终承载着母线电压，需要注意电阻的额定功率。使用额定功率较高的若干个电阻进行串联的方式能够有效地规避这个问题。

下面结合测试实验对本发明的积极效果作进一步描述。

为了验证该方案的可行性，搭建了一个双脉冲测试平台用于实验验证。所选用的SiC MOSFET的型号为C3M0120100K(耐压能力1000V)，所用的驱动芯片为UCC21710。

在300V母线电压条件下进行了短路开通测试，以此进行传统去饱和保护电路与改进后电路的保护速度对比；同时，分别提高母线电压至400V和500V继续进行实验，成功验证了保护速度随母线电压增加而进一步加快的现象。实验数据如图4所示。显然，所提方案在原有基础上将短路保护时间缩短了200ns左右，且缩短程度与母线电压呈正相关关系。

本发明通过利用开关器件的电压在“正常工作”与“发生短路故障”这两种不同工况下时的差异性，对去饱和检测电路进行简要改动，以此实现仅仅针对故障状况的保护加速。主要优点有以下几个：

1、无需使用额外的数字处理器和逻辑器件，实现简单且成本低。

2、几乎不影响正常工作时电路的抗干扰性，即不容易误触发保护。

3、保护的加速效果具备一定的自适应性，工作电压越高，短路时的保护触发越迅速。

在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上；术语“上”、“下”、“左”、“右”、“内”、“外”、“前端”、“后端”、“头部”、“尾部”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，都应涵盖在本发明的保护范围之内。

Claims (7)

1.一种消隐时间自适应去饱和保护改进电路设计方法，其特征在于，通过利用开关器件的电压在正常工作与发生短路故障两种不同工况下时的差异性，对典型的去饱和保护电路进行简要改动，实现针对故障状况的保护加速；

所述设计方法包括：

(1)于仿真软件中搭建典型的去饱和保护电路拓扑结构；典型的去饱和保护电路拓扑结构为：电源V_dd经电阻R_s1与电阻R_s2的一端、二极管D_ss的正极连接，二极管D_ss的负极与MOSFET的漏极连接，电阻R_s2的另一端与消隐电容C_blk的一端、电阻R_s3的一端、二极管D_blk的负极、电阻R_dg的一端以及电压比较器的正输入端连接，电阻R_dg的另一端与MOS管M_dg的漏极连接，MOSFET的源极、消隐电容C_blk的另一端、电阻R_s3的另一端、二极管D_blk的正极以及MOS管M_dg的源极共同接地，电压比较器的负输入端接参考电压V_ref；

(2)根据实际需要保护的MOSFET的电气特性，以及整个系统的工作条件，对典型的去饱和保护电路的各个器件进行参数设计；

(3)于仿真软件中进行仿真测试；

(4)在消隐电容C_blk的一端与MOSFET的漏极之间加上电阻R_{d_ex}，形成一条额外充电支路。

2.如权利要求1所述的消隐时间自适应去饱和保护改进电路设计方法，其特征在于，所述步骤(2)中工作条件包括电压和电流，各个器件的参数包括电阻和电容的值，二极管的耐压能力，电压比较器的参考电压。

3.如权利要求1所述的消隐时间自适应去饱和保护改进电路设计方法，其特征在于，所述步骤(3)中初步验证所设计的典型的去饱和保护电路的功能。

4.如权利要求1所述的消隐时间自适应去饱和保护改进电路设计方法，其特征在于，所述设计方法还包括进行额外充电支路设计方法，具体包括：

(1)根据已经确认的工作条件以及器件参数，计算构成额外充电支路所需要接入的电阻R_{d_ex}的值，具体公式如下所示；

其中，V_dd代表电源电压，R_s1代表电阻R_s1的值，R_s2代表电阻R_s2的值，V_bus代表母线电压；

(2)进一步计算电阻R_{d_ex}的发热功率。

5.如权利要求4所述的消隐时间自适应去饱和保护改进电路设计方法，其特征在于，选取多个高额定功率的电阻进行串联而等效成一个R_{d_ex}。

6.一种消隐时间自适应去饱和保护改进电路，适用于SiC MOSFET，其特征在于，包括：典型的去饱和保护电路和额外充电支路；

其中，典型的去饱和保护电路拓扑结构为：电源V_dd经电阻R_s1与电阻R_s2的一端、二极管D_ss的正极连接，二极管D_ss的负极与MOSFET的漏极连接，电阻R_s2的另一端与消隐电容C_blk的一端、电阻R_s3的一端、二极管D_blk的负极、电阻R_dg的一端以及电压比较器的正输入端连接，电阻R_dg的另一端与MOS管M_dg的漏极连接，MOSFET的源极、消隐电容C_blk的另一端、电阻R_s3的另一端、二极管D_blk的正极以及MOS管M_dg的源极共同接地，电压比较器的负输入端接参考电压V_ref；额外充电支路为消隐电容C_blk的一端与MOSFET的漏极之间的电阻R_{d_ex}。

7.一种搭载权利要求6所述的消隐时间自适应去饱和保护改进电路的宽禁带半导体器件。

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