JP6890016B2

JP6890016B2 - 半導体回路、半導体装置、及び制御方法

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Publication number: JP6890016B2
Application number: JP2017014838A
Authority: JP
Inventors: 大輔藤井
Original assignee: Lapis Semiconductor Co Ltd
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Priority date: 2017-01-30
Filing date: 2017-01-30
Publication date: 2021-06-18
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Also published as: JP2018125626A

Description

本発明は、半導体回路、半導体装置、及び制御方法に関するものである。

従来から、端子に入力される伝送信号の電圧が、電源端子に入力される電源電圧以上になった場合に、電源端子や内部回路に電流が流れるのを抑制する、いわゆるトレラント機能を有するアナログスイッチ回路が知られている（例えば、特許文献１参照）。

特開２０１２−１６９６９７号公報

しかしながら、特許文献１に記載の技術では、十分にトレラント機能を発揮することができない場合があるという問題があった。

本発明は、オフ状態である場合に、電源端子に入力される電圧よりも高電圧の伝送信号が入力された場合でも、適切にオフ状態を維持することができる、半導体回路、半導体装置、及び制御方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体回路は、第１端子及び第２端子の一方から入力された伝送信号を、前記第１端子及び前記第２端子の他方に電送するアナログスイッチ回路である半導体回路であって、前記第１端子にソース及びドレインの一方が接続され、かつソース及びドレインの他方が前記第２端子に接続される第１導電型の第１トランジスタ、及び前記第１端子にソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第２端子に接続され、かつゲートが第１制御信号が入力される第１制御端子に接続される第２導電型の第２トランジスタを含む第１スイッチ回路と、前記第１制御端子に第１インバータを介してソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第１トランジスタのゲートに接続され、かつゲートが前記第１端子に接続される第１導電型の第３トランジスタを含む第２スイッチ回路と、前記第１端子にソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第１トランジスタのゲートに接続され、かつゲートが電源端子に接続される第４トランジスタと、前記電源端子に入力される電圧及び前記第１端子に入力される電圧のいずれか電圧値が大きい方の電圧を基板電圧として前記第１トランジスタ、前記第３トランジスタ、及び前記第４トランジスタに出力する比較回路と、を備える。

また、本発明の半導体装置は、前記第１制御信号を出力する制御部と、本発明の半導体回路と、を備える。

さらに、本発明の制御方法は、第１端子及び第２端子の一方から入力された伝送信号を、前記第１端子及び前記第２端子の他方に電送するアナログスイッチ回路である半導体回路であって、前記第１端子にソース及びドレインの一方が接続され、かつソース及びドレインの他方が前記第２端子に接続される第１導電型の第１トランジスタ、及び前記第１端子にソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第２端子に接続され、かつゲートが第１制御信号が入力される第１制御端子に接続される第２導電型の第２トランジスタを含む第１スイッチ回路と、前記第１制御端子に第１インバータを介してソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第１トランジスタのゲートに接続され、かつゲートが前記第１端子に接続される第１導電型の第３トランジスタを含む第２スイッチ回路と、前記第１端子にソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第１トランジスタのゲートに接続され、かつゲートが電源端子に接続される第４トランジスタと、を備えた半導体回路の制御方法であって、前記電源端子に入力される電圧及び前記第１端子に入力される電圧のいずれか電圧値が大きい方の電圧を基板電圧として前記第１トランジスタ、前記第３トランジスタ、及び前記第４トランジスタに出力する。

本発明によれば、オフ状態である場合に、電源端子に入力される電圧よりも高電圧の伝送信号が入力された場合でも、適切にオフ状態を維持することができる、という効果を奏する。

第１実施形態における半導体装置の一例の概略を表す構成図である。第１実施形態におけるアナログスイッチ回路の一例の回路図である。アナログスイッチ回路をオフ状態にする際に、ＶＤＤ電圧とＶＡ電圧とが同電位とみなせる場合における、制御信号ＳＷＣＯＮＴの電圧、及びＭＯＳトランジスタＰ１１のゲートの電位のタイムチャートの一例である。第２実施形態における半導体装置の一例の概略を表す構成図である。第２実施形態におけるアナログスイッチ回路の一例の回路図である。アナログスイッチ回路をオフ状態にする際に、ＶＤＤ電圧とＶＡ電圧とが同電位とみなせる場合における、制御信号ＳＷＣＯＮＴの電圧、制御信号ＳＷＥＮ、及びＭＯＳトランジスタＰ１１のゲートの電位のタイムチャートの一例である。

以下では、図面を参照して各実施形態を詳細に説明する。

［第１実施形態］
まず、本実施形態の半導体装置の構成について説明する。図１には、本開示の半導体装置１の一例の概略を表す構成図を示す。なお、以下の説明におけるＭＯＳトランジスタの導電型について、Ｐ型が本開示の第１導電型の一例であり、Ｎ型が本開示の第２導電型の一例である。

図１に示すように、本実施形態の半導体装置１は、本開示の半導体回路の一例であるアナログスイッチ回路１０と、制御部１２と、を備える。

制御部１２は、アナログスイッチ回路１０の制御端子Ｃに接続されており、アナログスイッチ回路１０のスイッチング状態（オンオフ）を制御するための制御信号ＳＷＣＯＮＴをアナログスイッチ回路１０に出力する。本実施形態の制御信号ＳＷＣＯＮＴが、本開示の第１制御信号の一例である。このような制御部１２としては、例えば、ＭＣＵ（Micro Control Unit）やＣＰＵ（Central Processing Unit）等を用いることができるが、特に限定されるものではない。

本実施形態のアナログスイッチ回路１０は、本開示の第１スイッチ回路の一例であるスイッチ回路ＳＷ１、本開示の第２スイッチ回路の一例であるスイッチ回路ＳＷ２、本開示の第４トランジスタの一例であるＰ型のＭＯＳトランジスタＰ１、及び比較回路２０を備える。また、本実施形態のアナログスイッチ回路１０は、本開示の第１端子の一例である端子Ａ、本開示の第２端子の一例である端子Ｂ、本開示の第１制御端子の一例である制御端子Ｃ、及び本開示の電源端子の一例である電源端子Ｄを備える。

図２には、本実施形態のアナログスイッチ回路１０の一例の回路図を示す。

比較回路２０は、電源端子Ｄ及び端子Ａに接続されており、電源端子Ｄから入力された信号により供給される電位がＶＤＤ（Ｈレベル）電圧の電源電圧、及び端子Ａから入力された（印加された）伝送信号の電圧（以下、「ＶＡ電圧」という）のいずれか電圧値が大きい方の電圧を、基板電圧として出力する。

スイッチ回路ＳＷ１は、アナログスイッチ回路１０におけるメインスイッチであり、制御端子Ｃの電圧（電位）がＶＤＤ電圧（電源電圧）の場合にオン状態になり、端子Ａ及び端子Ｂの一方から入力された伝送信号を、端子Ａ及び端子Ｂの他方に伝送する。端子Ａ及び端子Ｂの各々は、図示を省略した所定の回路（例えば、半導体装置１に備えられた内部回路と外部半導体装置に備えられた回路）に接続されている。また、スイッチ回路ＳＷ１は、制御端子Ｃの電圧がＧＮＤ（グランド）電圧（Ｌレベル）の場合にオフ状態になる。

図２に示すように、本実施形態のスイッチ回路ＳＷ１は、本開示の第１トランジスタの一例であるＰ型のＭＯＳトランジスタＰ１１と、本開示の第２トランジスタの一例であるＮ型のＭＯＳトランジスタＮ１１と、を含む。ＭＯＳトランジスタＰ１１のソース及びドレインの一方は、端子Ａに接続されており、ソース及びドレインの他方は端子Ｂに接続されている。また、ＭＯＳトランジスタＰ１１のゲートは、スイッチ回路ＳＷ２及びＭＯＳトランジスタＰ１に接続されている。さらに、ＭＯＳトランジスタＰ１１には、比較回路２０から基板電圧が供給される。

ＭＯＳトランジスタＮ１１のソース及びドレインの一方は、端子Ａに接続されており、ソース及びドレインの他方は端子Ｂに接続されている。また、ＭＯＳトランジスタＮ１１のゲートは、制御端子Ｃに接続されている。さらに、ＭＯＳトランジスタＮ１１には、基板電圧としてＧＮＤ電圧が供給される。

一方、スイッチ回路ＳＷ２は、端子Ａに入力される（印加される）伝送信号、及び電源端子Ｄに入力される電源電圧に応じてオンオフが制御される。図２に示すように、本実施形態のスイッチ回路ＳＷ２は、本開示の第３トランジスタの一例であるＰ型のＭＯＳトランジスタＰ１２と、本開示の第８トランジスタの一例であるＮ型のＭＯＳトランジスタＮ１２と、を含む。ＭＯＳトランジスタＰ１２のソース及びドレインの一方は、インバータＩＮＶ１を介して制御端子Ｃに接続されており、ソース及びドレインの他方は、スイッチ回路ＳＷ１のＭＯＳトランジスタＰ１１のゲートに接続されている。また、ＭＯＳトランジスタＰ１２のゲートは、端子Ａに接続されている。さらに、ＭＯＳトランジスタＰ１２には、比較回路２０から基板電圧、が供給される。

ＭＯＳトランジスタＮ１２のソース及びドレインの一方は、インバータＩＮＶ１を介して制御端子Ｃに接続されており、ソース及びドレインの他方は、スイッチ回路ＳＷ１のＭＯＳトランジスタＰ１１のゲートに接続されている。また、ＭＯＳトランジスタＮ１１のゲートは、電源端子Ｄに接続されている。さらに、ＭＯＳトランジスタＮ１２には、基板電圧としてＧＮＤ電圧が供給される。

一方、トランジスタＰ１は、端子Ａとスイッチ回路ＳＷ１との間に設けられており、ソース及びドレインの一方が端子Ａに接続されており、ソース及びドレインの他方がスイッチ回路ＳＷ１のＭＯＳトランジスタＰ１１のゲートに接続されている。また、ＭＯＳトランジスタＰ１のゲートは、電源端子Ｄに接続されている。さらに、ＭＯＳトランジスタＰ１には、比較回路２０から基板電圧、が供給される。

次に、本実施形態のアナログスイッチ回路１０の動作について説明する。スイッチ回路ＳＷ１をオフ状態にする場合、制御端子Ｃに入力される制御信号ＳＷＣＯＮＴの電圧をＧＮＤ電圧とする。これにより、スイッチ回路ＳＷ１のＭＯＳトランジスタＮ１１は、オフ状態になる。

ここで、電源端子Ｄに入力されるＶＤＤ電圧が、端子Ａに入力されるＶＡ電圧よりも大きい（ＶＤＤ＞ＶＡ）場合、比較回路２０からは基板電圧としてＶＤＤ電圧が出力される。ＭＯＳトランジスタＰ１は、基板電圧がＶＤＤ電圧であり、ゲートにはＶＤＤ電圧が印加され、ソース及ドレインの一方には電圧ＶＡが印加される。これにより、ＭＯＳトランジスタＰ１はオフ状態になる。一方、スイッチ回路ＳＷ２のＭＯＳトランジスタＮ１２のゲートにはＶＤＤ電圧が印加される。また、ＭＯＳトランジスタＰ１２は、基板電圧がＶＤＤ電圧であり、ゲートにはＶＡ電圧が印加され、スイッチ回路ＳＷ２がオン状態になる。

これにより、スイッチ回路ＳＷ１のＭＯＳトランジスタＰ１１のゲートには、スイッチ回路ＳＷ２を介してＶＤＤ電圧が印加され、オフ状態になる。また、スイッチ回路ＳＷ１のＭＯＳトランジスタＮ１１のゲートにはＧＮＤ電圧が印加されるためオフ状態になる。

従って、電源端子Ｄに入力されるＶＤＤ電圧が、端子Ａに入力されるＶＡ電圧よりも大きい（ＶＤＤ＞ＶＡ）場合、スイッチ回路ＳＷ１はオフ状態を維持し、アナログスイッチ回路１０はオフ状態を維持する。

一方、端子Ａに入力されるＶＡ電圧と電源端子Ｄに入力されるＶＤＤ電圧とが同電位とみなせる（ＶＡ≒ＶＤＤ）場合、比較回路２０から出力される基板電圧は、ＶＤＤ電圧及びＶＡ電圧と同電位とみなせる。なお、本実施形態において「同電位とみなせる」とは、完全に同電位であることも含み、また、その範囲は、アナログスイッチ回路１０の仕様や、各トランジスタの仕様等に応じて定められればよい。

ＭＯＳトランジスタＰ１では、ソースまたはドレインの電圧とゲートに印加される電圧とが同電位とみなせるため、完全にはオン状態にならない。一方、スイッチＳＷ２のＭＯＳトランジスタＮ１２のゲートにはＶＤＤ電圧が印加される。また、ＭＯＳトランジスタＰ１２では、ソースまたはドレインの電圧とゲートに印加される電圧とが同電位とみなせるため、完全にはオン状態にならない。

そのため、スイッチ回路ＳＷ２から出力されるＶＤＤ電圧が、スイッチ回路ＳＷ１のＭＯＳトランジスタＰ１１のゲートに速やかに伝達されない。

図３には、この場合の、制御信号ＳＷＣＯＮＴの電圧、及びＭＯＳトランジスタＰ１１のゲート（図３「ＶＧ（Ｐ１１）」参照）の電位のタイムチャートの一例を示す。

図３のタイミングｔ１、ｔ３に示すように、スイッチ回路ＳＷ１（アナログスイッチ回路１０）をオン状態にするために制御信号ＳＷＣＯＮＴをＧＮＤ電圧（Ｌ）からＶＤＤ電圧（Ｈ）に切り替えると、ＭＯＳトランジスタＰ１１のゲートには、ＧＮＤ電圧（Ｌ）が印加される。

一方、図３のタイミングｔ２、ｔ４に示すように、スイッチ回路ＳＷ１（アナログスイッチ回路１０）をオフ状態にするために制御信号ＳＷＣＯＮＴをＶＤＤ電圧（Ｈ）からＧＮＤ電圧（Ｌ）に切り替えると、上述したように、スイッチ回路ＳＷ２のＭＯＳトランジスタＰ１２が完全にオン状態とならないため、ＭＯＳトランジスタＰ１１のゲートに印加される電圧はＧＮＤ電圧（Ｌ）から徐々にＶＤＤ電圧（Ｈ）に変化する。

一方、端子Ａに入力されるＶＡ電圧が電源端子Ｄに入力されるＶＤＤ電圧よりも大きい（ＶＡ＞ＶＤＤ）場合、比較回路２０からは基板電圧としてＶＡ電圧が出力される。

スイッチＳＷ２のＭＯＳトランジスタＮ１２のゲートにはＶＤＤ電圧が印加される。また、ＭＯＳトランジスタＰ１２は、ゲートにＶＡ電圧が印加されるため、オフ状態になる。

ＭＯＳトランジスタＰ１は、ゲートにＶＤＤ電圧が印加されるためＭＯＳトランジスタＰ１はオン状態となり、ＭＯＳトランジスタＰ１１のゲートに電圧ＶＡが印加される。

これにより、スイッチ回路ＳＷ１のＭＯＳトランジスタＰ１１のゲートには、ＭＯＳトランジスタＰ１によりＶＡ電圧が印加される。そのため、ＭＯＳトランジスタＰ１１は、ソースまたはドレインの電圧とゲートに印加される電圧との電位差により、オフ状態になる。また、スイッチ回路ＳＷ１のＭＯＳトランジスタＮ１１のゲートにはＧＮＤ電圧が印加されるためオフ状態になる。

従って、端子Ａに入力される電圧ＶＡの方が、電源端子Ｄに入力されるＶＤＤ電圧よりも大きくなっても、スイッチ回路ＳＷ１は速やかにオフ状態となり、アナログスイッチ回路１０そのものがオフ状態となる。

このように、本実施形態のアナログスイッチ回路１０は、端子Ａに入力されるＶＡ電圧が電源端子Ｄに入力される電源電圧以上となった場合でもオフ状態を維持し続ける、いわゆるトレラント機能を有する。

従って、本実施形態のアナログスイッチ回路１０によれば、オフ状態である場合に、電源端子Ｄに入力されるＶＤＤ電圧よりも端子Ａに入力されるＶＡ電圧が高い場合でも、適切にオフ状態を維持することができる。

［第２実施形態］
図４及び図５に示すように、本実施形態のアナログスイッチ回路１０は、本開示の第２制御端子の一例である制御端子Ｅ、本開示の第３スイッチ回路の一例であるスイッチ回路ＳＷ３、及び本開示の第６トランジスタの一例であるＮ型のＭＯＳトランジスタＮ１をさらに備えている点で、第１実施形態のアナログスイッチ回路１０（図１及び図２参照）と異なっている。

図４に示すように、本実施形態の制御部１２は、さらに、制御端子Ｅに接続されており、スイッチ回路ＳＷ３及びＭＯＳトランジスタＮ１のスイッチング状態（オンオフ）を制御するための制御信号ＳＷＥＮをアナログスイッチ回路１０に出力する。本実施形態の制御信号ＳＷＥＮが、本開示の第２制御信号の一例に対応する。

また、図４及び図５に示すように、スイッチ回路ＳＷ３は、端子Ａと、スイッチ回路ＳＷ２のＭＯＳトランジスタＰ１２のゲートとの間に設けられている。図５に示すように、スイッチ回路ＳＷ３は、Ｐ型のＭＯＳトランジスタＰ１３と、本開示の第７トランジスタの一例であるＮ型のＭＯＳトランジスタＮ１３とを含んでいる。

ＭＯＳトランジスタＰ１３は、ソース及びドレインの一方が端子Ａに接続され、ソース及びドレインの他方がＭＯＳトランジスタＰ１２のゲート及びＭＯＳトランジスタＰ１に接続されている。また、ＭＯＳトランジスタＰ１３のゲートは、制御端子Ｅに接続されている。さらに、ＭＯＳトランジスタＰ１３には、比較回路２０から基板電圧が供給される。一方、ＭＯＳトランジスタＮ１３は、ソース及びドレインの一方が端子Ａに接続され、ソース及びドレインの他方がＭＯＳトランジスタＰ１２のゲート及びＭＯＳトランジスタＰ１に接続されている。また、ＭＯＳトランジスタＰ１３のゲートは、インバータＩＮＶ２を介して制御端子Ｅに接続されている。さらに、ＭＯＳトランジスタＮ１３には、基板電圧としてＧＮＤ電圧が供給される。

また、ＭＯＳトランジスタＮ１は、ソース及びドレインの一方がＭＯＳトランジスタＰ１３に接続され、他方がＧＮＤに接続されている。また、ＭＯＳトランジスタＮ１のゲートは、制御端子Ｅに接続されている。さらに、ＭＯＳトランジスタＮ１には、基板電圧としてＧＮＤ電圧が供給される。

従って、スイッチ回路ＳＷ３と、ＭＯＳトランジスタＮ１とは、制御信号ＳＷＥＮにより、排他的にオンオフが制御される。

このようにスイッチ回路ＳＷ３を設けたため、スイッチ回路ＳＷ２のＭＯＳトランジスタＰ１２のゲート、及びＭＯＳトランジスタＰ１には、スイッチ回路ＳＷ３を介して端子Ａから電圧ＶＡが印加される。

次に、本実施形態のアナログスイッチ回路１０の動作について説明する。
本実施形態の半導体装置１では、アナログスイッチ回路１０に電源（ＶＤＤ電圧）が投入されている間や、所定の期間内にアナログスイッチ回路１０のオンオフの制御を繰り返し行う場合等、アナログスイッチ回路１０がスイッチングを行っているとみなせる期間中、制御信号ＳＷＥＮをＶＤＤ電圧（Ｈ）としている（図６のタイミングｔ０〜ｔ５参照）。

制御信号ＳＷＥＮがＶＤＤ電圧（Ｈ）の場合、ＭＯＳトランジスタＮ１はオン状態になる。また、スイッチ回路ＳＷ３のＭＯＳトランジスタＰ１３のゲートにはＶＤＤ電圧が印加されるためオフ状態になり、ＭＯＳトランジスタＮ１３のゲートにはＧＮＤ電圧が印加さえるためオフ状態になるため、スイッチ回路ＳＷ３はオフ状態になる。従って、ＭＯＳトランジスタＰ１２のゲートにはＧＮＤ電圧が印加され、オン状態になる。

すなわち、本実施形態のアナログスイッチ回路１０では、制御信号ＳＷＥＮがＶＤＤ電圧の場合、スイッチ回路ＳＷ２のＭＯＳトランジスタＰ１２はオン状態を維持する。

一方、制御信号ＳＷＥＮがＧＮＤ電圧（Ｌ）の場合、ＭＯＳトランジスタＮ１のゲートにはＧＮＤ電圧が印加されるためオフ状態となる。一方、スイッチ回路ＳＷ３のＭＯＳトランジスタＰ１３のゲートにはＧＮＤ電圧（Ｌ）が印加されるためオン状態になり、ＭＯＳトランジスタＮ１３のゲートにはＶＤＤ電圧（Ｈ）が印加されるためオン状態になる。このようにスイッチ回路ＳＷ３がオン状態となるため、ＭＯＳトランジスタＰ１２のゲート及びＭＯＳトランジスタＰ１には、端子ＡからＶＡ電圧が印加されることとなり、第１実施形態のアナログスイッチ回路１０（図２参照）と同様の構成とみなせる。

このように、本実施形態のアナログスイッチ回路１０では、制御信号ＳＷＥＮがＧＮＤ電圧（Ｌ）としておくことにより、第１実施形態のアナログスイッチ回路１０と同様の動作を行う。

従って、第１実施形態のアナログスイッチ回路１０と同様に、端子Ａに入力される電圧ＶＡのが、電源端子Ｄに入力されるＶＤＤ電圧よりも大きくなっても、スイッチ回路ＳＷ１は速やかにオフ状態となり、アナログスイッチ回路１０そのものがオフ状態となる。このように、本実施形態のアナログスイッチ回路１０も、端子Ａに入力されるＶＡ電圧が電源端子Ｄに入力される電源電圧以上となった場合でもオフ状態を維持し続ける、いわゆるトレラント機能を有する。

また、本実施形態のアナログスイッチ回路１０では、アナログスイッチ回路１０がスイッチングを行っているとみなせる期間中、端子Ａに入力されるＶＡ電圧と電源端子Ｄに入力されるＶＤＤ電圧とが同電位とみなせる（ＶＡ≒ＶＤＤ）場合でも速やかに、スイッチ回路ＳＷ１をオフ状態にする、すなわちアナログスイッチ回路１０をオフ状態にすることができる点で、第１実施形態のアナログスイッチ回路１０と異なっている。

端子Ａに入力されるＶＡ電圧と電源端子Ｄに入力されるＶＤＤ電圧とが同電位とみなせる（ＶＡ≒ＶＤＤ）場合、比較回路２０から出力される基板電圧は、ＶＤＤ電圧及びＶＡ電圧と同電位とみなせる。

この場合、制御信号ＳＷＥＮはＶＤＤ電圧であるため、上述したようにスイッチ回路ＳＷ２のＭＯＳトランジスタＰ１２は、ＧＮＤ電圧が印加された状態となる。そのため、ＭＯＳトランジスタＰ１２は、ＶＡ電圧の電位にかかわらず、常時オン状態となる。すなわち、本実施形態のアナログスイッチ回路１０では、端子Ａに印加されるＶＡ電圧の電位にかかわらず、スイッチＳＷ２がオン状態となる。

図６には、この場合の、制御信号ＳＷＥＮの電圧、制御信号ＳＷＣＯＮＴの電圧、及びＭＯＳトランジスタＰ１１のゲート（図６「ＶＧ（Ｐ１１）」参照）の電位のタイムチャートの一例を示す。

図６に示した場合では、タイミングｔ１〜ｔ６の間、制御信号ＳＷＥＮをＶＤＤ電圧（Ｈ）としている。図６のタイミングｔ２、ｔ４に示すように、スイッチ回路ＳＷ１（アナログスイッチ回路１０）をオフ状態にするために制御信号ＳＷＣＯＮＴをＶＤＤ電圧（Ｈ）からＧＮＤ電圧（Ｌ）に切り替えた際、上述したように、スイッチ回路ＳＷ２はオン状態であるため、ＭＯＳトランジスタＰ１１のゲートに印加される電圧が速やかにＧＮＤ電圧（Ｌ）から徐々にＶＤＤ電圧（Ｈ）に変化する。

このように、本実施形態の半導体装置１では、アナログスイッチ回路１０をオフ状態にするために制御信号ＳＷＣＯＮＴをＶＤＤ電圧からＧＮＤ電圧に切り換える際に、予め制御信号ＳＷＥＮをＶＤＤ電圧としておく。本実施形態のアナログスイッチ回路１０では、ＭＯＳトランジスタＮ１により、スイッチ回路ＳＷ２のＭＯＳトランジスタＰ１２のゲートにＧＮＤ電圧を印加させるためスイッチ回路ＳＷ２をオン状態としておくことができるので、スイッチ回路ＳＷ１のＭＯＳトランジスタＰ１１のゲートに、スイッチ回路ＳＷ２を介してＶＤＤ電圧が速やかに印加されスイッチ回路ＳＷ１がオフ状態になる。

従って、本実施形態のアナログスイッチ回路１０によれば、ＶＤＤ電圧とＶＡ電圧とが同電位とみなせる場合でも、速やかにアナログスイッチ回路１０（スイッチ回路ＳＷ１）をオフ状態とすることができ、遅延時間を抑制することができる。

以上説明したように、上記各実施形態のアナログスイッチ回路１０は、端子Ａにソース及びドレインの一方が接続され、かつソース及びドレインの他方が端子Ｂに接続されるＰ型のＭＯＳトランジスタＰ１１、及び端子Ａにソース及びドレインの一方が接続され、ソース及びドレインの他方が端子Ｂに接続され、かつゲートが制御信号ＳＷＣＯＮＴが入力される制御端子Ｃに接続されたＮ型のＭＯＳトランジスタＮ１１を含むスイッチ回路ＳＷ１と、制御端子Ｃにソース及びドレインの一方が接続され、ソース及びドレインの他方がＭＯＳトランジスタＰ１１のゲートに接続され、かつゲートが端子Ａに接続されるＰ型のＭＯＳトランジスタＰ１２を含むスイッチ回路ＳＷ２と、端子Ａにソース及びドレインの一方が接続され、ソース及びドレインの他方がＭＯＳトランジスタＰ１１のゲートに接続され、かつゲートが電源端子Ｄに接続されるＭＯＳトランジスタＰ１と、電源端子Ｄに入力されるＶＤＤ電圧及び端子Ａに入力されるＶＡ電圧のいずれか電圧値が大きい方の電圧を基板電圧としてＭＯＳトランジスタＰ１１、ＭＯＳトランジスタＰ１２、及びＭＯＳトランジスタＰ１に出力する比較回路２０と、を備える。

これにより、本実施形態のアナログスイッチ回路１０によれば、オフ状態である場合に、電源端子Ｄに入力されるＶＤＤ電圧よりも端子Ａに入力されるＶＡ電圧が高い場合でも、適切にオフ状態を維持することができる。

なお、上記各実施形態で説明した半導体装置１及びアナログスイッチ回路１０等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

１半導体装置
１０アナログスイッチ回路
１２制御部
２０比較回路
Ａ、Ｂ、ＳＷＣＯＮＴ、ＳＷＥＮ、ＶＤＤ端子
Ｎ１、Ｎ１１、Ｎ１２、Ｎ１３Ｎ型のＭＯＳトランジスタ
Ｐ１、Ｐ１１、Ｐ１２、Ｐ１３Ｐ型のＭＯＳトランジスタ
ＳＷ１、ＳＷ２、ＳＷ３スイッチ回路

Claims

第１端子及び第２端子の一方から入力された伝送信号を、前記第１端子及び前記第２端子の他方に電送するアナログスイッチ回路である半導体回路であって、
前記第１端子にソース及びドレインの一方が接続され、かつソース及びドレインの他方が前記第２端子に接続される第１導電型の第１トランジスタ、及び前記第１端子にソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第２端子に接続され、かつゲートが第１制御信号が入力される第１制御端子に接続される第２導電型の第２トランジスタを含む第１スイッチ回路と、
前記第１制御端子に第１インバータを介してソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第１トランジスタのゲートに接続され、かつゲートが前記第１端子に接続される第１導電型の第３トランジスタを含む第２スイッチ回路と、
前記第１端子にソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第１トランジスタのゲートに接続され、かつゲートが電源端子に接続される第４トランジスタと、
前記電源端子に入力される電圧及び前記第１端子に入力される電圧のいずれか電圧値が大きい方の電圧を基板電圧として前記第１トランジスタ、前記第３トランジスタ、及び前記第４トランジスタに出力する比較回路と、
を備えた半導体回路。
前記第１端子と前記第４トランジスタとの間に設けられ、前記第１端子及び前記第４トランジスタの一方にソース及びドレインの一方が接続され、及びソース及びドレインの他方が前記第１端子及び前記第４トランジスタの他方に接続され、ゲートが第２制御端子に接続され、かつ前記基板電圧が供給される第１導電型の第５トランジスタを含む第３スイッチ回路と、
前記第５トランジスタと前記第４トランジスタとの間にソース及びドレインの一方が接続され、ソース及びドレインの他方がグランドに接続され、かつゲートが前記第２制御端子に接続された第２導電型の第６トランジスタと、
をさらに備え、
前記第２制御端子には、前記第１制御端子に入力される前記第１制御信号のレベルが、前記第１スイッチ回路をオン状態からオフ状態に切り換えるための電位に変化する前に、前記第６トランジスタをオン状態にし、かつ前記第３スイッチ回路をオフ状態にするための第２制御信号が入力される、
請求項１に記載の半導体回路。
前記第３スイッチ回路は、前記第１端子と前記第４トランジスタとの間に設けられ、前記第１端子及び前記第４トランジスタの一方にソース及びドレインの一方が接続され、及びソース及びドレインの他方が前記第１端子及び前記第４トランジスタの他方に接続され、ゲートが第２制御端子に第２インバータを介して接続される第２導電型の第７トランジスタをさらに含み、前記第５トランジスタのゲートに入力される第２制御信号のレベルと前記第７トランジスタのゲートに入力される第２制御信号はレベルとが異なる、
請求項２に記載の半導体回路。
前記第２スイッチ回路は、前記第１制御端子に前記第１インバータを介してソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第１トランジスタのゲートに接続され、かつゲートが前記電源端子に接続された第２導電型の第８トランジスタをさらに含む、
請求項１から請求項３のいずれか１項に記載の半導体回路。
前記第１制御信号を出力する制御部と、
請求項１から請求項４のいずれか１項に記載の半導体回路と、
を備えた半導体装置。
第１端子及び第２端子の一方から入力された伝送信号を、前記第１端子及び前記第２端子の他方に電送するアナログスイッチ回路である半導体回路であって、前記第１端子にソース及びドレインの一方が接続され、かつソース及びドレインの他方が前記第２端子に接続される第１導電型の第１トランジスタ、及び前記第１端子にソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第２端子に接続され、かつゲートが第１制御信号が入力される第１制御端子に接続される第２導電型の第２トランジスタを含む第１スイッチ回路と、前記第１制御端子に第１インバータを介してソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第１トランジスタのゲートに接続され、かつゲートが前記第１端子に接続される第１導電型の第３トランジスタを含む第２スイッチ回路と、前記第１端子にソース及びドレインの一方が接続され、ソース及びドレインの他方が前記第１トランジスタのゲートに接続され、かつゲートが電源端子に接続される第４トランジスタと、を備えた半導体回路の制御方法であって、
前記電源端子に入力される電圧及び前記第１端子に入力される電圧のいずれか電圧値が大きい方の電圧を基板電圧として前記第１トランジスタ、前記第３トランジスタ、及び前記第４トランジスタに出力する、
制御方法。