JP5946548B2 - 高電圧差動信号方式のためのドライバ回路 - Google Patents

Description

本開示の実施例は、高電圧差動信号方式のためのドライバ回路に関連する。

差動信号方式は、例えば、ＵＳＢ（universal serial bus）を駆動するためなど、種々の応用例において用いられる。データの転送速度は、応用例間で、或いは一つの応用例内でも、変化することがある。例えば、ＵＳＢの場合、１２Ｍｂｐｓ及び１．５Ｍｂｐｓの転送速度が望ましい。ＵＳＢケーブルに起因する負荷が変化するため、低速転送モードで差動信号方式の要件を満たすことは難題である。これらの要件には、２つの出力のスルーレートを制御すること、これらの２つの出力の立ち上がり時間及び立ち下がり時間比を或る範囲内に制御すること、及びこれらの２つの出力の立ち上がりエッジ及び立ち下がりエッジの開始時間をクロスオーバー電圧の要件を満たすように制御することが含まれる。これらの２つの出力は、互いに差動的であり、正の遷移及び負の遷移を含む。

差動信号方式のための回路１００を図１（先行技術）に図示する。ドライバ１０５がアクティブであるとき出力ノード１１０で正の遷移が得られ、ドライバ１１５がアクティブであるとき出力ノード１１０で負の遷移が得られる。ドライバ１０５は、プリドライバ回路１２５及び入力ノード１２０の入力に応答して正の遷移を生成し、ドライバ１１５は、プリドライバ回路１３０及び入力ノード１２０の別の入力に応答して負の遷移を生成する。回路１００の２つのインスタンス、正の遷移を生成する１つのインスタンスと、これとは独立して負の遷移を生成する別のインスタンス、が合わさって、擬似差動ドライバを形成する。前述した例において、回路１００の第１のインスタンスのドライバ１０５はアクティブであり、第２のインスタンスのドライバ１１５に類似するドライバはアクティブであり、前記２つの出力を提供する。これら２つの出力のスルーレートは次のように得られる。
Ｉｎ／（Ｃｆ＋Ｃｇｄｎ）・・・立ち下がり遷移スルーレート
Ｉｐ／（Ｃｆ＋Ｃｇｄｐ）・・・立ち上がり遷移スルーレート
ここで、Ｉｎは第２のインスタンスのソース電流であり、Ｉｐは第１のインスタンスのシンク電流であり、Ｃｆはフィードバック・キャパシタ１３５の静電容量であり、Ｃｇｄｎはドライバ１１５に類似するドライバのゲート・ドレイン容量であり、Ｃｇｄｐはドライバ１０５のゲート・ドレイン容量である。

前記２つの出力の所望のクロスオーバー・ポイントを達成するため、前記２つの出力で同等のスルーレートを有することが望ましい。しかし、式１及び式２は、１つのインスタンスの立ち上がり遷移のスルーレートは、他のインスタンスの立下り遷移のスルーレートとは異なり、その逆も同様であることを示している。同等のスルーレートを有するためには、「Ｉｎ」が「Ｉｐ」に等しくなる必要がある。種々のカレント・ミラー手法を用いて「Ｉｎ」を「Ｉｐ」にマッチングさせることは可能であるが、付加的な領域又は電力が犠牲となる。また、カレント・ミラー手法は、プロセススケーリングと共に悪化する不一致をもたらす。更に、Ｃｇｄｎ及びＣｇｄｐは、前記２つの出力の立ち下がり時間及び立ち上がり時間の不一致を生じさせる。Ｃｇｄｎ及びＣｇｄｐ間に不一致を有するために、重要ではないＣｆを大きくすることは可能であるが、付加的な領域が犠牲となる。また、前記２つの出力の立ち上がりエッジ及び立ち下がりエッジの開始時間は、それぞれドライバ１０５のゲートの及びドライバ１１５に類似するドライバのゲートの寄生容量に依存し、制御されず、予期される値からのクロスオーバー電圧の付加的な変動をもたらす。

回路の一例は、入力に応答して第１の出力で第１の正の遷移を生成する、第１の正のドライバを含む。この回路は更に、第１の正のドライバに結合され、電流の生成を可能にする、第１の電流要素を含む。更にこの回路は、第１の電流要素に結合され、第１の電流要素に起因して、入力及び電流に応答して、第２の出力で、第１の正の遷移の速度に類似する速度で第１の負の遷移を生成する、第１の負のドライバを含む。

出力で遷移を生成するためのドライバ回路の一例は、負荷に結合される第１のフィードバック・キャパシタを含む。ドライバ回路は更に、第１のフィードバック・キャパシタに結合されるゲートを有し、第１の既定の電圧でプリバイアスされて第１の入力に応答して第１の遷移の開始時に出力のスルーレートを制御する、第１のドライバ・トランジスタを含む。更にドライバ回路は、第１のフィードバック・キャパシタと第１のドライバ・トランジスタのドレインとの間にカスコード接続で結合され、第２の既定の電圧でバイアスされて、第１のフィードバック・キャパシタに起因して、第１のドライバ・トランジスタの第１のフィードバック容量を、第１のドライバ・トランジスタのゲート・ドレイン容量から分離させ、さらに、第１のドライバ・トランジスタのドレインの電圧が第１の既定の値を超えないようにする、第１のトランジスタを含む。また、ドライバ回路は、第１のドライバ・トランジスタのソースに結合され、第１の制御信号に応答して、第１のドライバ・トランジスタに出力で第１の遷移を生成させる、第１のスイッチを含む。ドライバ回路は更に、負荷に結合される第２のフィードバック・キャパシタを含む。更にドライバ回路は、第２のフィードバック・キャパシタに結合されたゲートを有し、第３の既定の電圧にバイアスされて、第２の入力に応答して第２の遷移の開始時に出力のスルーレートを制御する、第２のドライバ・トランジスタを含む。また、ドライバ回路は、第２のフィードバック・キャパシタと第２のドライバ・トランジスタのドレインとの間にカスコード接続で結合され、第４の既定の電圧にバイアスされて、第２のフィードバック・キャパシタに起因して、第２のドライバ・トランジスタの第２のフィードバック容量を、第２のドライバ・トランジスタのゲート・ドレイン容量から分離させ、更に、第２のドライバ・トランジスタのドレインの電圧が第２の既定の値を超えないようにする、第２のトランジスタを含む。ドライバ回路は更に、第２のドライバ・トランジスタのソースに結合され、第２の制御信号に応答して、第２のドライバ・トランジスタに出力で第２の遷移を生成させる、第２のスイッチを含む。

ドライバ回路のスルーレートを制御するための方法の一例は、第１のドライバを第１の既定の電圧に、第２のドライバを第２の既定の電圧にプリチャージすることを含む。この方法は更に、第１のドライバ及び第２のドライバを通る電流を駆動することを含む。また、この方法は、入力に応答して、第１のドライバにより第１の出力を、及び第２のドライバにより第２の出力を生成することを含み、第２の出力は第１の出力のスルーレートと同等のスルーレートを有する。

図１は、先行技術に従った差動信号方式のための回路を図示する。

図２は一実施例に従った回路を図示する。

図３は一実施例に従ったクランプ回路を図示する。

図４Ａは、一実施例に従った、ドライバ・トランジスタのゲートの電圧波形の例を図示する。 図４Ｂは、一実施例に従った、ドライバ・トランジスタのゲートの電圧波形の例を図示する。

図５は別の実施例に従った回路を図示する。

図６は、一実施例に従った、ドライバ回路のスルーレートを制御するための方法を説明するフローチャートである。

図７は一実施例に従った或る回路の２つの出力の一例である。

図２を参照すると、回路２００が、第１の電流要素２１０Ａに結合される第１の正のドライバ２０５Ａを含む。電流要素２１０Ａは、第１の負のドライバ２１５Ａに結合される。回路２００は更に、第２の電流要素２１０Ｂに結合される第２の正のドライバ２０５Ｂを含む。電流要素２１０Ｂは、第２の負のドライバ２１５Ｂに結合される。各ドライバはバイアス回路に結合される。例えば、正のドライバ２０５Ａはバイアス回路２２０Ａに結合され、正のドライバ２０５Ｂはバイアス回路２２０Ｂに結合され、負のドライバ２１５Ａはバイアス回路２６５Ａに結合され、負のドライバ２１５Ｂはバイアス回路２６５Ｂに結合される。各ドライバは負荷にも結合される。例えば、正のドライバ２０５Ａ及び負のドライバ２１５Ｂは負荷２３０Ａに結合され、正のドライバ２０５Ｂ及び負のドライバ２１５Ａは負荷２３０Ｂに結合される。

正のドライバ２０５Ａはフィードバック・キャパシタ２３５Ａを含む。キャパシタ２３５Ａの１つの端子は、負荷２３０Ａとトランジスタ２４０Ａのドレインとに結合され、他の端子がドライバ・トランジスタ２４５Ａのゲートに結合される。トランジスタ２４０Ａは、カスコード接続でドライバ・トランジスタ２４５Ａに結合される。トランジスタ２４０Ａのソースは、ドライバ・トランジスタ２４５Ａのドレインに結合される。ドライバ・トランジスタ２４５Ａのソースは、例えばトランジスタである、スイッチ２５０Ａに結合される。スイッチ２５０Ａのソースは電源（ＶＤＤ）に結合される。ドライバ・トランジスタ２４５Ａのゲートが、バイアス回路２２０Ａに結合される。バイアス回路２２０Ａは、例えばトランジスタである、スイッチ２５０Ｂに結合されるダイオード２５５Ａを含む。スイッチ２５０Ｂは電源に結合される。ダイオード２５５Ａは電流要素２１０Ａに結合される。

負のドライバ２１５Ａはフィードバック・キャパシタ２６０Ａを含む。キャパシタ２６０Ａの１つの端子は、負荷２３０Ｂとトランジスタ２７０Ａのドレインとに結合され、他の端子がドライバ・トランジスタ２７５Ａのゲートに結合される。トランジスタ２７０Ａは、カスコード接続でドライバ・トランジスタ２７５Ａに結合される。トランジスタ２７０Ａのソースは、ドライバ・トランジスタ２７５Ａのドレインに結合される。ドライバ・トランジスタ２７５Ａのソースは、例えばトランジスタである、スイッチ２８０Ａに結合される。スイッチ２８０Ａのソースは接地（ＧＮＤ）に結合される。ドライバ・トランジスタ２７５Ａのゲートがバイアス回路２６５Ａに結合される。バイアス回路２６５Ａは、例えばトランジスタである、スイッチ２８０Ｂに結合されるダイオード２８５Ａを含む。スイッチ２８０Ｂは接地に結合される。ダイオード２８５Ａは電流要素２１０Ａに結合される。

正のドライバ２０５Ｂはフィードバック・キャパシタ２３５Ｂを含む。キャパシタ２３５Ｂの１つの端子は、負荷２３０Ｂとトランジスタ２４０Ｂのドレインとに結合され、他の端子がドライバ・トランジスタ２４５Ｂのゲートに結合される。トランジスタ２４０Ｂは、カスコード接続でドライバ・トランジスタ２４５Ｂに結合される。トランジスタ２４０Ｂのソースは、ドライバ・トランジスタ２４５Ｂのドレインに結合される。ドライバ・トランジスタ２４５Ｂのソースは、例えばトランジスタである、スイッチ２５０Ｄに結合される。スイッチ２５０Ｄのソースは電源に結合される。ドライバ・トランジスタ２４５Ｂのゲートがバイアス回路２２０Ｂに結合される。バイアス回路２２０Ｂは、例えばトランジスタである、スイッチ２５０Ｃに結合されるダイオード２５５Ｂを含む。スイッチ２５０Ｃは電源に結合される。ダイオード２５５Ｂは電流要素２１０Ｂに結合される。

負のドライバ２１５Ｂはフィードバック・キャパシタ２６０Ｂを含む。キャパシタ２６０Ｂの１つの端子は、負荷２３０Ａとトランジスタ２７０Ｂのドレインとに結合され、他の端子がドライバ・トランジスタ２７５Ｂのゲートに結合される。トランジスタ２７０Ｂは、カスコード接続でドライバ・トランジスタ２７５Ｂに結合される。トランジスタ２７０Ｂのソースは、ドライバ・トランジスタ２７５Ｂのドレインに結合される。ドライバ・トランジスタ２７５Ｂのソースは、例えばトランジスタである、スイッチ２８０Ｄに結合される。スイッチ２８０Ｄのソースは接地に結合される。ドライバ・トランジスタ２７５Ｂのゲートが、バイアス回路２６５Ｂに結合される。バイアス回路２６５Ｂは、例えばトランジスタである、スイッチ２８０Ｃに結合されるダイオード２８５Ｂを含む。スイッチ２８０Ｃは接地に結合される。ダイオード２８５Ｂは電流要素２１０Ｂに結合される。

回路２００は更に、レベルシフタ回路及びプリドライバ回路を含み得る。レベルシフタ回路及びプリドライバ回路をまとめて回路２２５と呼ぶことができ、この回路２２５は各スイッチに結合される。

キャパシタ２３５Ａ、キャパシタ２３５Ｂ、キャパシタ２６０Ａ、及びキャパシタ２６０Ｂは、同等の静電容量を有する同一のものである。幾つかの実施例において、キャパシタ２３５Ａ、キャパシタ２３５Ｂ、キャパシタ２６０Ａ、及びキャパシタ２６０Ｂは、応用例要件に基づいて異なる静電容量を有していてもよい。

ドライバ・トランジスタ２４５Ａ、ドライバ・トランジスタ２４５Ｂ、トランジスタ２４０Ａ、及びトランジスタ２４０Ｂは、正の金属酸化物半導体（ＰＭＯＳ）型トランジスタである。スイッチ２５０Ａ、スイッチ２５０Ｂ、スイッチ２５０Ｃ、及びスイッチ２５０ＤもＰＭＯＳ型トランジスタである。ダイオード２５５Ａ及びダイオード２５５Ｂは、ＰＭＯＳ型ダイオードである。ドライバ・トランジスタ２７５Ａ、ドライバ・トランジスタ２７５Ｂ、トランジスタ２７０Ａ、及びトランジスタ２７０Ｂは、負の金属酸化物半導体（ＮＭＯＳ）型トランジスタである。スイッチ２８０Ａ、スイッチ２８０Ｂ、スイッチ２８０Ｃ、及びスイッチ２８０ＤもＮＭＯＳ型トランジスタである。ダイオード２８５Ａ及びダイオード２８５ＢはＮＭＯＳ型ダイオードである。ドライバ・トランジスタ２４５Ａ、ドライバ・トランジスタ２４５Ｂ、ドライバ・トランジスタ２７５Ａ、ドライバ・トランジスタ２７５Ｂ、スイッチ２５０Ａ、スイッチ２５０Ｂ、スイッチ２５０Ｃ、スイッチ２５０Ｄ、スイッチ２８０Ａ、スイッチ２８０Ｂ、スイッチ２８０Ｃ、及びスイッチ２８０Ｄは、薄ゲート酸化物トランジスタである。これらの薄ゲート酸化物トランジスタは、利得を高め及び領域を最適化することを助ける。トランジスタ２４０Ａ、トランジスタ２４０Ｂ、トランジスタ２７０Ａ、及びトランジスタ２７０Ｂは、高い出力電圧を確実に受けとるため厚ゲート酸化物トランジスタである。これらのトランジスタの寸法の選択肢は、出力電圧スイング及び速度要件に依存し得る。

電流要素の例は、これらに限らないが、抵抗及び電流源を含む。種々の回路、例えば、米国特許番号第５,５３９,３３４号、発明の名称「高電圧レベルシフトのための方法及び装置」に記載された回路を回路２２５として用いることができる。各フィードバック・キャパシタは、一つ又は複数の金属酸化物キャパシタを含み得る。他の種類のキャパシタ、例えば、Ｎウェル・キャパシタ、セラミック・キャパシタ、エアギャップ・キャパシタ、真空キャパシタ、誘電体キャパシタ、及びフィルムキャパシタを用いることもできる。各負荷はマッチングされた容量性負荷であってよい。幾つかの実施例において、各キャパシタはキャパシタのスタックであってよい。

回路２００は、例えば、高電圧差動信号方式などの信号方式のためのドライバ回路として用いることができる。このドライバ回路は、負荷を駆動するために用いることもできる。例えば、回路２００は、ＵＳＢ（universal serial bus）ケーブルを駆動するために用いられ得る。回路２００は更に、ＵＤＳＭ（ultra-deep-sub-micron）プロセス・デバイスにおいて用いることもできる。

回路２００は入力に応答して２つの出力を提供する。これらの２つの出力は、互いに差動的であり、反対の遷移を含む。入力は、異なるドライバ毎に異なっていてもよく、回路２２５から得ることができる。前記２つの出力は、負荷２３０Ａ及び負荷２３０Ｂを介して得られる。負荷２３０Ａ又は負荷２３０Ｂのいずれかを介する出力は、第１の出力又は第２の出力と呼ぶことができる。１つの側面において、前記２つの出力は、第１の出力の第１の正の遷移（立ち上がりエッジ）及び第２の出力の第１の負の遷移（立ち下がりエッジ）を含む。別の側面では、前記２つの出力は、第１の出力の第２の負の遷移及び第２の出力の第２の正の遷移を含む。例えば、ドライバ２０５Ａがアクティブでありドライバ２１５Ｂがイナクティブであるとき、負荷２３０Ａを介して正の遷移を得ることができ、ドライバ２１５Ａがアクティブでありドライバ２０５Ｂがイナクティブであるとき、負荷２３０Ｂを介して負の遷移を得ることができる。同様に、ドライバ２０５Ｂがアクティブでありドライバ２１５Ａがイナクティブであるとき、負荷２３０Ｂを介して正の遷移を得ることができ、ドライバ２１５Ｂがアクティブでありドライバ２０５Ａがイナクティブであるとき、負荷２３０Ａを介して負の遷移を得ることができる。

負荷２３０Ａを介して正の遷移を生成し、負荷２３０Ｂを介して負の遷移を生成する、回路２００の前述の機能を下記のように説明する。

Ｄ２及びＤ２’信号は、それぞれ入力信号Ｄ１及びＤ１’のレベルシフトされたバージョンである。これらの入力信号は入力データ信号と呼ぶこともできる。Ｄ２及びＤ２’は、例えば、スイッチ２５０Ａ、スイッチ２５０Ｂ、スイッチ２５０Ｃ、及びスイッチ２５０Ｄなどの、Ｐチャネルスイッチを駆動する。Ｄ１及びＤ１’は、例えば、スイッチ２８０Ａ、スイッチ２８０Ｂ、スイッチ２８０Ｃ、及びスイッチ２８０Ｄなどの、Ｎチャネルスイッチを駆動する。一例において、最初は、Ｄ１及びＤ２は論理レベルＬＯである。負荷２３０Ａを介する出力電圧は、例えば０ボルト（Ｖ）の低電圧であり、負荷２３０Ｂを介する出力は、例えば３．３Ｖの高電圧である。スイッチ２５０Ｂ、ダイオード２５５Ａ、スイッチ２８０Ｂ、及びダイオード２８５Ａは、アクティブであり、ドライバ・トランジスタ２４５Ａのゲート及びドライバ・トランジスタ２７５Ａのゲートをそれぞれの既定の電圧（第１の既定の電圧）でプリバイアスする。この既定の電圧は、それぞれのドライバ・トランジスタの閾値電圧に近接していてよい。トランジスタ２４０Ａ及びトランジスタ２７０Ａも、それぞれの閾値電圧（第２の既定の電圧）に基づいてそれぞれＰＢＩＡＳ信号及びＮＢＩＡＳ信号を用いて適応してバイアスされて、対応する負荷を介する電圧からトランジスタ２４０Ａ及びトランジスタ２７０Ａを遮蔽し、かつ、対応するドライバ・トランジスタのドレインが、ゲート酸化物信頼性限界によって制限される最大許容電圧を超えないようにする。スイッチ２５０Ａ及びスイッチ２８０Ａはイナクティブである。

Ｄ１は、論理レベルＬＯから論理レベルＨＩ（第１の制御信号）へ切り替える。Ｄ２も論理レベルＨＩである。この切り替えは、ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａへの入力と呼ぶこともできる。その後スイッチ２５０Ｂ及びスイッチ２８０Ｂはイナクティブとなる。スイッチ２５０Ａ及びスイッチ２８０Ａはアクティブとなる。スイッチ２５０Ａ、ドライバ・トランジスタ２４５Ａ、及びトランジスタ２４０Ａを含むアクティブ経路は、負荷２３０Ａを介して前記正の遷移を生成する。同様に、スイッチ２８０Ａ、ドライバ・トランジスタ２７５Ａ、及びトランジスタ２７０Ａを含む別のアクティブ経路は、負荷２３０Ｂを介して前記負の遷移を生成する。

ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａは、前記それぞれの閾値電圧までプリバイアスされるため、負荷２３０Ａを介する前記正の遷移及び負荷２３０Ｂを介する前記負の遷移は、最小遅延で制御され、比例するスルーレートで始まる。前述のプリバイアスは、遷移の開始時間の、例えばドライバ・トランジスタ２７５ＡなどのＮチャネルドライバ・トランジスタの、及び、例えばドライバ・トランジスタ２４５ＡなどのＰチャネルドライバ・トランジスタの閾値電圧への依存を低減することができる。前述のプリバイアスは、この依存を低減することによりクロスオーバー電圧を改善することができ、更に、高利得で遷移ループを開始することにも役立ち得る。一例において、正のドライバ２０５Ｂから正のドライバ２０５Ａへの遷移が起こるとき、前記遷移ループを正のドライバ２０５Ａと呼ぶことができる。同様に、前述の例において、負のドライバ２１５Ａを前記遷移ループと呼ぶことができる。遷移の開始時間の遅延は、ドライバ・トランジスタ２４５Ａのゲート及びドライバ・トランジスタ２７５Ａのゲートがそれぞれオーバードライブ電圧εｐ及びεｎまで徐々に増えて落着き、負荷２３０Ａを介する出力で及び負荷２３０Ｂを介する出力で必要とされるスルーレートを生成するためにかかる時間に起因し得る。必要とされるオーバードライブ電圧は、負荷２３０Ａを介する出力の及び負荷２３０Ｂを介する出力の関数であり得る。従って、ドライバ・トランジスタ２４５Ａのゲート及びドライバ・トランジスタ２７５Ａのゲートのセトリングは、それぞれの負荷、それぞれの電流要素の強度、及びドライバ・トランジスタのそれぞれのゲートの寄生容量に依存する。例えば、ドライバ・トランジスタ２４５Ａはオフセットεｐを有し得、そのため、前記ゲートの電圧が閾値電圧＋εｐに達し、ここでεｐが負であるとき、前記正の遷移の生成を開始し得る。同様に、ドライバ・トランジスタ２７５Ａは、閾値電圧＋εｎで前記負の遷移の生成を開始し得る。

出力の遷移の速度はスルーレートと呼ぶことができる。キャパシタ２３０Ａを介するスルーレートは次のように定めることができる。
Ｉｓ１／Ｃｆ
ここで、Ｉｓ１はキャパシタ２３５Ａを介して流れる電流であり、Ｃｆはキャパシタ２３５Ａの静電容量である。

同様に、キャパシタ２３０Ｂを介するスルーレートは次のように定めることができる。
Ｉｓ２／Ｃｆ
ここで、Ｉｓ２はキャパシタ２６０Ａを介して流れる電流であり、Ｃｆはキャパシタ２６０Ａの静電容量である。

ドライバ２０５Ａ及びドライバ２１５Ａはクロス結合されているため、Ｉｓ１はＩｓ２と同等である。Ｉｓ１及びＩｓ２はＩｓで示すことができる。Ｉｓは、キャパシタ２３５Ａ、電流要素２１０Ａ、及びキャパシタ２６０Ａを介して流れる。電流要素２１０Ａは、スイッチ２５０Ａ及びスイッチ２８０Ａがアクティブであるとき、キャパシタ２３５Ａ及びキャパシタ２６０Ａに関連してＩｓの生成を可能にする。Ｉｓは、下記の式に示すように種々のその他の要因に依存してもよい。キャパシタ２３０Ａを介する及びキャパシタ２３０Ｂを介するスルーレートは次のように定めることができる。
Ｉｓ／Ｃｆ
ここでＩｓは、下記式により求められる。
ここで、Ｉｏ及びＩδは、次のように求められる。
Ｉｏ＝（ＶＤＤ−Ｖｔｎ−Ｖｔｐ）／Ｒ
Ｉδ＝Ｃｌ／ＫｐｎＣｆＲ^２
ここで、ＶＤＤは電源であり、Ｖｔｎはドライバ・トランジスタ２７５Ａの閾値電圧であり、Ｖｔｐはドライバ・トランジスタ２４５Ａの閾値電圧であり、Ｒは電流要素２１０Ａの抵抗であり、Ｃｌは負荷２３０Ａ及び負荷２３０Ｂの静電容量であり、Ｋｐｎは次のように求められる。
ここでＫｐ及びＫｎは、それぞれドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａの強度である。

正のドライバ２０５Ａの電流要素２１０Ａを介する負のドライバ２１５Ａへの結合、及び正のドライバ２０５Ｂの電流要素２１０Ｂを介する負のドライバ２１５Ｂへの結合は、クロス・カップリングと呼ぶことができる。前記キャパシタに起因して負のフィードバックを備えた前記クロス・カップリングは、前記２つの出力での同等のスルーレートを達成することに役立ち、プロセス、供給電圧、及び温度変動に対する低感度も有する。更に、式５、６、及び８に示したように、スルーレートの負荷２３０Ａ及び負荷２３０Ｂへの２次依存は、ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａの強度を合わせたものであるＫｐｎを増加させることによって更に低減され得る。また、前記正の遷移を生成する際に経過した時間（立ち上がり時間）と前記負の遷移を生成する際に経過した時間（立ち下がり時間）の比は、クロス・カップリングにより、例えば一致に近い、所望の範囲内にある。前記クロスオーバー電圧も、電流要素２１０Ａ及び電流要素２１０Ｂを介するクロス・カップリングにより、所望の範囲内、例えば前記電源と前記接地のほぼ中間点（１．６５Ｖ）、に維持される。

幾つかの実施例において、電流要素２１０Ａは、電流要素２１０Ｂにマッチングされ得、このマッチングは、前記２つの出力での同等のスルーレート、及び後続の遷移の立ち上がり時間と前記立ち下がり時間との所望の比を達成するのに役立つ。負荷２３０Ｂを介する前記負の遷移の後に続く負荷２３０Ｂを介する前記正の遷移、及び負荷２３０Ａを介する前記正の遷移の後続く負荷２３０Ｂを介する前記負の遷移をまとめて、各負荷を介する後続の遷移と呼ぶこともできる。前記マッチングは、前記正の遷移及び前記負の遷移の同様の開始時間の達成にも役立つ。この開始時間は、前記正の遷移及び前記負の遷移に対し同様にすることができるため、前記２つの出力のスルーカレントを最小化することできる。このスルーカレントの前述の最小化は電源及び接地の急激なバウンス（bounce）を低減させ、そのため性能を改善する。

ドライバ・トランジスタ２４５Ａ及びスイッチ２５０Ａはスタックされ、これが、電源のリークの低減に役立つ。同様に、ドライバ・トランジスタ２７５Ａ及びスイッチ２８０Ａもスタックされてリークを低減する。

トランジスタ２４０Ａは、コモン・ゲート・ステージ・トランジスタと呼ぶこともできる。トランジスタ２４０Ａは、負荷２３０Ａを介する出力からドライバ・トランジスタ２４５Ａを分離し、コモン・ゲート・ステージ・トランジスタとして機能する。前述の分離は、ドライバ・トランジスタ２４５Ａのゲート・ドレイン容量からキャパシタ２３５Ａの静電容量への如何なる寄与も防止し、そのため実効フィードバック静電容量の任意の変動を低減し、それにより、前記スルーレートが変動しないようにする効果がある。トランジスタ２４０Ａは更に、ドライバ・トランジスタ２４５Ａのドレインの電圧が、ドライバ・トランジスタ２４５Ａのゲート酸化物信頼性により要求される限界値を下回らないように、適切にバイアスされ得る。トランジスタ２４０Ａは、トランジスタ２４０Ａの閾値電圧に基づいて、例えばＰＢＩＡＳ（２．２Ｖ−前記閾値電圧）で、バイアスされ得る。

トランジスタ２７０Ａの目的及び機能は、トランジスタ２４０Ａのものと同様である。

幾つかの実施例において、回路２００は、ＵＤＳＭデジタル相補型金属酸化物半導体（ＣＭＯＳ）プロセスにおいて用いることができる。キャパシタ２３５Ａ及びキャパシタ２６０Ａは、前記ＵＤＳＭデジタルＣＭＯＳプロセスによって必要とされる電圧を許容することができる。トランジスタ２４０Ａ、トランジスタ２７０Ａ、ドライバ・トランジスタ２４５Ａ、ドライバ・トランジスタ２７５Ａ、スイッチ２５０Ａ、及びスイッチ２８０Ａは、前記ＵＤＳＭデジタルＣＭＯＳプロセスによって必要とされる電圧に基づいて適切に選択され得る。なお、回路２００は異なる電圧プロセスにおいて用いることができることに注意されたい。前記ドライバ・トランジスタ、スイッチ、及びトランジスタは、前記出力の所望のスイングに基づいて選択され得る。

負荷２３０Ａを介する前記負の遷移を生成するため、及び負荷２３０Ｂを介する前記正の遷移を生成するための回路２００の前述の機能は、回路２００が負荷２３０Ａを介する前記正の遷移及び負荷２３０Ｂを介する前記負の遷移を生成するときの回路２００の機能に類似する。ドライバ・トランジスタ２０５Ａではなくドライバ・トランジスタ２０５Ｂがアクティブであり、バイアス回路２２０Ａの代わりにバイアス回路２２０Ｂが用いられ、電流要素２１０Ａではなく電流要素２１０Ｂがアクティブであり、ドライバ２１５Ａではなくドライバ２１５Ｂがアクティブであり、バイアス回路２６５Ａの代わりにバイアス回路２６５Ｂが用いられる。Ｄ１の論理ＨＩから論理ＬＯ（第２の制御信号）への切り替えは、前記入力（別の入力）として機能する。

負荷２３０Ａを介する及び負荷２３０Ｂを介する正の遷移は、回路要素の利用に基づいて一致していてもよく又は同様であってもよいことに注意されたい。例えば、ドライバ２０５Ａ及びドライバ２０５Ｂ内の同じ回路要素を用いることによって、一致した遷移を達成することができる。負荷２３０Ａを介する及び負荷２３０Ｂを介する負の遷移に対して同様のアプローチを続けることが可能である。

前記２つの出力の一つでの正の遷移は、前記電圧が前記電源値、例えば３．３Ｖ、に達するまで継続し、前記２つの出力の他の一つでの負の遷移は、前記電圧が前記接地の値、例えば０Ｖ、に達するまで継続する。前述の遷移が前記２つの出力で停止するとき、前記キャパシタ、例えばキャパシタ２３５Ａ及びキャパシタ２６０Ａ、を介して流れる電流は停止する。ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａのゲートの電圧は、或る速度で、それぞれのゲート・ノードの相対的実効静電容量に応じたレベルまで互いに接近し始める。この接近は、電流要素２１０Ａを介する電流がゼロになり、ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａのゲートの電圧が既定の範囲を超え、それにより、ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａのゲート酸化物の劣化を生じさせるまで継続し得る。ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａのゲートの電圧の前記既定の範囲は、プロセス要件及びドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａの閾値電圧に基づいて既定され得る。

ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａのゲートの電圧を維持するために用いられるクランプ回路を図３に関連して詳細に説明する。ドライバ・トランジスタ２４５Ｂ及びドライバ・トランジスタ２７５Ｂのゲートの電圧を維持するために同様のクランプ回路を用いることもできる。

図３を参照すると、一例のクランプ回路を含む回路２００の部分３００が図示されている。部分３００は、ドライバ２０５Ａ、ドライバ２１５Ａ、バイアス回路２２０Ａ、バイアス回路２６５Ａ、負荷２３０Ａ、負荷２３０Ｂ、電流要素２１０Ａ、及び回路２２５を含む。部分３００は更に、電流源３０５、トランジスタ３１０、ダイオード３１５、ダイオード３２０、トランジスタ３２５、及び電流シンク３３０を含み、これらをまとめて前記クランプ回路と呼ぶことができる。

電流源３０５の１つの端子は電源に結合され、他の端子がダイオード３１５とトランジスタ３１０のソースとに結合される。トランジスタ３１０のドレインは接地に結合される。ダイオード３１５は、電流要素２１０Ａを介してダイオード３２０に結合される。ダイオード３２０は電流シンク３３０の１つの端子及びトランジスタ３２５のソースに結合される。トランジスタ３２５のドレインは電源に結合される。ダイオード３１５は更にドライバ・トランジスタ２４５Ａのゲートに結合され、ダイオード３２０はドライバ・トランジスタ２７５Ａのゲートに結合される。

幾つかの実施例において、トランジスタ３１０のゲートが、例えば２．２Ｖ（クランプ参照電圧）でバイアスされ得、トランジスタ３２５のゲートが、例えば１．１Ｖ（クランプ参照電圧）でバイアスされ得る。これらのバイアス電圧は、それぞれのトランジスタのゲート酸化物の信頼性限界に基づき得る。電流要素２１０Ａのバイアス電圧及び強度は、電流源３０５の値を決めることができる。ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａのゲート電圧は、前記遷移の生成の間、それぞれＶｔｐ＋εｐ及びＶｔｎ＋εｎであり、これらは、それぞれ前記クランプ参照電圧から充分に離れており、そのため、前記２つの出力での遷移の間前記クランプ回路が干渉しないようにする。前記遷移の生成の間、前記クランプ回路の電流はトランジスタ３１０及びトランジスタ３２５を介して迂回させられる。前記遷移の生成が終了した後、ドライバ回路２７５Ａのゲートの電圧は上昇し始め、ドライバ・トランジスタ２４５Ａのゲートの電圧は下降し始める。その後、前記クランプ回路は、前記バイアス電圧、例えば、ドライバ・トランジスタ２７５Ａのゲートで１．１Ｖ、及びドライバ・トランジスタ２４５Ａのゲートで２．２Ｖ、を維持するために必要とされる電流要素２１０Ａを介する電流を提供することにより、ドライバ・トランジスタ２４５Ａ及びドライバ・トランジスタ２７５Ａのゲートをそれぞれのクランプ参照電圧にクランプする。これらのクランプ参照電圧は、ＣＭＯＳ技術で用いることのできるトランジスタに基づいて決定され得る。クランプされた状態の電流要素Ｉｃを介する電流は次のように求められる。
Ｉｃ＝［（２．２）−（１．１）］／Ｒ

種々の既存のクランプ回路を用いることができることに注意されたい。

図４Ａは、ドライバ・トランジスタ２４５Ａのゲートの電圧波形４０５の例を図示し、図４Ｂは、ドライバ・トランジスタ２７５Ａのゲートの電圧波形４１０を図示する。ドライバ・トランジスタ２４５Ａのゲートは、ドライバ・トランジスタ２４５Ａのゲートの電圧を、前記正の遷移前のドライバ・トランジスタ２４５Ａの閾値電圧に等しくするようにプリチャージされる。この電圧はその後、特定のスルーレートで前記正の遷移を開始するようにＶｔｐ＋εｐに落着く。そして前記正の遷移が終了した後、前記電圧は２．２Ｖでクランプされる。同様に、ドライバ・トランジスタ２７５Ａのゲートは、ドライバ・トランジスタ２７５Ａのゲートの電圧を、前記負の遷移の前のドライバ・トランジスタ２７５Ａの閾値電圧に等しくするようにプリチャージされる。その後、この電圧は、前記特定のスルーレートで前記負の遷移を開始するようにＶｔｎ＋εｎに落着く。そして前記負の遷移が終了した後前記電圧が１．１Ｖでクランプされる。

図５を参照すると、回路５００は回路２００の半分を図示する。回路５００は、シングル・エンド・ドライバとして又は擬似差動ドライバとして、出力で遷移を生成するために用いることができる。回路５００の２つのインスタンスが前記２つの出力を生成するために用いられ得る。電流要素２１０Ａは接地に結合され得、電流要素２１０Ｂは電源に結合され得る。

どの地点でも、ドライバ２０５Ａがアクティブであり前記正の遷移を生成するか或いは、ドライバ２１５Ｂがアクティブであり負荷２３０Ａを介する前記負の遷移を生成する。

図６は、ドライバ回路のスルーレートを制御するための方法を図示する。このドライバ回路は、２つのドライバ、例えば、第１のドライバ及び第２のドライバ、を含む。

工程６０５で、例えば正のドライバ２０５Ａである、第１のドライバは、第１の既定の電圧にプリチャージされ、例えば負のドライバ２１５Ａである、第２のドライバは、第２の既定の電圧にプリチャージされる。第１の既定の電圧及び第２の既定の電圧は、それぞれ第１のドライバ及び第２のドライバの閾値電圧であってよい。

工程６１０で、第１のドライバ及び第２のドライバを介して電流が駆動される。この電流が駆動されるとき、第１のドライバ及び第２のドライバはアクティブである。第１のドライバ及び第２のドライバを介して同じ電流を駆動することにより、前記スルーレートが制御され及びマッチングされる。前記同じ電流は、電流要素、例えば電流要素２１０Ａ、を用いて駆動され得る。

工程６１５で、入力に応答して、第１のドライバによって第１の出力が生成され、第２のドライバによって第２の出力が生成される。幾つかの実施例において、第１の出力及び第２の出力は差動的であり、同等のスルーレートを有する。前記２つの出力の１つの出力は正の遷移を含み、別の出力は負の遷移を含む。

幾つかの実施例において、前記遷移が終了した後、第１のドライバのゲートの及び第２のドライバのゲートの電圧は、第１のドライバ及び第２のドライバへの損傷を避けるため、既定の範囲内に維持される。

図７は、プロセス及び温度変動がある４５ナノメートルＣＭＯＳプロセスに実装されるドライバの２つの出力の一例である。供給レールは３．３Ｖの電源及び０Ｖの接地に対応する。クロスオーバー・ポイントは約１．６５Ｖである。正の遷移（７０５）及び負の遷移（７１０）のスルーレートは、制御されており、等しい。同様に、正の遷移（７１５）及び負の遷移（７２０）のスルーレートは制御されており、等しい。

前記クロス結合された回路は、前記２つの出力で同等のスルーレートを達成することに役立つ。所望のクロスオーバー電圧、及び前記立ち上がり時間と前記立下り時間との所望の比も、前記ＵＤＳＭプロセス及びその他のプロセスにおけるクロス・カップリングによって達成することができる。

前述の説明において、「結合又は接続」という用語は、接続されるデバイス間の直接的電気的接続、或いは一つ又は複数の受動的又は能動的中間デバイスを介する間接接続のいずれかを指す。「回路」という用語は、単一の構成要素、又は共に接続されて所望の機能を提供する多数の構成要素の少なくともいずれかを意味する。「信号」という用語は、電流、電圧、チャージ、データ、又は他の信号の少なくとも１つを意味する。

例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。

Claims (6)

1. 出力に遷移を生成するためのドライバ回路であって、
   負荷に結合される第１のフィードバック・キャパシタと、
   前記第１のフィードバック・キャパシタに結合されるゲートを有し、第１の制御信号に応答して第１の遷移の開始時に前記出力におけるスルーレートを制御するために、第１の既定の電圧にプリバイアスされる、第１のドライバ・トランジスタと、
   前記第１のフィードバック・キャパシタと前記第１のドライバ・トランジスタのドレインとの間にカスコード接続で結合され、前記第１のフィードバック・キャパシタの第１のフィードバック容量を前記第１のドライバ・トランジスタのゲート・ドレイン容量から分離させ、かつ、前記第１のドライバ・トランジスタのドレインの電圧が第１の既定の値を超えないようにするために、第２の既定の電圧にバイアスされる、第１のトランジスタと、
   前記第１のドライバ・トランジスタのソースに結合され、前記第１の制御信号に応答して、前記第１のドライバ・トランジスタに前記出力において前記第１の遷移を生成させる、第１のスイッチと、
   前記負荷に結合される第２のフィードバック・キャパシタと、
   前記第２のフィードバック・キャパシタに結合されるゲートを有し、第２の制御信号に応答して第２の遷移の開始時に前記出力におけるスルーレートを制御するために、第３の既定の電圧にプリバイアスされる、第２のドライバ・トランジスタと、
   前記第２のフィードバック・キャパシタと前記第２のドライバ・トランジスタのドレインとの間にカスコード接続で結合され、前記第２のフィードバック・キャパシタの第２のフィードバック容量を前記第２のドライバ・トランジスタのゲート・ドレイン容量から分離させ、かつ、前記第２のドライバ・トランジスタのドレインの電圧が第２の既定の値を超えないようにするために、第４の既定の電圧にバイアスされる、第２のトランジスタと、
   前記第２のドライバ・トランジスタのソースに結合され、前記第２の制御信号に応答して、前記第２のドライバ・トランジスタに前記出力において前記第２の遷移を生成させる、第２のスイッチと、
   を含む、ドライバ回路。
2. 請求項１に記載のドライバ回路であって、
   各ドライバ・トランジスタと各トランジスタと各スイッチとが、正の金属酸化膜半導体（ＰＭＯＳ）タイプのトランジスタと負の金属酸化膜半導体（ＮＭＯＳ）タイプのトランジスタとの１つである、ドライバ回路。
3. 請求項１に記載のドライバ回路であって、
   前記第１の遷移が正の遷移と負の遷移との一方を含み、前記第２の遷移が前記正の遷移と前記負の遷移との一方を含み、前記第１の遷移と前記第２の遷移とが互いに反対である、ドライバ回路。
4. 請求項１に記載のドライバ回路であって、
   前記第１のドライバ・トランジスタに結合され、前記第１のドライバ・トランジスタを前記第１の既定の電圧にバイアスする第１のバイアス回路と、
   前記第１のバイアス回路に結合されて前記第１のフィードバック・キャパシタを介して流れる第１の電流の生成を可能にする、第１の電流要素と、
   を更に含む、ドライバ回路。
5. 請求項２に記載のドライバ回路であって、
   前記第２のドライバ・トランジスタに結合され、前記第２のドライバ・トランジスタを前記第２の既定の電圧にバイアスすることが可能な第２のバイアス回路と、
   前記第２のバイアス回路に結合されて前記第２のフィードバック・キャパシタを介して流れる第２の電流の生成を可能にする、第２の電流要素と、
   を更に含む、ドライバ回路。
6. 請求項１に記載のドライバ回路であって、
   １つのインスタンスが正の遷移を生成し、別のインスタンスが負の遷移を生成する、前記ドライバ回路の２つのインスタンスが、同時に擬似差動ドライバを形成する、ドライバ回路。