JPH03173221A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、出力バッファ回路に関する。

【従来の技術】

一般に、出力バッファ回路は、比較的大きな外部負荷を
駆動するという目的から、駆動能力の大きな出力トラン
ジスタを備えて、これにより外部負荷を駆動している。 しかしながら、外部負荷を駆動するに際し、出力トラン
ジスタを介して電源・接地間に流れる貫通電流及び外部
負荷の駆動電流に起因して、ＬＳＩ（大規模集積回路）
内部の電源・接地線にノイズが発生する場合がある。こ
のノイズは回路誤動作の原因となることから、出力バッ
ファ回路の設計にあたっては、こうしたノイズの発生が
極力抑えられるよう配慮がなされている（例えば、特開
昭６２−１２２１０号）。 この種の出力バッファ回路の従来例を、第４図に示す１
図の出力バッファ回路は、主に、相補対接続されたＰチ
ャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳト
ランジスタＮ１と、入力信号ＶＩＮを入力して、それぞ
れのトランジスタＰｌ及びＮｌの導通を相補的に制御す
る第１の遅延回路ＤＬＹＩ及び第２の遅延回路ＤＬＹ２
とから構成されている。 前記第１の遅延回路ＤＬＹＩは、ＰチャネルＭＯＳトラ
ンジスタＰ３１及びＮチャネルＭＯＳトランジスタＮ３
１を相補対接続して構成されたＣＭＯＳインバータＩＮ
Ｖ１と、ＰチャネルＭＯＳトランジスタＰ３２及びＮチ
ャネルＭＯＳトランジスタＮ３２を相補対接続して構成
されたＣＭＯＳインバータＩＮＶ２とを縦続接続して構
成されている。又、前記第２の遅延回路ＤＬＹ２は、Ｐ
チャネルＭＯＳトランジスタＰ３３及びＮチャネルＭＯ
ＳトランジスタＮ３３を相補対接続して構成されたＣＭ
ＯＳインバータＩＮＶ３と、Ｐ４−ヤネルＭＯＳトラン
ジスタＰ３４及びＮチヘ１ルＭＯＳトランジスタＮ３４
を相補対接続して構成されたＣ　Ｍ　ＯＳインバータＩ
　ＮＶ４とを縦続接続して構成されている。 ここで、第１の遅延回路ＤＬＹＩ及び第２の遅延回路Ｄ
ＬＹ２においては、その信号伝達特性が以下のものにな
るように、インバータＩＮＶＩ〜４を構成するトランジ
スタＰ３１〜Ｐ３４及びトランジスタＮ３１〜Ｎ３４の
相互コンダクタンスＣ１ｍが設定されている。 即ち、入力信号ＶＩＮとしてローレベル（以下、Ｌとい
う）が入力された場合、第１の遅延回路ＤＬＹＩの出力
Ｖｐは、第２の遅延回路ＤＬＹ２の出力ｖＮに比して時
間ｔｐ（第５図参照）だけ信号伝達が遅れるように、又
、入力信号ＶＩＮとしてハイレベル（以下、Ｈという）
が入力された場合、第２の遅延回路ＤＬＹ２の出力ｖＮ
は、第１の遅延回路ＤＬＹＩの出力Ｖｐに比して時間ｔ
Ｎ（図示せず）だけ信号伝達が遅れるように相互コンダ
クタンスＱｍが設定されている。このように、遅延回路
ＤＬＹＩ及びＤＬＹ２は、入力信号がＬ又はＨのいずれ
かによって、信号の伝達時間に差がある。即ち、相互に
逆の遅延特性を有する単極性遅延回路を構成している。 このように構成された従来の出力バッファ回路は、入力
信号Ｖ１ｔｉｆｆｉＬからＨに変化した場合に、第２の
遅延回路ＤＬＹ２の出力信号は、第１の遅延回路ＤＬＹ
Ｉの出力信号がＬからＨに変化して時間ｔＮ後にＬから
Ｈに変化する。この結果、トランジスタＮ１はトランジ
スタＰ１がオフしてから時間ｔＮ後にオンとなり、この
出力バッファ回路は、Ｌを出力することとなる。 又、入力信号Ｖ　Ｉ　ＮがＨからしに変化した場合に、
第１の遅延回１ＤＬＹ１の出力信号は遅延回路ＤＬＹ２
の出力信号がＨからＬに変化して時間ｔＰ後にＨからＬ
に変化する（第５図参照）、この結果、トランジスタＰ
１はトランジスタＮ１がオフしてから時間ｔｐ後にオン
となり、この出力バッファ回路は、Ｈを出力することと
なる。 従って、前記バッファ回路においては、入力信号ＶＩＮ
がＬからＨ又はＨからしに変化し、これに基づいて、出
力がＨからＬ又はＬからＨに変化する過程において、ト
ランジスタＰ１及びＮ１がいずれもオフ状態となる時間
を設けることによって、これらのトランジスタＰ１及び
Ｎ１がスイッチングする際に生じる貫通電流を防ぎ、電
源・接地線のノイズの低減を図っている。

【発明が達成しようとする課題】

前述のように、従来の出力バッファ回路においては、出
力トランジスタＰ１及びＮ１のスイッチングのタイミン
グを各遅延回路ＤＬＹＩ及びＤＬＹ２の信号伝達時間の
差によって設定し、これらトランジスタＰ１及びＮ１を
介して電源・接地間に流れる貫通電流を阻止している。 ここで、各遅延回路Ｄ　Ｌ　’ｉ’　１及びＤＬＹ２間
の伝達時間の差即ち時間ｔＮ及びＩＰが大きすぎると、
この出力バッファ回路自体の信号遅延が大きくなり、回
路の高速化の妨げとなる。しかしながら、この伝達時間
の差を小さくしようとすると、遅延回路ＤＬＹＩ及びＤ
ＬＹ２の伝達特性がトランジスタパラメータ等の変動に
より変化した場合に、上述した貫通電流を十分に阻止す
ることができないという問題点があった。 本発明は、前記従来の問題点に党みてなされたものであ
って、回路の高速性を妨げることなく、トランジスタパ
ラメータの変動に対して、安定に貫通電流を阻止し、電
源・接地ノイズを低減することのできる出力バッファ回
路を提供することを課題とする。

【課題を達成するための手段】

本発明は、第１の正電源と出力端との間に接続された第
１導電型の第１のトランジスタと、第１の負電源と出力
端との間に接続された第２導電型の第２のトランジスタ
と、入力端に入力された入力信号が第１論理レベル又は
第２論理レベルのとき、前記第１のトランジスタのゲー
トを第２の正電源又は負端子に接続するための第１の回
路と、前記入力信号か第１論理レベル又は第２論理レベ
ルのとき、前記第２のトランジスタのゲートを正端子又
は第２の負電源に接続するための第２の回路と、前記負
端子と前記第２のトランジスタのゲートとの間に接続さ
れ、ゲートに第１の基？、雷電圧印加された第２導電型
の第３のトランジスタと、前記正端子と前記第１のトラ
ンジスタのゲートとの間に接続され、ゲートに第２の基
準電圧か印加された第１導電型の第４のトランジスタと
、前記第１の基準電圧及び第２の基準電圧を供給するた
めの手段とを有することにより、前記課題を達成したも
のである。

【作用】

本発明の作用を第１図の出力バッ゛ファ回路を例として
説明する。第１図の回路においては、入力信号ＶＩＮが
第１の論理レベル例えばＬから第２の論理レベル例えば
Ｈに変化すると、第１のＭ　ＯＳトランジスタＰ１のゲ
ー１−は、第１の回路１６、負端子１７、及び第３のＭ
ｏ３Ｉ−ランジスタＮ１２を介して、第２のＭＯＳトラ
ンジスタＮ１のゲートに接続され、更に、第２のＭＯＳ
トランジスタＮ１のゲートは、第２の回路１８を介して
第２の負電源ＶＳＳに接続される。この結果、第１のＭ
ＯＳトランジスタＰ１のゲートは、第１の回路１６、負
端子１７、第３のＭＯＳトランジスタＮ１２、及び第２
の回路１８を介して負電源に接続されるが、第３のＭｏ
３）−ランジスタが導通を開女含するのは、第２のＭｏ
３）−ランジスタＮ１のゲート電圧ｖ、と第１の基２ｔ
、電位Ｖｒｅｆｌとの差が第３のＭＯＳトランジスタの
スレッショルド電圧■Ｔを超えた時点からである。 従って、例えば第１の基準電圧Ｖｒｅｆｌを適宜に設定
することによって、第２のＭＯＳトランジスタＮ１がオ
フする電圧にまでそのゲート電圧が達した後に第１のＭ
ＯＳトランジスタＰ１のゲートに第２の負電源Ｖ９９を
供給して、この第１のＭＯＳトランジスタをオンさせる
タイミングを適宜に定めることができる。同様にして、
入力信号ＶＩＮが第２の論理レベル（例えばＨ）から第
１の論理レベル（例えばＬ）に変化した場合には、第４
のＭｏ３Ｉ−ランジスタのゲートに与えられる第２の基
準電圧Ｖｒｅｆ２を適宜に設定することによって、第１
のＭｏ３Ｉ−ランジスタのオフに対して第２のＭｏ８）
ランジスタがオンするタイミングを定めることができる
。 よって、第１のトランジスタ、第２のトランジスタが同
時にオフするタイミングを設けて貫通電流を阻止するこ
とかできる。又、そのオフの期間は第１及び第２の基準
電圧で高精度に定めることができる。又、トランジスタ
パラメータの変動に対しては、この基準電圧の設定変更
で対処できるため、回路の高速化の妨げにならない。

【実施例】

以下、図面を参照して本発明の実施例を詳細に説明する
。 第１図は、本発明の第１実施例の出力バッファ回路を示
すものである。 第１図の出力バッファ回路においては、第１の正電源１
０にソース（Ｓ）が接続されたＰチャネルＭＯＳトラン
ジスタＰ１及び第１の負電源１２にソース（Ｓ）が接続
されたＮチャネルＭｏＳトランジスタＮ１のそれぞれの
ドレイン（Ｄ＞は、出力端１４に共通接続されており、
これらのトランジスタＰ１、Ｎ１は、出力＠１４に接続
される外部負荷（図示せず）を駆動する出力トランジス
タとなっている。 前記各トランジスタＰ１、Ｎ１のゲート（Ｇ）には、そ
れぞれ第１の回路１６、第２の回＃１１８が接続されて
いる。この第１の回路１６は、ＰチャネルＭＯＳトラン
ジスタｐＨ及びＮチャネルＭＯＳトランジスタＮｌｌか
ら構成されている。 即ち、ＰチャネルＭＯＳトランジスタｐＨのソース（Ｓ
）は、第２の正電源ＶＤＤに接続され、そのゲート（Ｇ
）には、入力端２０から入力信号ＶＩＮが供給されるよ
うになっている。ＮチャネルＭＯＳトランジスタＮｌｌ
のゲート（Ｇ）は、前記トランジスタｐＨのゲートに共
通接続されて、前記入力信号ＶＩＮが供給されるように
なっており、前記トランジスタＮｌｌのドレイン（Ｄ）
は、前記トランジスタＰＩＩのドレイン（Ｄ）と共に、
トランジスタＰ１のゲートに接続されて、この第１の回
路１６の出力（Ｖ　ｐ　）を伝達するようになっている
。 前記トランジスタＮｉｌのソース（Ｓ）即ち負端子１７
及びトランジスタＮ１のゲートのそれぞれには、Ｎチャ
ネルＭＯＳトランジスタからなる第３のトランジスタＮ
１２のドレイン（Ｄ）及びソース（Ｓ）されており、こ
の第３のトランジスタＮ１２のゲートには、第１の基準
電圧Ｖｒｅｆｌが供給されている。 前記第２の回路１８は、ＮチャネルＭＯＳトランジスタ
Ｎ１３及びＰチャネルＭＯＳトランジスタＰ１３から構
成されている。即ち、ＮチャンネルＭＯＳトランジスタ
Ｎ１３のソース（Ｓ）は、第２の負電源ＶＳＳに接続さ
れ、そのゲート（Ｇ）には、入力端２０から入力信号Ｖ
ＩＮが供給されるようになっている。ＰチャネルＭＯＳ
トランジスタＰ１３のゲート（Ｇ）は、トランジスタＮ
１３のゲートに共通接続されて、前記入力信号Ｖ！Ｎが
供給されるようになっており、前記トランジスタＰ１３
のドレインは、前記トランジスタＮ１３のドレインと共
に、トランジスタＮ１のゲートに接続されて、第２の回
路１８の出力（ＶＮ）を伝達するようになっている。 又、トランジスタＰ１３のソース即ち正端子１９及びト
ランジスタＰ１のゲートのそれぞれには、ＰｆヤネルＭ
ＯＳトランジスタからなる第４のトランジスタＰ１２の
トレイン（Ｄ）及びソース（Ｓ）が接続されており、こ
の第４のトランジスタＰ１２のゲートには、第２の基準
電圧ｖｒｅｔ２が供給されている。 次に、前記のように構成された、第１実施例の出力バッ
ファ回路の動作を、第２図を参照しながら説明する。 今、入力信号ＶＩＮとしてＬが与えられている場合、ト
ランジスタＮ１１．８１３はオフ、トランジスタｐＨ、
ＰＩ３はオンとなるから、第２図において時間ｊ＜ｔｏ
の状態のように第１の回路１６の出力（Ｖｐ）には、ト
ランジスタｐＨを介して第２の正電源ＶＯＯ即ちＨが現
われ、第２の回路１８の出力（ＶＮ）には、トランジス
タｐＨ、ＰＩ３及びＰＩ３を介して、同じく、正電源Ｖ
　ｏ　ｏ　Ｈ［ｌちＨが現われている。 従って、出力トランジスタＰ１及びトランジスタＮ１は
、それぞれのゲートにＨが入力されるため、それぞれオ
フ及びオンとなる。これにより、図示しない外部負荷は
、出力トランジスタＮ１により駆動されて、出力信号ｖ
ｏｕｔは第１の負電源即ちＬとなり、このしが他の回路
に送出される。 前記のように入力信号ＶＩＮがＬの状態から、時刻Ｔｏ
においてＨに変化すると、トランジスタｐＨ、ＰＩ３は
いずれもオフ、トランジスタＮ１１、Ｎ１３はいずれも
オンとなる。この結果、トランジスタＮ１のゲートに付
随する寄生容量ＣＮ（図示せず）に蓄えられている電荷
は、トランジスタＮ１３を介して第２の電源ＶＳＳに放
電され、更に、トランジスタＰ１のゲートに付随する寄
生容量Ｃｐ（図示せず）に蓄積された電荷は、同様に、
トランジスタＮｉｌ、Ｎ１２及びＮ１３を介して放電さ
れる。この場合、寄生容量ＣＰの放電が開始する時刻は
、第３のトランジスタＮ１２が導通を開始する時刻に等
しく、出力トランジスタＮ１のゲート電圧（Ｖ　Ｎ　）
が降下して、ｖＮ＝Ｖｒｅｆ　Ｉ　　ＶＴＮ　（ＶＴＮ
　；ＮチャネルＭ　ＯＳトランジスタのスレッショルド
電圧）なる関係を満たす時刻ｔ２からである０例えば、
Ｖｒｅｆｌ＝２　（Ｖ）　、ＶＴＮ＝１　（Ｖ）とすれ
ば、トランジスタＮ１のゲート電圧が１（Ｖ）になって
、このトランジスタＮ１がオフするのと同時にトランジ
スタＮ１２は導通して、トランジスタＰ１のゲート電圧
（ＶＰ）は降下を開始することとなる。 前記のように、トランジスタＮ１２の導通のタイミング
は、トランジスタＮ１のゲート電圧（Ｖｌ、Ｉ）を基に
して、第１の基準電圧Ｖｒｅｆｌ及びＮチャネルＭＯＳ
トランジスタのスレッショルド電圧ＶＴＮによって設定
される。従って、第１の基準電圧Ｖｒｅｆ　１を適当に
定めることによってトランジスタＰ１、Ｎ１を介して流
れる貫通電流を防ぐことができる。 又、出力トランジスタＰ１のゲート電圧ＶＰが降下する
過程において、負端子１７の電圧Ｖ１７が、Ｖｔ　７≧
Ｖｒｅｆｌ＋ＶｙＮなる領域においては、トランジスタ
Ｎ１２は飽和領域で動作する。 次いで、出力トランジスタＮ１のゲート電圧（ＶＮ　）
がほぼ第２の負電源電圧ＶＳＢにまで達し、一定となれ
ば、トランジスタＮ１２は定電流回路として動作し、こ
のときの前記寄生容量ｃｐの放電電流ＩＰはほぼ一定と
なるため、出力トランジスタＰ１のゲート電圧（Ｖｐ）
の変化量もほぼ一定となり、直線的に降下する（第２図
に示す期間ｊ３ｔ４）。 この場合、この電圧Ｖｐの変化量は、トランジスタＮ１
２の相互コンダクタンス！１ｍを調節して電流ＩＰを変
えることにより定めることができる。 即ち、トランジスタＮ１２の相互コンダクタンスｇｍを
調節することによって、トランジスタＰ１のゲート電圧
（ＶＰ　）の変化量を小さくでき、これにより、トラン
ジスタＰ１の導通は電圧（ＶＮ）に従って緩やかに行わ
れるため、トランジスタＰ１が外部負荷を駆動する際の
充電電流等のピーク値を小さくすることができ、電源ノ
イズをより一層小さくすることができる。 更に電圧（Ｖｐ）が降下して、負端子１７の電圧Ｖ、７
が、ｖ、７　＜Ｖｒｅｆ　ｉ　＋Ｖ　Ｔ　Ｎとなると（
第２図のＴ＞Ｔ＜の期間）、トランジスタＮ１２は三極
管領域で動作することとなり、電流ｉｐは徐々に減少し
、前記電圧（Ｖｐ）は負電源ＶＳＳに達するまで降下を
続ける。 次に、入力信号ＶＩＮがＨからＬに変化する場合につい
ては、以上の動作に対して相補的に動作し、トランジス
タＮ１に付随する寄生容量ＣＮ（図示せず）の充電はト
ランジスタｐＨ、ＰＩ３及びＰＩ３を介して行われるが
、容ｉｃＮの充電が開始されるのは、トランジスタＰ１
のゲート電圧（Ｖｐ）が上昇してＶ　ｐ　＝Ｖｒｅｆ　
２　＋Ｖ　７　ｐ（ＶＴＰ；ＰチャネルＭＯ３）ランジ
スタのスレッショルド電圧）なる関係を満たす時刻以降
であり、これ以降正端子１９の電圧Ｖ１９が、■、ｑ≦
■ｒｅｆ２−ＶＴＰなる領域においてトランジスタＰ１
２は飽和領域で導通する。 次いで、トランジスタＰ１のデー１〜電圧（Ｖｐ）が正
電源ＶＯＯにほぼ達し一定となると、飽和領域で動作し
ているトランジスタＰＬ２を流れる電流ＩＮはほぼ一定
となり、電圧ｖＮの変化量はほぼ一定となる。 更に前記電圧（Ｖ、９）が上昇して、Ｖ　＋ｆｌ　＞　
Ｖ　ｒｆ３ｆ２−ＶＴＰとなると、トランジスタＰ１２
は三極管領域で動作して、電流ｉＮは徐々に減少し、電
圧（ＶＮ）は正電源■り０に達する。 例えば、Ｖｒｅｆ　２＝３　（Ｖ）　、　ＶＴ　ｐ＝１
　（Ｖ）とすれば、トランジスタＰ１のゲート電圧（Ｖ
ｐ）が４（Ｖ）に達すると、このトランジスタＰ１のオ
フと同時にトランジスタＰ１２は導通してトランジスタ
Ｎ１のゲート電圧（ＶＮ）は上昇を開始する。やがて、
この電圧（ＶＮ　）がトランジスタＮ１のスレッショル
ド電圧ＶＴＮを超すと、このトランジスタＮ１はオンと
なり、図示しない外部負荷を駆動して、他の回路にＬを
送出する。又、このとき、トランジスタＰ１２の相互コ
ンダクタンスｇ１を調節することによって、電圧ｖＮの
変化量を小さくし、トランジスタＮ１の導通を綬やかに
行なわせることができる。 このようにすれば、トランジスタＮ１によって外部負荷
を駆動する際の放電電流のピーク値を小さくすることが
でき、よって、接地ノイズをより一層小さくすることが
できる。 次に、本発明の第２の実施例を第３図に示す出力バッフ
７回路について説明する。第３図において、第１図と同
一の機能、作用を存する構成のものには同一符号を付し
て、その詳細な説明を省略する。 この第２実施例と先の第１実施例との相違点は、第３図
に示すように、第１の回路２２及び第２の回路２４をそ
れぞれＮＡＮＤ及びＮＯＲ構成とすることによって、こ
の出力バッファ回路をトライステート型とした点である
。 即ち、第１の回路２２においては、トランジスタｐＨと
並列にＰチャネルＭＯ３）−ランジスタＰ２１を設け、
トランジスタＮｌｌとトランジスタＮ１２との間に直列
にトランジスタＮ２１を設け、これらトランジスタＰ２
１、Ｎ２１のゲートを共通接続して、信号ＯＥを供給す
る。 又−ｍ２の回路２４においては、トランジスタＮ　１３
と並列にＮチャネルＭｏＳトランジスタＮ２２を設け、
トランジスタＰ１２とＰＩ３との間には直列にＰチャネ
ルＭＯＳトランジスタＰ２２を設け、これらトランジス
タＰ２２、Ｎ２２のゲートを共通接続し、信号ＯＥを供
給する。 この第２実施例では、上記のように第１及び第２の回路
２２．２４を構成している。よって、０Ｅ＝Ｈ２ＯＥ＝
Ｌの場合には、トランジスタＮ２１、Ｐ２．２がオン状
態となるため、この第２実施例の出力バッファ回路は、
先の第１実施例の出力バッファ回路と同様に機能し、入
力信号ＶＩＮに基づいて、出力信号ＶＯＵＴを出力する
。 なお、０Ｅ＝Ｌ、０Ｅ＝Ｈの場合には、トランジスタＰ
２１、Ｎ２２がオン状態となるため、第１及び第２の回
路２２及び２４の出力電圧（Ｖｐ、ＶＮ）は、それぞれ
Ｈ及びしに固定される。従って、出力トランジスタＰ１
及び出力トランジスタＮ１は、入力信号ＶＩＮとは無関
係にいずれもオフとなり、この出力バッファ回路の出力
は、ハイインピーダンス状態に固定される。 この第２実施例においては、第１及び第２の回路２２及
び２４をそれぞれＮＡＮＤ及びＮＯＲ構成とすることに
よって、この出力バッファ回路をトライステート化した
が、この他の手段として、第１及び第２の回路の前段に
それぞれＮＯＲ及びＮＡＮＤ回路を適宜設けて同様にト
ライステート化できることは説明するまでもなく明らか
なところである。 前記第１、第２実施例においては、各トランジスタとし
てＭＯＳ型のもので構成していたが、本発明に係る出力
バッファ回路の構成はこの種のものに限定されず、他の
トランジスタ一般で構成することができる。又、両実施
例において、第１の正電源と第２の正電源及び第１の負
電源と第２の負電源とは同一のものを供給するようにし
てもよい。

【発明の効果】

以上説明したように、本発明によれば、トランジスタＰ
１及びトランジスタＮ１をいずれもオフにして、貫通を
流を阻止することができる。又、そのオフのための期間
の設定は、第１及び第２の基準電圧（Ｖｒｅｆ　１　、
Ｖｒｅｆ　２　）によって高精度に行うことができる。 しかも、トランジスタパラメータの変動が前記貫通電流
を阻止するための期間に与える影響に対しては、第３及
び第４のトランジスタのスレッショルド電圧の変動が支
配的となるが、このスレッショルド電圧の変動は例えば
０．２〜０．３　（Ｖ）程度のものであるから、第１及
び第２の基準電圧を、０．２〜０．３　（Ｖ）程度それ
ぞれ正電源ＶＤＤ及び負電源Ｖｓｓｌ！Ｉ！に移動させ
て設定しておけば、トランジスタパラメータが変動した
としてもトランジスタＰ１及びＮ１を介して流れる貫通
電流を回路の高速性を犠牲にすることなく阻止すること
ができる。よって、電源・接地ノイズを安定に低減する
ことができるという漫れな効果が得られる。

【図面の簡単な説明】

第１図は、本発明の第１実施例に係る出力バッファ回路
の構成を示す回路図、 第２図は、前記第１実施例に係る回路の応答動作波形例
を示す線図、 第３図は、本発明の第２実施例に係る出力バッファ回路
を示す回路図、 第４図は、従来の出力バッファ回路例を示す回路図、 第５図は、従来の出力バッファ回路の応答動作波形例を
示す線図である。 Ｐｌ、　ｐＨ、Ｐｌ２、Ｐｌ３、 Ｐ２１、Ｐ２２・・・ＰチャネルＭＯＳトランジスタ、
Ｎｌ、Ｎ１１Ｎ１２、Ｎ１３、 Ｎ２１、Ｎ２２・・・ＮチャネルＭＯＳトランジスタ、
Ｖ１７・・・負端子電圧、 Ｖ１９　・・・正端子電圧、 ＶＩＮ・・・入力信号、 ＶＯＵＴ・・・出力信号、 Ｖｒｅｆｌ・・・第１の基準電圧、 Ｖｒｅｆ２−・・第２の基＃−雷電圧 ＶＤＯ・・・第２の正電源、 ＶＳＳ・・・第２の負電源、 ＶＴＮ・・・ＮチャネルＭＯＳトランジスタのスレッシ
ョルド電圧、 ＶＴＰ・・・ＰチャネルＭＯ３）ランジスタのスレッシ
ョルド電圧、 ｔｏ〜ｔ４・・・時刻、 Ｐ・・・時間、 ０・・・第１の正電源、 ２・・・第１の負電源、 ４・・・出力端、 ６．２２・・・第１の回路、 ７・・・負端子、 ８．２４・・・第２の回路、 ９・・・正端子、 ０・・・入力端。

Claims (1)

【特許請求の範囲】
1. （１）第１の正電源と出力端との間に接続された第１導
   電型の第１のトランジスタと、 第１の負電源と出力端との間に接続された第２導電型の
   第２のトランジスタと、 入力端に入力された入力信号が第１論理レベル又は第２
   論理レベルのとき、前記第１のトランジスタのゲートを
   第２の正電源又は負端子に接続するための第１の回路と
   、 前記入力信号が第１論理レベル又は第２論理レベルのと
   き、前記第２のトランジスタのゲートを正端子又は第２
   の負電源に接続するための第２の回路と、 前記負端子と前記第２のトランジスタのゲートとの間に
   接続され、ゲートに第１の基準電圧が印加された第２導
   電型の第３のトランジスタと、前記正端子と前記第１の
   トランジスタのゲートとの間に接続され、ゲートに第２
   の基準電圧が印加された第１導電型の第４のトランジス
   タと、前記第１の基準電圧及び第２の基準電圧を供給す
   るための手段と、 を有することを特徴とする出力バッファ回路。