JPH04248192A - 半導体記憶装置の出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の出力を有する半導
体記憶装置の出力回路に関する。

【０００２】

【従来の技術】一般的に、複数の出力を有する半導体記
憶装置はその記憶内容を出力する際、Ｌｏｗ読み出し時
に出力負荷回路から接地（ＧＮＤ）に向かって電流（以
下、出力電流という）が流れ込む。このような出力電流
が発生すると、配線、ボンディングワイヤ及びケース等
のインダクタンスに応じて、逆起電圧によるノイズが発
生し、半導体記憶装置の内部回路に誤動作が生じるとい
う欠点がある。そこで、半導体記憶装置内のＧＮＤにノ
イズが発生することを防止した半導体記憶装置の出力回
路が種々提案され、実用化されている。

【０００３】図４は従来の複数の出力を有する半導体記
憶装置の出力回路を示す回路図である。

【０００４】出力回路Ｂ（破線にて図示）は以下のよう
に構成されている。即ち、出力回路Ｂにはその出力数と
等しいＬ個（Ｌ；任意の整数）の出力駆動回路が設けら
れている。この出力駆動回路はＭＯＳトランジスタから
なるインバータ回路等により構成することができる。Ｐ
型ＭＯＳトランジスタＱＰ１　乃至ＱＰＬ　及びＮ型Ｍ
ＯＳトランジスタＱＮ１　乃至ＱＮＬ　は夫々対をなし
て電源ＶＣＣと接地ＧＮＤとの間に直列に接続されてい
る。Ｌ対のＭＯＳトランジスタＱＰ１　，ＱＮ１　乃至
ＭＯＳトランジスタＱＰＬ　，ＱＮＬ　のゲートには夫
々半導体記憶装置の内部回路からの出力線Ｓ１　乃至Ｓ
Ｌ　が接続されている。 また、ＭＯＳトランジスタＱＰ１　，ＱＮ１　乃至ＭＯ
ＳトランジスタＱＰＬ　，ＱＮＬ　のドレイン間の相互
接続点は夫々出力接点Ｏ１　乃至ＯＬ　に接続されてい
る。この出力接点Ｏ１　乃至ＯＬ　から半導体記憶装置
の出力が出力される。なお、出力接点Ｏ１　乃至ＯＬ　
と電源ＶＣＣとの間には夫々負荷抵抗ＲＷ１　乃至ＲＷ
Ｌ　が接続され、出力接点Ｏ１　乃至ＯＬ　と接地ＧＮ
Ｄとの間には夫々負荷抵抗ＲＸ１　乃至ＲＸＬ　と負荷
容量Ｃ１　乃至ＣＬ　とが並列に接続されており、この
負荷抵抗ＲＷ１　乃至ＲＷＬ　、負荷抵抗ＲＸ１　乃至
ＲＸＬ　及び負荷容量Ｃ１　乃至ＣＬ　により出力負荷
回路が構成されている。

【０００５】次に、上述の半導体記憶装置の出力回路の
動作について説明する。先ず、半導体記憶装置の複数の
出力が“Ｈｉｇｈ”レベルである場合、出力駆動回路の
入力、即ち出力線Ｓ１　乃至ＳＬ　は“Ｌｏｗ”レベル
になる。これにより、Ｐ型ＭＯＳトランジスタＱＰ１　
乃至ＱＰＬ　がＯＮ状態になり、Ｎ型ＭＯＳトランジス
タＱＮ１　乃至ＱＮＬ　がＯＦＦ状態になるため、出力
接点Ｏ１　乃至ＯＬ　の出力は“Ｈｉｇｈ”レベルにな
る。次に、半導体記憶装置の複数の出力が“Ｌｏｗ”レ
ベルに変わったとき、出力線Ｓ１　乃至ＳＬ　は“Ｈｉ
ｇｈ”レベルになる。 これにより、Ｐ型ＭＯＳトランジスタＱＰ１　乃至ＱＰ
Ｌ　がＯＦＦ状態になり、Ｎ型ＭＯＳトランジスタＱＮ
１　乃至ＱＮＬ　がＯＮ状態になるため、出力接点Ｏ１
　乃至ＯＬ　の出力は“Ｌｏｗ”レベルになり、負荷容
量Ｃ１　乃至ＣＬ　に充電された電荷が半導体記憶装置
内に流れ込む。

【０００６】図５は図４における半導体記憶装置内の接
地ＧＮＤの電圧を示す波形図である。この図５に示すよ
うに、出力接点Ｏ１　乃至ＯＬ　の出力が“Ｈｉｇｈ”
レベルから“Ｌｏｗ”レベルになるとき、半導体記憶装
置内に出力電流が流れ込み、配線、ボンディングワイヤ
及びケース等のインダクタンスに応じて、半導体記憶装
置内の接地ＧＮＤの電圧が著しく変動し、これにより内
部回路の誤動作を誘発するという欠点がある。

【０００７】図６は図５における出力線に遅延回路を挿
入することにより上述の不都合を改善した半導体記憶装
置の出力回路を示す回路図である。

【０００８】即ち、出力回路Ｃ（破線にて図示）におい
ては、出力駆動回路（Ｐ型ＭＯＳトランジスタＱＰ１　
乃至ＱＰＬ　及びＮ型ＭＯＳトランジスタＱＮ１　乃至
ＱＮＬ　）に接続される出力線Ｓ１　乃至ＳＬ　に夫々
遅延回路Ｔ１　乃至ＴＬ　が挿入されている。この遅延
回路Ｔ１　乃至ＴＬ　は相互に遅延時間が異なるように
設定されている。

【０００９】このように構成される半導体記憶装置の出
力回路においては、半導体記憶装置の複数の出力が“Ｈ
ｉｇｈ”レベルから“Ｌｏｗ”レベルに変化したとき、
出力線Ｓ１　乃至ＳＬ　は同時に“Ｈｉｇｈ”レベルに
なるが、この出力線Ｓ１　乃至ＳＬ　に遅延回路Ｔ１　
乃至ＴＬ　が挿入されているため、出力駆動回路に入力
される信号には時間差が生じ、Ｎ型ＭＯＳトランジスタ
ＱＮ１　乃至ＱＮＬ　がＯＮ状態になるのに時間差が生
じる。

【００１０】図７は図６における半導体記憶装置内の接
地ＧＮＤの電圧を示す波形図である。この図７に示すよ
うに、遅延回路Ｔ１　乃至ＴＬ　を設けた場合、出力接
点Ｏ１　乃至ＯＬ　における電流のピーク値が図５に示
す波形図に比して小さくなるため、半導体記憶装置の内
部回路の誤動作を防止することができる。

【００１１】図８は図６における出力駆動回路のＮ型Ｍ
ＯＳトランジスタのソースと接地との間に抵抗を挿入す
ることによりノイズの発生を防止した半導体記憶装置の
出力回路を示す回路図である。

【００１２】即ち、出力回路Ｄ（破線にて図示）におい
ては、出力駆動回路のＮ型ＭＯＳトランジスタＱＮ１　
乃至ＱＮＬ　のソースと接地ＧＮＤとの間に夫々抵抗Ｒ
１　乃至ＲＬ　が接続されている。

【００１３】このように構成される半導体記憶装置の出
力回路においては、半導体記憶装置の複数の出力が“Ｈ
ｉｇｈ”レベルから“Ｌｏｗ”レベルに変化したとき、
出力負荷回路から出力接点Ｏ１　乃至ＯＬ　に出力電流
が流れ込むが、抵抗Ｒ１　乃至ＲＬ　を設けることによ
りＮ型ＭＯＳトランジスタＱＮ１　乃至ＱＮＬ　のソー
ス電位が高くなり、Ｎ型ＭＯＳトランジスタＱＮ１　乃
至ＱＮＬ　のゲートとソースとの間の電位差ＶＧＳが小
さくなるため、Ｎ型ＭＯＳトランジスタＱＮ１　乃至Ｑ
ＮＬ　の電流供給能力が低下する。これにより、半導体
記憶装置内に流れ込む出力電流を低減することができ、
ノイズの発生を防止することができる。

【００１４】図９は図８における半導体記憶装置内の接
地ＧＮＤの電圧を示す波形図である。この図７に示すよ
うに、抵抗Ｒ１　乃至ＲＬ　を設けた場合、出力接点Ｏ
１　乃至ＯＬ　における電流のピーク値が図５に示す波
形図に比して小さくなり、ノイズの発生を防止できるの
で、半導体記憶装置の内部回路の誤動作を防止すること
ができる。

【００１５】

【発明が解決しようとする課題】しかしながら、近時、
半導体記憶装置の高集積化、多出力化及び高速化が要求
されているため、上述した従来の半導体記憶装置の出力
回路では、以下に示す問題点がある。

【００１６】先ず、出力線Ｓ１　乃至ＳＬ　に遅延回路
Ｔ１　乃至ＴＬ　を挿入した半導体記憶装置の出力回路
（図６参照）においては、遅延回路Ｔ１　乃至ＴＬ　を
設けることにより、高集積化が困難になる。また、この
場合、内部回路の誤動作を防止できるものの、遅延回路
Ｔ１　乃至ＴＬ　により出力動作（アクセス）に遅れが
生じてしまう。

【００１７】一方、出力駆動回路のＮ型ＭＯＳトランジ
スタＱＮ１　乃至ＱＮＬ　のソースと接地との間に抵抗
Ｒ１　乃至ＲＬを接続した半導体記憶装置の出力回路（
図８参照）においては、製造工程における拡散のバラツ
キによりＮ型ＭＯＳトランジスタの電流供給能力が大き
くなった場合、抵抗Ｒ１　乃至ＲＬ　では対応すること
ができず、接地ＧＮＤに発生するノイズが大きくなり、
半導体記憶装置の内部回路に誤動作が発生する。

【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、高集積化することができると共に、製造工
程における拡散のバラツキによりＭＯＳトランジスタの
電流供給能力が変化しても、半導体記憶装置の内部回路
に誤動作が発生することを防止できる半導体記憶装置の
出力回路を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明に係る半導体記憶
装置の出力回路は、ＭＯＳトランジスタにより構成され
る複数の出力駆動回路を備えた半導体記憶装置の出力回
路において、前記出力駆動回路のＮ型ＭＯＳトランジス
タのソースと接地との間に接続されたポリシリコンから
なる抵抗を有し、この抵抗は前記ＭＯＳトランジスタの
ゲートの形成工程と同一の工程で形成されることを特徴
とする。

【００２０】

【作用】本発明においては、ポリシリコンからなる抵抗
はＭＯＳトランジスタのゲートの形成工程と同一の工程
で形成される。この場合に、前記抵抗はその幅を前記ゲ
ートの幅と同等のものにすることができる。このため、
製造工程における拡散のバラツキによりＭＯＳトランジ
スタの電流供給能力が変化した場合、前記抵抗の抵抗値
も前記ＭＯＳトランジスタの電流供給能力の変化に応じ
て変化する。そして、前記抵抗は出力駆動回路のＮ型Ｍ
ＯＳトランジスタのソースと接地との間に接続されるた
め、前記Ｎ型ＭＯＳトランジスタのゲートとソースとの
間の電位差を小さくすることができる。従って、拡散の
バラツキにより前記Ｎ型ＭＯＳトランジスタの電流供給
能力が増加しても、記憶内容の“Ｌｏｗ”レベルを読み
出す際に半導体記憶装置内に流れ込む出力電流を低減す
ることができ、ノイズの発生を防止することができる。 これにより、半導体記憶装置の内部回路に誤動作が発生
することを防止できる。

【００２１】また、本発明においては、出力駆動回路の
入力に遅延回路を挿入しないので、出力動作に遅れが生
じることはないと共に、半導体記憶装置を容易に高集積
化することができる。

【００２２】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００２３】図１は本発明の実施例に係る半導体記憶装
置の出力回路を示す回路図、図２はポリシリコン抵抗を
示す平面図である。

【００２４】出力回路Ａ（破線にて図示）は以下のよう
に構成されている。即ち、出力回路Ａにはその出力数と
等しいＬ個（Ｌ；任意の整数）の出力駆動回路が設けら
れている。この出力駆動回路はＭＯＳトランジスタから
なるインバータ回路等により構成されている。Ｐ型ＭＯ
ＳトランジスタＱＰ１　乃至ＱＰＬ　はそのソースが電
源ＶＣＣに接続されている。Ｎ型ＭＯＳトランジスタＱ
Ｎ１　乃至ＱＮＬ　は夫々そのドレインがＰ型ＭＯＳト
ランジスタＱＰ１　乃至ＱＰＬ　のドレインに接続され
、そのソースがポリシリコン抵抗ＲＰ１　乃至ＲＰＬ　
を介して接地ＧＮＤに接続されている。このポリシリコ
ン抵抗ＲＰ１　乃至ＲＰＬ　はＰ型ＭＯＳトランジスタ
ＱＰ１　乃至ＱＰＬ　及びＭＯＳトランジスタＱＮ１　
乃至ＱＮＬ　のゲートの形成工程と同一の工程で形成さ
れ、その幅を前記ゲートと同等のものにする。Ｌ対のＭ
ＯＳトランジスタＱＰ１　，ＱＮ１　乃至ＭＯＳトラン
ジスタＱＰＬ　，ＱＮＬ　のゲートには夫々半導体記憶
装置の内部回路からの出力線Ｓ１　乃至ＳＬ　が接続さ
れている。また、ＭＯＳトランジスタＱＰ１　，ＱＮ１
　乃至ＭＯＳトランジスタＱＰＬ　，ＱＮＬ　のドレイ
ン間の相互接続点は夫々出力接点Ｏ１　乃至ＯＬ　に接
続されている。この出力接点Ｏ１　乃至ＯＬ　から半導
体記憶装置の出力が出力される。なお、出力接点Ｏ１　
乃至ＯＬ　と電源ＶＣＣとの間には夫々負荷抵抗ＲＷ１
　乃至ＲＷＬ　が接続され、出力接点Ｏ１　乃至ＯＬ　
と接地ＧＮＤとの間には夫々負荷抵抗ＲＸ１乃至ＲＸＬ
　と負荷容量Ｃ１　乃至ＣＬ　とが並列に接続されてお
り、この負荷抵抗ＲＷ１　乃至ＲＷＬ　、負荷抵抗ＲＸ
１　乃至ＲＸＬ　及び負荷容量Ｃ１　乃至ＣＬ　により
出力負荷回路が構成されている。

【００２５】上述のポリシリコン抵抗は例えば図２に示
すようなパターンで形成することができる。即ち、ポリ
シリコン抵抗１は所定の幅のストライプ状をなし、この
幅により所定の抵抗値が設定されている。そして、ポリ
シリコン抵抗１はその両端部がコンタクト３，３ａを介
して配線２，２ａに接続されている。配線２は出力駆動
回路のＮ型ＭＯＳトランジスタのソースに接続され、配
線２ａは半導体記憶装置内の接地ＧＮＤに接続される。

【００２６】次に、上述の半導体記憶装置の出力回路の
動作について説明する。先ず、半導体記憶装置の複数の
出力が“Ｈｉｇｈ”レベルである場合、出力駆動回路の
入力、即ち出力線Ｓ１　乃至ＳＬ　は“Ｌｏｗ”レベル
になる。これにより、Ｐ型ＭＯＳトランジスタＱＰ１　
乃至ＱＰＬ　がＯＮ状態になり、Ｎ型ＭＯＳトランジス
タＱＮ１　乃至ＱＮＬ　がＯＦＦ状態になるため、出力
接点Ｏ１　乃至ＯＬ　の出力は“Ｈｉｇｈ”レベルにな
る。次に、半導体記憶装置の複数の出力が“Ｌｏｗ”レ
ベルに変わったとき、出力線Ｓ１　乃至ＳＬ　は“Ｈｉ
ｇｈ”レベルになる。 これにより、Ｐ型ＭＯＳトランジスタＱＰ１　乃至ＱＰ
Ｌ　がＯＦＦ状態になり、Ｎ型ＭＯＳトランジスタＱＮ
１　乃至ＱＮＬ　がＯＮ状態になるため、出力接点Ｏ１
　乃至ＯＬ　の出力は“Ｈｉｇｈ”レベルになり、負荷
容量Ｃ１　乃至ＣＬ　に充電された電荷が半導体記憶装
置内に流れ込む。

【００２７】しかしながら、本実施例においては、Ｎ型
ＭＯＳトランジスタＱＮ１　乃至ＱＮＬ　のソースと接
地ＧＮＤとの間にポリシリコン抵抗ＲＰ１　乃至ＲＰＬ
　が接続されているため、Ｎ型ＭＯＳトランジスタＱＮ
１　乃至ＱＮＬ　のソース電位を高くすることができ、
Ｎ型ＭＯＳトランジスタＱＮ１　乃至ＱＮＬ　のゲート
とソースとの間の電位差ＶＧＳを小さくすることができ
る。これにより、Ｎ型ＭＯＳトランジスタＱＮ１　乃至
ＱＮＬ　の電流供給能力が低下するので、半導体記憶装
置内に流れ込む出力電流を低減することができ、ノイズ
の発生を防止することができる。

【００２８】図３は図１における半導体記憶装置内の接
地ＧＮＤの電圧を示す波形図である。この図３に示すよ
うに、ポリシリコン抵抗ＲＰ１　乃至ＲＰＬ　を設けた
場合、出力接点Ｏ１　乃至ＯＬ　における電流のピーク
値が従来に比して小さくなり、ノイズの発生を防止でき
るので、半導体記憶装置の内部回路に誤動作が発生する
ことを防止できる。

【００２９】また、ポリシリコン抵抗ＲＰ１　乃至ＲＰ
Ｌ　はＭＯＳトランジスタのゲートの形成工程と同一の
工程で形成されるため、拡散のバラツキによりＮ型ＭＯ
ＳトランジスタＱＮ１　乃至ＱＮＬ　のゲート長が短く
なって出力駆動回路の電流供給能力が増加した場合、ポ
リシリコン抵抗ＲＰ１　乃至ＲＰＬ　の抵抗値も増加す
る。これにより、Ｎ型ＭＯＳトランジスタＱＮ１　乃至
ＱＮＬ　のゲートとソースとの間の電位差ＶＧＳを小さ
くすることができ、出力電流によるノイズの発生を防止
できる。逆に、拡散のバラツキによりＮ型ＭＯＳトラン
ジスタＱＮ１　乃至ＱＮＬ　のゲート長が長くなって出
力駆動回路の電流供給能力が減少した場合、ポリシリコ
ン抵抗ＲＰ１　乃至ＲＰＬ　の抵抗値も減少する。これ
により、Ｎ型ＭＯＳトランジスタＱＮ１　乃至ＱＮＬ　
のゲートとソースとの間の電位差ＶＧＳの低下幅を小さ
くすることができ、出力駆動回路の電流供給能力を保持
することができる。

【００３０】また、実施例においては、出力駆動回路の
入力に遅延回路を挿入しないので、アクセスタイムが遅
くなることはないと共に、半導体記憶装置を容易に高集
積化することができる。

【００３１】

【発明の効果】以上説明したように本発明によれば、出
力駆動回路のＮ型ＭＯＳトランジスタのソースと接地と
の間に接続したポリシリコン抵抗はＭＯＳトランジスタ
のゲートの形成工程と同一の工程で形成するから、製造
工程における拡散のバラツキによりＭＯＳトランジスタ
の電流供給能力が変化した場合でも、半導体記憶装置内
に流れ込む出力電流を低減することができ、ノイズの発
生を防止することができる。これにより、半導体記憶装
置の内部回路に誤動作が発生することを防止できる。ま
た、出力駆動回路の入力に遅延回路を挿入しないので、
出力動作に遅れが生じることはないと共に、半導体記憶
装置を容易に高集積化することができる。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体記憶装置の出力回
路を示す回路図である。

【図２】ポリシリコン抵抗を示す平面図である。

【図３】図１における半導体記憶装置内の接地電圧を示
す波形図である。

【図４】従来の半導体記憶装置の出力回路を示す回路図
である。

【図５】図４における半導体記憶装置内の接地電圧を示
す波形図である。

【図６】遅延回路を挿入した従来の半導体記憶装置の出
力回路を示す回路図である。

【図７】図６における半導体記憶装置内の接地電圧を示
す波形図である。

【図８】抵抗を挿入した従来の半導体記憶装置の出力回
路を示す回路図である。

【図９】図８における半導体記憶装置内の接地電圧を示
す波形図である。

【符号の説明】

ＱＰ１　乃至ＱＰＬ　；Ｐ型ＭＯＳトランジスタＱＮ１
　乃至ＱＮＬ　；Ｎ型ＭＯＳトランジスタＲＰ１　乃至
ＲＰＬ　；ポリシリコン抵抗ＲＸ１　乃至ＲＸＬ　，Ｒ
Ｗ１　乃至ＲＷＬ　；負荷抵抗Ｃ１　乃至ＣＬ　；負荷
容量 Ｏ１　乃至ＯＬ　；出力接点 Ｓ１　乃至ＳＬ　；出力線 Ａ；出力回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ＭＯＳトランジスタにより構成される
   複数の出力駆動回路を備えた半導体記憶装置の出力回路
   において、前記出力駆動回路のＮ型ＭＯＳトランジスタ
   のソースと接地との間に接続されたポリシリコンからな
   る抵抗を有し、この抵抗は前記ＭＯＳトランジスタのゲ
   ートの形成工程と同一の工程で形成されることを特徴と
   する半導体記憶装置の出力回路。