JPH10107607A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10107607A JPH10107607A JP8255187A JP25518796A JPH10107607A JP H10107607 A JPH10107607 A JP H10107607A JP 8255187 A JP8255187 A JP 8255187A JP 25518796 A JP25518796 A JP 25518796A JP H10107607 A JPH10107607 A JP H10107607A
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- Japan
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- switching elements
- output
- power supply
- semiconductor device
- output buffer
- Prior art date
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Abstract
(57)【要約】
【課題】半導体装置の出力バッファ回路に関し、レイア
ウト面積を最小限に押さえ、出力バッファの出力負荷の
充放電電流により発生するノイズを低減する。 【解決手段】データを出力するための出力バッファ回路
を有し、前記出力バッファ回路が、ＶＤＤとグランド間
に直列に接続された第１、第２のＭＯＳトランジスタか
らなり、前記第１、第２のＭＯＳトランジスタがそれぞ
れ複数個のＭＯＳトランジスタが並列に接続されて構成
される半導体装置において、前記複数個のＭＯＳトラン
ジスタと電源間に直列に、値の異なる抵抗を接続する。 【効果】タイミング遅延回路等は必要ないため、最小の
レイアウト面積で、出力判定レベルを越える電源のリバ
ウンドによるアクセス遅れや、電源に乗ったノイズによ
る入力バッファ回路のロジックレベル変動等によるアク
セス遅れの改善が可能となる。
ウト面積を最小限に押さえ、出力バッファの出力負荷の
充放電電流により発生するノイズを低減する。 【解決手段】データを出力するための出力バッファ回路
を有し、前記出力バッファ回路が、ＶＤＤとグランド間
に直列に接続された第１、第２のＭＯＳトランジスタか
らなり、前記第１、第２のＭＯＳトランジスタがそれぞ
れ複数個のＭＯＳトランジスタが並列に接続されて構成
される半導体装置において、前記複数個のＭＯＳトラン
ジスタと電源間に直列に、値の異なる抵抗を接続する。 【効果】タイミング遅延回路等は必要ないため、最小の
レイアウト面積で、出力判定レベルを越える電源のリバ
ウンドによるアクセス遅れや、電源に乗ったノイズによ
る入力バッファ回路のロジックレベル変動等によるアク
セス遅れの改善が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る、出力バッファ回路に関する。
る、出力バッファ回路に関する。
【０００２】
【従来の技術】半導体装置の高速化にともない出力バッ
ファにも、非常に大きいサイズのトランジスタが使用さ
れている。このトランジスタによる大容量の出力負荷の
充放電電流が引き起こすノイズが問題となっている。こ
のノイズによる電源のリバウンド（出力判定レベルを越
えるリバウンド）によるアクセス遅れや、入力バッファ
等のロジックレベルの変動による、アクセス遅れが問題
となっている。
ファにも、非常に大きいサイズのトランジスタが使用さ
れている。このトランジスタによる大容量の出力負荷の
充放電電流が引き起こすノイズが問題となっている。こ
のノイズによる電源のリバウンド（出力判定レベルを越
えるリバウンド）によるアクセス遅れや、入力バッファ
等のロジックレベルの変動による、アクセス遅れが問題
となっている。
【０００３】そこで、本発明の従来技術として実開昭６
０−５５１２９に示されるような技術が提案されてい
る。図４を参照しながら、従来技術の説明を以下に行
う。
０−５５１２９に示されるような技術が提案されてい
る。図４を参照しながら、従来技術の説明を以下に行
う。
【０００４】Ｑ１〜Ｑ４はＮチャネル型ＭＯＳトランジ
スタ、１〜４はＮＯＲ、５〜７はインバータである。ト
ランジスタＱ１、Ｑ２及びＱ３、Ｑ４は、出力が出力端
子ＤＯＵＴに接続される出力トランジスタを構成してい
る。Ｑ１、Ｑ２のゲートには、それぞれＮＯＲ１、ＮＯ
Ｒ２の出力が接続される。同様にＱ３、Ｑ４のゲートに
はそれぞれＮＯＲ３、ＮＯＲ４の出力が入力される。Ｎ
ＯＲ１、ＮＯＲ２それぞれの一方の入力にはＤＡＴＡ信
号が入力されている。ＮＯＲ３、ＮＯＲ４それぞれの一
方の入力にはインバータ７によりＤＡＴＡの反転信号で
ある／ＤＡＴＡが入力されている。また、ＮＯＲ１、Ｎ
ＯＲ３の他方の入力にはＯＥ信号が入力されており、Ｎ
ＯＲ２、ＮＯＲ４の他方の入力にはインバータ５、６に
より、ＯＥ信号より時間ｔ遅れたＯＥ’信号が入力され
ている。ＤＡＴＡにＬが入力され、ＯＥ信号が論理
「Ｌ」に変化した場合、まずＮＯＲ１の出力が論理
「Ｈ」となり、トランジスタＱ２が、ＯＮ状態となり、
Ｈのデータが出力され始める。このとき、ＯＥ信号が論
理「Ｌ」に変化した後、時間ｔ後ＯＥ’が論理「Ｌ」と
なりＮＯＲ２の出力が論理「Ｈ」となりトランジスタＱ
１が、Ｑ２よりｔ遅れてＯＮ状態となる。同様にしてデ
ータＨの場合は、Ｑ４がＯＮして時間ｔ後Ｑ３がＯＮ状
態となる。以上のように出力を構成するトランジスタＱ
２、Ｑ１（あるいはＱ４、Ｑ３）のゲートに入力される
信号にタイミング差を設けているので、前記Ｑ２、Ｑ１
（あるいはＱ４、Ｑ３）が同時にＯＮする事を防いでい
るため、ノイズ低減を実現している。
スタ、１〜４はＮＯＲ、５〜７はインバータである。ト
ランジスタＱ１、Ｑ２及びＱ３、Ｑ４は、出力が出力端
子ＤＯＵＴに接続される出力トランジスタを構成してい
る。Ｑ１、Ｑ２のゲートには、それぞれＮＯＲ１、ＮＯ
Ｒ２の出力が接続される。同様にＱ３、Ｑ４のゲートに
はそれぞれＮＯＲ３、ＮＯＲ４の出力が入力される。Ｎ
ＯＲ１、ＮＯＲ２それぞれの一方の入力にはＤＡＴＡ信
号が入力されている。ＮＯＲ３、ＮＯＲ４それぞれの一
方の入力にはインバータ７によりＤＡＴＡの反転信号で
ある／ＤＡＴＡが入力されている。また、ＮＯＲ１、Ｎ
ＯＲ３の他方の入力にはＯＥ信号が入力されており、Ｎ
ＯＲ２、ＮＯＲ４の他方の入力にはインバータ５、６に
より、ＯＥ信号より時間ｔ遅れたＯＥ’信号が入力され
ている。ＤＡＴＡにＬが入力され、ＯＥ信号が論理
「Ｌ」に変化した場合、まずＮＯＲ１の出力が論理
「Ｈ」となり、トランジスタＱ２が、ＯＮ状態となり、
Ｈのデータが出力され始める。このとき、ＯＥ信号が論
理「Ｌ」に変化した後、時間ｔ後ＯＥ’が論理「Ｌ」と
なりＮＯＲ２の出力が論理「Ｈ」となりトランジスタＱ
１が、Ｑ２よりｔ遅れてＯＮ状態となる。同様にしてデ
ータＨの場合は、Ｑ４がＯＮして時間ｔ後Ｑ３がＯＮ状
態となる。以上のように出力を構成するトランジスタＱ
２、Ｑ１（あるいはＱ４、Ｑ３）のゲートに入力される
信号にタイミング差を設けているので、前記Ｑ２、Ｑ１
（あるいはＱ４、Ｑ３）が同時にＯＮする事を防いでい
るため、ノイズ低減を実現している。
【０００５】
【発明が解決しようとする課題】従来の技術において、
トランジスタＱ１、Ｑ２（あるいはＱ３、Ｑ４）それぞ
れのゲートに入力する信号にタイミング差をつけていた
が、そのために出力バッファ駆動信号発生回路を構成す
るＮＯＲ回路及びインバータ回路等が余分に必要となる
ため、レイアウト面積が大きくなるという欠点があっ
た。
トランジスタＱ１、Ｑ２（あるいはＱ３、Ｑ４）それぞ
れのゲートに入力する信号にタイミング差をつけていた
が、そのために出力バッファ駆動信号発生回路を構成す
るＮＯＲ回路及びインバータ回路等が余分に必要となる
ため、レイアウト面積が大きくなるという欠点があっ
た。
【０００６】
【課題を解決するための手段】本発明の請求項１に記載
された半導体装置は、データを出力するための出力バッ
ファ回路を有し、前記出力バッファ回路が、第１の電源
と第２の電源との間に直列に接続された第１のスイッチ
ング素子及び第２のスイッチング素子とを有し、前記第
１及び前記第２のスイッチング素子がそれぞれ複数個の
スイッチング素子を並列に接続してなる半導体装置にお
いて、前記複数個のスイッチング素子と前記電源との間
に直列に、それぞれ値の異なる抵抗を接続してなること
を特徴とする。
された半導体装置は、データを出力するための出力バッ
ファ回路を有し、前記出力バッファ回路が、第１の電源
と第２の電源との間に直列に接続された第１のスイッチ
ング素子及び第２のスイッチング素子とを有し、前記第
１及び前記第２のスイッチング素子がそれぞれ複数個の
スイッチング素子を並列に接続してなる半導体装置にお
いて、前記複数個のスイッチング素子と前記電源との間
に直列に、それぞれ値の異なる抵抗を接続してなること
を特徴とする。
【０００７】本発明の請求項２に記載された半導体装置
は、データを出力するための出力バッファ回路を有し、
前記出力バッファ回路が、第１の電源と第２の電源との
間に直列に接続された第１のスイッチング素子及び第２
のスイッチング素子とを有し、前記第１及び前記第２の
スイッチング素子がそれぞれ複数個のスイッチング素子
を並列に接続してなる半導体装置において、前記複数個
のスイッチング素子のゲート電極と前記複数個のスイッ
チング素子のゲートを制御するための駆動信号発生回路
との間に、それぞれ値の異なる抵抗を接続してなること
を特徴とする。
は、データを出力するための出力バッファ回路を有し、
前記出力バッファ回路が、第１の電源と第２の電源との
間に直列に接続された第１のスイッチング素子及び第２
のスイッチング素子とを有し、前記第１及び前記第２の
スイッチング素子がそれぞれ複数個のスイッチング素子
を並列に接続してなる半導体装置において、前記複数個
のスイッチング素子のゲート電極と前記複数個のスイッ
チング素子のゲートを制御するための駆動信号発生回路
との間に、それぞれ値の異なる抵抗を接続してなること
を特徴とする。
【０００８】本発明の請求項３に記載された半導体装置
は、請求項１又は２に記載された半導体装置が有する抵
抗の抵抗値は、前記第１あるいは、前記第２のスイッチ
ング素子を形成する複数個のスイッチング素子のオンタ
イミングのずれがそれぞれ数ナノ秒以下となる様な値を
有することを特徴とする。
は、請求項１又は２に記載された半導体装置が有する抵
抗の抵抗値は、前記第１あるいは、前記第２のスイッチ
ング素子を形成する複数個のスイッチング素子のオンタ
イミングのずれがそれぞれ数ナノ秒以下となる様な値を
有することを特徴とする。
【０００９】
【発明の実施の形態】図１、図２、図３を用いて半導体
記憶装置を例にとって本発明の実施形態の説明を行う。
図１においてＱＰ１、ＱＰ２〜ＱＰｎは、スイッチング
素子、たとえば、Ｐチャネル型ＭＯＳトランジスタであ
り、抵抗Ｒ１、Ｒ２〜Ｒｎを介してＶＤＤと出力端子Ｄ
ｏｕｔとの間に並列に接続されている。ＱＮ１、ＱＮ２
〜ＱＮｎは、スイッチング素子、たとえばＮチャネル型
ＭＯＳトランジスタであり、抵抗ｒ１、ｒ２〜ｒｎを介
してＶＳＳと出力端子Ｄｏｕｔとの間に並列に接続され
る。前記Ｐチャネル型ＭＯＳトランジスタＱＰ１、ＱＰ
２〜ＱＰｎのゲートはインバータ８の出力が入力され
る。前記Ｎチャネル型ＭＯＳトランジスタＱＮ１、ＱＮ
２〜ＱＮｎのゲートはＮＯＲ１０の出力が入力される。
また、内部のメモリセルより読み出すデータＤＩＮはＮ
ＯＲ９の一方の入力に入力される。さらに、インバータ
１１を介してＤＩＮの反転データがＮＯＲ１０の一方の
入力端子に入力される。ＮＯＲ９、ＮＯＲ１０の他方の
入力端子には信号ＯＥが入力される。
記憶装置を例にとって本発明の実施形態の説明を行う。
図１においてＱＰ１、ＱＰ２〜ＱＰｎは、スイッチング
素子、たとえば、Ｐチャネル型ＭＯＳトランジスタであ
り、抵抗Ｒ１、Ｒ２〜Ｒｎを介してＶＤＤと出力端子Ｄ
ｏｕｔとの間に並列に接続されている。ＱＮ１、ＱＮ２
〜ＱＮｎは、スイッチング素子、たとえばＮチャネル型
ＭＯＳトランジスタであり、抵抗ｒ１、ｒ２〜ｒｎを介
してＶＳＳと出力端子Ｄｏｕｔとの間に並列に接続され
る。前記Ｐチャネル型ＭＯＳトランジスタＱＰ１、ＱＰ
２〜ＱＰｎのゲートはインバータ８の出力が入力され
る。前記Ｎチャネル型ＭＯＳトランジスタＱＮ１、ＱＮ
２〜ＱＮｎのゲートはＮＯＲ１０の出力が入力される。
また、内部のメモリセルより読み出すデータＤＩＮはＮ
ＯＲ９の一方の入力に入力される。さらに、インバータ
１１を介してＤＩＮの反転データがＮＯＲ１０の一方の
入力端子に入力される。ＮＯＲ９、ＮＯＲ１０の他方の
入力端子には信号ＯＥが入力される。
【００１０】このとき、Ｐチャネル型ＭＯＳトランジス
タＱＰ１、ＱＰ２〜ＱＰｎのトランジスタ特性は同一で
あると仮定する。前記抵抗Ｒ１、Ｒ２〜Ｒｎ、抵抗ｒ
１、ｒ２〜ｒｎは、Ｒ１≠Ｒ２≠・・・≠Ｒｎ、ｒ１≠
ｒ２≠・・・≠ｒｎとする。
タＱＰ１、ＱＰ２〜ＱＰｎのトランジスタ特性は同一で
あると仮定する。前記抵抗Ｒ１、Ｒ２〜Ｒｎ、抵抗ｒ
１、ｒ２〜ｒｎは、Ｒ１≠Ｒ２≠・・・≠Ｒｎ、ｒ１≠
ｒ２≠・・・≠ｒｎとする。
【００１１】ここで出力イネーブル信号ＯＥが論理
「Ｌ」とする。、内部メモリセルから読み出されたデー
タＤＩＮが論理「Ｈ」の時、インバータ８の出力は論理
「Ｈ」となり、前記Ｐチャネル型ＭＯＳトランジスタＱ
Ｐ１、ＱＰ２〜ＱＰｎは非活性の状態となる。ＮＯＲ１
０の出力は論理「Ｈ」となり、前記Ｎチャネル型ＭＯＳ
トランジスタＱＮ１、ＱＮ２〜ＱＮｎは活性化される。
このとき、抵抗ｒ１≠ｒ２≠・・・≠ｒｎであり、トラ
ンジスタにソース抵抗が接続された状態となるため、抵
抗が大きい程Ｖｄ−Ｉｄ特性の非飽和領域の傾きが小さ
くなるため、一番小さい抵抗が接続されたトランジスタ
から順番に活性化され、論理「Ｌ」がＤｏｕｔより出力
される。次にデータＤＩＮが論理「Ｌ」の時、ＮＯＲ１
０の出力は論理「Ｌ」となり、前記Ｎチャネル型ＭＯＳ
トランジスタＱＮ１、ＱＮ２〜ＱＮｎは、非活性状態と
なる。インバータ８の出力は論理「Ｌ」となり、Ｐチャ
ネル型ＭＯＳトランジスタＱＰ１、ＱＰ２〜ＱＰｎは活
性化状態となる。このとき、抵抗Ｒ１≠Ｒ２≠・・・≠
Ｒｎであるので、接続された抵抗の小さい順に活性化さ
れる。以上の様に、活性化されるトランジスタのソース
側の抵抗が異なるため同時にオン状態にならず、それぞ
れオンするタイミングが異なるため、出力負荷の充放電
電流によるノイズを分散させる事によりノイズのピーク
を押さえる事が可能となる。
「Ｌ」とする。、内部メモリセルから読み出されたデー
タＤＩＮが論理「Ｈ」の時、インバータ８の出力は論理
「Ｈ」となり、前記Ｐチャネル型ＭＯＳトランジスタＱ
Ｐ１、ＱＰ２〜ＱＰｎは非活性の状態となる。ＮＯＲ１
０の出力は論理「Ｈ」となり、前記Ｎチャネル型ＭＯＳ
トランジスタＱＮ１、ＱＮ２〜ＱＮｎは活性化される。
このとき、抵抗ｒ１≠ｒ２≠・・・≠ｒｎであり、トラ
ンジスタにソース抵抗が接続された状態となるため、抵
抗が大きい程Ｖｄ−Ｉｄ特性の非飽和領域の傾きが小さ
くなるため、一番小さい抵抗が接続されたトランジスタ
から順番に活性化され、論理「Ｌ」がＤｏｕｔより出力
される。次にデータＤＩＮが論理「Ｌ」の時、ＮＯＲ１
０の出力は論理「Ｌ」となり、前記Ｎチャネル型ＭＯＳ
トランジスタＱＮ１、ＱＮ２〜ＱＮｎは、非活性状態と
なる。インバータ８の出力は論理「Ｌ」となり、Ｐチャ
ネル型ＭＯＳトランジスタＱＰ１、ＱＰ２〜ＱＰｎは活
性化状態となる。このとき、抵抗Ｒ１≠Ｒ２≠・・・≠
Ｒｎであるので、接続された抵抗の小さい順に活性化さ
れる。以上の様に、活性化されるトランジスタのソース
側の抵抗が異なるため同時にオン状態にならず、それぞ
れオンするタイミングが異なるため、出力負荷の充放電
電流によるノイズを分散させる事によりノイズのピーク
を押さえる事が可能となる。
【００１２】図２を用いて本発明の第２の実施形態の説
明を行う。図２においてＰチャネル型ＭＯＳトランジス
タＱＰ１、ＱＰ２〜ＱＰｎ、Ｎチャネル型ＭＯＳトラン
ジスタＱＮ１、ＱＮ２〜ＱＮｎ、出力バッファ駆動信号
発生回路を構成するインバータ８、１１、ＮＯＲ９、１
０は第１の実施形態と同一であるので詳細な説明は省略
する。インバータ８の出力と前記Ｐチャネル型ＭＯＳト
ランジスタＱＰ１、ＱＰ２〜ＱＰｎのそれぞれのゲート
電極との間に抵抗ＲＧ１、ＲＧ２〜ＲＧｎがそれぞれ接
続されている。また、ＮＯＲ１０の出力と前記とＮチャ
ネル型ＭＯＳトランジスタＱＮ１、ＱＮ２〜ＱＮｎのゲ
ート電極との間にそれぞれ、抵抗ｒｇ１、ｒｇ２〜ｒｇ
ｎが接続される。
明を行う。図２においてＰチャネル型ＭＯＳトランジス
タＱＰ１、ＱＰ２〜ＱＰｎ、Ｎチャネル型ＭＯＳトラン
ジスタＱＮ１、ＱＮ２〜ＱＮｎ、出力バッファ駆動信号
発生回路を構成するインバータ８、１１、ＮＯＲ９、１
０は第１の実施形態と同一であるので詳細な説明は省略
する。インバータ８の出力と前記Ｐチャネル型ＭＯＳト
ランジスタＱＰ１、ＱＰ２〜ＱＰｎのそれぞれのゲート
電極との間に抵抗ＲＧ１、ＲＧ２〜ＲＧｎがそれぞれ接
続されている。また、ＮＯＲ１０の出力と前記とＮチャ
ネル型ＭＯＳトランジスタＱＮ１、ＱＮ２〜ＱＮｎのゲ
ート電極との間にそれぞれ、抵抗ｒｇ１、ｒｇ２〜ｒｇ
ｎが接続される。
【００１３】このとき、Ｐチャネル型ＭＯＳトランジス
タＱＰ１、ＱＰ２〜ＱＰｎのトランジスタ特性は同一で
あると仮定する。前記抵抗ＲＧ１、ＲＧ２〜ＲＧｎ、抵
抗ｒｇ１、ｒｇ２〜ｒｇｎは、ＲＧ１≠ＲＧ２≠・・・
≠ＲＧｎ、ｒｇ１≠ｒｇ２≠・・・≠ｒｇｎとする。
タＱＰ１、ＱＰ２〜ＱＰｎのトランジスタ特性は同一で
あると仮定する。前記抵抗ＲＧ１、ＲＧ２〜ＲＧｎ、抵
抗ｒｇ１、ｒｇ２〜ｒｇｎは、ＲＧ１≠ＲＧ２≠・・・
≠ＲＧｎ、ｒｇ１≠ｒｇ２≠・・・≠ｒｇｎとする。
【００１４】ここで出力イネーブル信号ＯＥが論理
「Ｌ」とする。内部メモリセルから読み出されたデータ
ＤＩＮが論理「Ｈ」の時、インバータ８の出力は論理
「Ｈ」となり、前記Ｐチャネル型ＭＯＳトランジスタＱ
Ｐ１、ＱＰ２〜ＱＰｎは非活性の状態となる。ＮＯＲ１
０の出力は論理「Ｈ」となり、前記Ｎチャネル型ＭＯＳ
トランジスタＱＮ１、ＱＮ２〜ＱＮｎは活性化される。
このとき、抵抗ｒｇ１≠ｒｇ２≠・・・≠ｒｇｎであ
り、接続された抵抗が大きいトランジスタ程Ｖｇ−Ｉｄ
特性の非飽和領域での傾きが小さくなるため、一番小さ
い抵抗が接続されたトランジスタから順番に活性化さ
れ、論理「Ｌ」がＤｏｕｔより出力される。次にデータ
ＤＩＮが論理「Ｌ」の時、ＮＯＲ１０の出力は論理
「Ｌ」となり、前記Ｎチャネル型ＭＯＳトランジスタＱ
Ｎ１、ＱＮ２〜ＱＮｎは、非活性状態となる。インバー
タ８の出力は論理「Ｌ」となり、Ｐチャネル型ＭＯＳト
ランジスタＱＰ１、ＱＰ２〜ＱＰｎは活性化状態とな
る。このとき、抵抗ＲＧ１≠ＲＧ２≠・・・≠ＲＧｎで
あるので、接続された抵抗の小さい順に活性化される。
以上の様に、活性化されるトランジスタが同時にオン状
態にならず、それぞれオンするタイミングが異なるた
め、出力負荷の充放電電流によるノイズを分散させる事
によりノイズのピークを押さえる事が可能となる。
「Ｌ」とする。内部メモリセルから読み出されたデータ
ＤＩＮが論理「Ｈ」の時、インバータ８の出力は論理
「Ｈ」となり、前記Ｐチャネル型ＭＯＳトランジスタＱ
Ｐ１、ＱＰ２〜ＱＰｎは非活性の状態となる。ＮＯＲ１
０の出力は論理「Ｈ」となり、前記Ｎチャネル型ＭＯＳ
トランジスタＱＮ１、ＱＮ２〜ＱＮｎは活性化される。
このとき、抵抗ｒｇ１≠ｒｇ２≠・・・≠ｒｇｎであ
り、接続された抵抗が大きいトランジスタ程Ｖｇ−Ｉｄ
特性の非飽和領域での傾きが小さくなるため、一番小さ
い抵抗が接続されたトランジスタから順番に活性化さ
れ、論理「Ｌ」がＤｏｕｔより出力される。次にデータ
ＤＩＮが論理「Ｌ」の時、ＮＯＲ１０の出力は論理
「Ｌ」となり、前記Ｎチャネル型ＭＯＳトランジスタＱ
Ｎ１、ＱＮ２〜ＱＮｎは、非活性状態となる。インバー
タ８の出力は論理「Ｌ」となり、Ｐチャネル型ＭＯＳト
ランジスタＱＰ１、ＱＰ２〜ＱＰｎは活性化状態とな
る。このとき、抵抗ＲＧ１≠ＲＧ２≠・・・≠ＲＧｎで
あるので、接続された抵抗の小さい順に活性化される。
以上の様に、活性化されるトランジスタが同時にオン状
態にならず、それぞれオンするタイミングが異なるた
め、出力負荷の充放電電流によるノイズを分散させる事
によりノイズのピークを押さえる事が可能となる。
【００１５】上記図１、図２の実施形態の説明では、出
力バッファの負荷側のトランジスタがＰチャネル型ＭＯ
Ｓトランジスタを使用した場合について説明したが、Ｎ
チャネル型を使用する事も可能である。また、トランジ
スタ（ＱＰ１、ＱＰ２〜ＱＰｎあるいはＱＮ１、ＱＮ２
〜ＱＮｎ）のソース側に抵抗を接続した場合を例にとっ
て説明したが、ドレイン側に接続しても同様の効果が得
られる。
力バッファの負荷側のトランジスタがＰチャネル型ＭＯ
Ｓトランジスタを使用した場合について説明したが、Ｎ
チャネル型を使用する事も可能である。また、トランジ
スタ（ＱＰ１、ＱＰ２〜ＱＰｎあるいはＱＮ１、ＱＮ２
〜ＱＮｎ）のソース側に抵抗を接続した場合を例にとっ
て説明したが、ドレイン側に接続しても同様の効果が得
られる。
【００１６】ここで、図３を参照して上記実施形態の説
明で示したトランジスタ（ＱＰ１、ＱＰ２〜ＱＰｎある
いはＱＮ１、ＱＮ２〜ＱＮｎ）のオンタイミングのずれ
量について補足する。実線１はトランジスタのオンタイ
ミングを変化させない時の「Ｌ」出力波形であり、点線
２はトランジスタのオンタイミングを変化させた場合の
「Ｌ」出力波形である。波線は出力判定レベルである。
実線１のアクセス時間はノイズによるリバウンドにより
Ａ’がアクセス時間となる。点線２の場合Ｂがアクセス
時間となる。実線１のノイズによるリバウンドの幅は通
常数ｎ秒〜数十ｎ秒程度であり、トランジスタのオンタ
イミングのずれはＢがＡ’を越えてしまうようだと効果
がなくなるため、数ｎ秒以下になる様に抵抗Ｒ１、Ｒ２
〜Ｒｎ、ｒ１、ｒ２〜ｒｎ、ＲＧ１、ＲＧ２〜ＲＧｎ、
ｒｇ１、ｒｇ２〜ｒｇｎの値を設定する必要がある。さ
らに、抵抗Ｒ１、Ｒ２〜Ｒｎ、ｒ１、ｒ２〜ｒｎ、ＲＧ
１、ＲＧ２〜ＲＧｎ、ｒｇ１、ｒｇ２〜ｒｇｎの値は、
トランジスタ自体（ＱＰ１、ＱＰ２〜ＱＰｎあるいはＱ
Ｎ１、ＱＮ２〜ＱＮｎ）のオン抵抗よりも大きくする必
要があるのは言うまでもない。
明で示したトランジスタ（ＱＰ１、ＱＰ２〜ＱＰｎある
いはＱＮ１、ＱＮ２〜ＱＮｎ）のオンタイミングのずれ
量について補足する。実線１はトランジスタのオンタイ
ミングを変化させない時の「Ｌ」出力波形であり、点線
２はトランジスタのオンタイミングを変化させた場合の
「Ｌ」出力波形である。波線は出力判定レベルである。
実線１のアクセス時間はノイズによるリバウンドにより
Ａ’がアクセス時間となる。点線２の場合Ｂがアクセス
時間となる。実線１のノイズによるリバウンドの幅は通
常数ｎ秒〜数十ｎ秒程度であり、トランジスタのオンタ
イミングのずれはＢがＡ’を越えてしまうようだと効果
がなくなるため、数ｎ秒以下になる様に抵抗Ｒ１、Ｒ２
〜Ｒｎ、ｒ１、ｒ２〜ｒｎ、ＲＧ１、ＲＧ２〜ＲＧｎ、
ｒｇ１、ｒｇ２〜ｒｇｎの値を設定する必要がある。さ
らに、抵抗Ｒ１、Ｒ２〜Ｒｎ、ｒ１、ｒ２〜ｒｎ、ＲＧ
１、ＲＧ２〜ＲＧｎ、ｒｇ１、ｒｇ２〜ｒｇｎの値は、
トランジスタ自体（ＱＰ１、ＱＰ２〜ＱＰｎあるいはＱ
Ｎ１、ＱＮ２〜ＱＮｎ）のオン抵抗よりも大きくする必
要があるのは言うまでもない。
【００１７】本発明において、従来の技術に示されるよ
うなタイミング遅延回路等は必要ないためレイアウト面
積を削減する事が可能である。また前記抵抗Ｒ１、Ｒ２
〜Ｒｎ、抵抗ｒ１、ｒ２〜ｒｎ、ＲＧ１、ＲＧ２〜ＲＧ
ｎ、ｒｇ１、ｒｇ２〜ｒｇｎは、ポリシリコン配線、ポ
リサイド配線等を使用する事により簡単にレイアウト上
に配置する事が可能でありさらにはコンタクトの数によ
り抵抗値を変化させる事も可能である。さらにレイアウ
トのみで抵抗を変化させる事が困難な場合は前記ポリシ
リコン配線、ポリサイド配線のイオン打ち込み量をマス
クにより打ち分ける事も可能である。また、トランジス
タ自信の特性を変化（例えばＶｔｈ、ゲート膜厚、拡散
抵抗等）させる必要がないためプロセス工程数の増加も
ない。また試作時の特性合わせ込みのために、各トラン
ジスタに接続される抵抗も複数あらかじめ配置する事に
よりレーザ加工やイオンビームを用いた加工が可能にな
り、適正な抵抗を配置する事が簡単に実現できる。
うなタイミング遅延回路等は必要ないためレイアウト面
積を削減する事が可能である。また前記抵抗Ｒ１、Ｒ２
〜Ｒｎ、抵抗ｒ１、ｒ２〜ｒｎ、ＲＧ１、ＲＧ２〜ＲＧ
ｎ、ｒｇ１、ｒｇ２〜ｒｇｎは、ポリシリコン配線、ポ
リサイド配線等を使用する事により簡単にレイアウト上
に配置する事が可能でありさらにはコンタクトの数によ
り抵抗値を変化させる事も可能である。さらにレイアウ
トのみで抵抗を変化させる事が困難な場合は前記ポリシ
リコン配線、ポリサイド配線のイオン打ち込み量をマス
クにより打ち分ける事も可能である。また、トランジス
タ自信の特性を変化（例えばＶｔｈ、ゲート膜厚、拡散
抵抗等）させる必要がないためプロセス工程数の増加も
ない。また試作時の特性合わせ込みのために、各トラン
ジスタに接続される抵抗も複数あらかじめ配置する事に
よりレーザ加工やイオンビームを用いた加工が可能にな
り、適正な抵抗を配置する事が簡単に実現できる。
【００１８】以上に示した実施形態において、出力バッ
ファのトランジスタサイズは同一の物と仮定したが、ト
ランジスタサイズをそれぞれ変えて、本発明と組み合わ
せる事も可能であるし、Ｖｔｈやゲート膜厚を変えて、
本発明と組み合わせる事も可能である。
ファのトランジスタサイズは同一の物と仮定したが、ト
ランジスタサイズをそれぞれ変えて、本発明と組み合わ
せる事も可能であるし、Ｖｔｈやゲート膜厚を変えて、
本発明と組み合わせる事も可能である。
【００１９】
【発明の効果】本発明において、従来の技術に示される
ようなタイミング遅延回路等は必要ないためレイアウト
面積を削減する事が可能であり、活性化されるトランジ
スタに接続された抵抗が異なるため同時にオン状態にな
らず、それぞれオンするタイミングが異なるため、出力
負荷の充放電電流によるノイズを押さえる事が可能とな
る。これにより、出力判定レベルを越える電源のリバウ
ンドによるアクセス遅れや、電源に乗ったノイズによる
入力バッファ回路のロジックレベル変動等によるアクセ
ス遅れの改善が可能となる。
ようなタイミング遅延回路等は必要ないためレイアウト
面積を削減する事が可能であり、活性化されるトランジ
スタに接続された抵抗が異なるため同時にオン状態にな
らず、それぞれオンするタイミングが異なるため、出力
負荷の充放電電流によるノイズを押さえる事が可能とな
る。これにより、出力判定レベルを越える電源のリバウ
ンドによるアクセス遅れや、電源に乗ったノイズによる
入力バッファ回路のロジックレベル変動等によるアクセ
ス遅れの改善が可能となる。
【図１】本発明の第１の実施形態を説明する図。
【図２】本発明の第２の実施形態を説明する図。
【図３】本発明の第３の実施形態を説明する図。
【図４】本発明に係わる従来技術を説明する図。
ＱＰ１〜ＱＰｎ、Ｑ１〜Ｑ４・・・Ｐチャネル型ＭＯＳ
トランジスタ ＱＮ１〜ＱＮｎ・・・Ｎチャネル型ＭＯＳトランジスタ ５、６、７、８、１１・・・インバータ １、２、３、４、９、１０・・・ＮＯＲ
トランジスタ ＱＮ１〜ＱＮｎ・・・Ｎチャネル型ＭＯＳトランジスタ ５、６、７、８、１１・・・インバータ １、２、３、４、９、１０・・・ＮＯＲ
Claims (3)
- 【請求項１】データを出力するための出力バッファ回路
を有し、前記出力バッファ回路が、第１の電源と第２の
電源との間に直列に接続された第１のスイッチング素子
及び第２のスイッチング素子とを有し、前記第１及び前
記第２のスイッチング素子がそれぞれ複数個のスイッチ
ング素子を並列に接続してなる半導体装置において、前
記複数個のスイッチング素子と前記電源との間に直列
に、それぞれ値の異なる抵抗を接続してなることを特徴
とする半導体装置。 - 【請求項２】データを出力するための出力バッファ回路
を有し、前記出力バッファ回路が、第１の電源と第２の
電源との間に直列に接続された第１のスイッチング素子
及び第２のスイッチング素子とを有し、前記第１及び前
記第２のスイッチング素子がそれぞれ複数個のスイッチ
ング素子を並列に接続してなる半導体装置において、前
記複数個のスイッチング素子のゲート電極と前記複数個
のスイッチング素子のゲートを制御するための駆動信号
発生回路との間に、それぞれ値の異なる抵抗を接続して
なることを特徴とする半導体装置。 - 【請求項３】請求項１、又は請求項２に記載された半導
体装置が有する抵抗の抵抗値は、前記第１あるいは、前
記第２のスイッチング素子を形成する複数個のスイッチ
ング素子のオンタイミングのずれがそれぞれ数ナノ秒以
下となる様な値を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255187A JPH10107607A (ja) | 1996-09-26 | 1996-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255187A JPH10107607A (ja) | 1996-09-26 | 1996-09-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107607A true JPH10107607A (ja) | 1998-04-24 |
Family
ID=17275252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255187A Withdrawn JPH10107607A (ja) | 1996-09-26 | 1996-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107607A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280411B2 (en) | 2002-11-28 | 2007-10-09 | Kabushiki Kaisha Toshiba | Output buffer circuit and semiconductor memory using the same |
| JP2009152865A (ja) * | 2007-12-20 | 2009-07-09 | Nec Electronics Corp | 終端回路 |
-
1996
- 1996-09-26 JP JP8255187A patent/JPH10107607A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280411B2 (en) | 2002-11-28 | 2007-10-09 | Kabushiki Kaisha Toshiba | Output buffer circuit and semiconductor memory using the same |
| USRE41838E1 (en) | 2002-11-28 | 2010-10-19 | Kabushiki Kaisha Toshiba | Output buffer circuit and semiconductor memory using the same |
| JP2009152865A (ja) * | 2007-12-20 | 2009-07-09 | Nec Electronics Corp | 終端回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |