CN100377257C - 半导体存储器件 - Google Patents

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CN100377257C CNB2004100352929A CN200410035292A CN100377257C CN 100377257 C CN100377257 C CN 100377257C CN B2004100352929 A CNB2004100352929 A CN B2004100352929A CN 200410035292 A CN200410035292 A CN 200410035292A CN 100377257 C CN100377257 C CN 100377257C
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Abstract

本发明公开了一种包括多个含有连接在多个字线和多个位线对之间的多个存储单元的存储单元阵列块的半导体存储器件，该器件包括：每一个存储器单元阵列块，包括具有响应多个写控制信号而传送数据的多个第一传输晶体管和响应多个读控制信号而传送数据的多个第二传输晶体管的列选择电路；以及预充电和写控制电路，用于在预充电操作期间响应预充电使能信号对读出位线对进行预充电和均衡、在读操作期间响应写使能信号和多个列选择信号而产生多个读控制信号、并且在写操作期间响应块选择信号、写使能信号、预充电使能信号和多个列选择信号产生多个写控制信号。因此，由于在写操作期间不操作读出位线对，所以降低了功率消耗。

Description

半导体存储器件
本申请要求在2003年2月24日提交的韩国专利申请第2003-11492号的优先权，其公开内容通过整体引用结合于此。
技术领域
本发明涉及一种半导体存储器件，更具体地，涉及一种嵌入在在片系统(SOC，system-on-chip)内的半导体存储器件。
背景技术
嵌入在常规在片系统(SOC)内的半导体存储器件的操作包括预充电操作、写操作和读操作。在写操作和读操作之前，预充电操作响应预充电使能信号将位线对和读出位线对(sense bit line pairs)预充电至预充电电压电平。写操作响应写使能信号通过写入位线对和位线对将数据写入到所选择的存储单元中。读操作响应读使能信号通过位线对和读出位线对读取存储在所选择的存储单元中的数据。
常规半导体存储器件的列选择电路包括连接到位线和反相位线的PMOS晶体管和NMOS晶体管。对于读操作，连接在位线对和读出位线对之间的PMOS晶体管导通，从而通过位线对和读出位线对读取存储在所选择的存储单元中的数据。对于写操作，连接在位线对和写入位线对之间的NMOS晶体管以及连接在位线对和读出位线对之间的PMOS晶体管导通，从而通过写入位线对和位线对将写数据写入到所选择的存储单元中。
因此，由于对于写操作含有列选择电路的PMOS晶体管和NMOS晶体管都导通，所以读出位线对以及写入位线对和位线对都进行操作。因此，常规半导体器件具有在写操作期间功率消耗增加的问题。
发明内容
本发明的一个目的是提供一种半导体存储器件，其能在写操作期间降低功率消耗。
为了取得上述目的，本发明的优选实施例提供了一种半导体存储器件，包括多个存储单元阵列块，所述多个存储单元阵列块中的每一个含有连接在多个字线和多个位线对之间的多个存储单元；和控制信号产生电路，响应于命令信号而产生预充电使能信号、读出放大器使能信号和写使能信号，所述多个存储器单元阵列块的每一个包括具有多个第一传输晶体管和多个第二传输晶体管的列选择电路，所述多个第一传输晶体管用于响应多个写控制信号在多个位线对中所选择的位线对和写入位线对之间传送数据，所述多个第二传输晶体管用于响应多个读控制信号在所选择的位线对和读出位线对之间传送数据；读出放大器，响应于读出放大器使能信号而放大读出位线对的数据，以在读操作中传送读数据线对；以及预充电和写控制电路，用于在预充电操作期间响应预充电使能信号对读出位线对进行预充电和均衡，在读操作期间响应写使能信号和多个列选择信号产生多个读控制信号，并且在写操作期间响应块选择信号、写使能信号、预充电使能信号和多个列选择信号产生多个写控制信号，其中在预充电操作期间所有的多个第一和第二传输晶体管都截止，并且其中在写操作期间多个第一和第二传输晶体管中所选择的第一传输晶体管导通，以在选择位线对和写位线对之间传送数据。
预充电和写控制电路包括：用于响应预充电使能信号对读出位线进行预充电和均衡的预充电和均衡电路；通过结合块选择信号、写使能信号和预充电使能信号来产生写信号的写信号产生电路；通过结合多个列选择信号和写使能信号来产生多个读控制信号的读控制信号产生电路；以及通过结合多个列选择信号和写信号来产生多个写控制信号的写控制信号产生电路。
本发明还提供了一种半导体存储器件，包括多个存储单元阵列块，所述多个存储单元阵列块中的每一个含有连接在多个字线和多个位线对之间的多个存储单元；和控制信号产生电路，响应于命令信号而产生预充电使能信号、读出放大器使能信号和写使能信号，多个存储器单元阵列块中的每一个包括：具有多个第一传输晶体管和多个第二传输晶体管的列选择电路，所述多个第一传输晶体管用于响应多个写控制信号在多个位线对中所选择的位线对和写入位线对之间传送数据，所述多个第二传输晶体管用于响应多个读控制信号在所选择的位线对和读出位线对之间传送数据；读出放大器，响应于读出放大器使能信号而放大读出位线对的数据，以在读操作中传送读数据线对；以及预充电和写控制电路，用于在预充电操作期间响应预充电使能信号均衡读出位线对，在读操作期间响应写使能信号、预充电使能信号和多个列选择信号产生多个读控制信号，并且在写操作期间响应块选择信号、写使能信号、预充电使能信号和多个列选择信号产生多个写控制信号，其中在预充电操作期间多个第二传输晶体管导通，并且其中在写操作期间多个第一和第二传输晶体管中所选择的第一传输晶体管导通。
预充电和写控制电路包括：用于响应预充电使能信号来均衡读出位线对的均衡电路；通过结合块选择信号、写使能信号和预充电使能信号来产生写信号的写信号产生电路；通过结合多个列选择信号、写使能信号和预充电使能信号来产生多个读控制信号的读控制信号产生电路；以及通过结合多个列选择信号和写信号来产生多个写控制信号的写控制信号产生电路。
附图说明
为了更加完全地理解本发明及其有益效果，现在结合附图进行下面的描述，其中相同的参考数字指示相同的部件，其中：
图1是示例常规半导体存储器件的方框图；
图2是示例图1的常规半导体存储器件的预充电和写控制电路的电路图；
图3是示例图2的预充电和写控制电路的操作的时序图；
图4是示例依照本发明实施例的预充电和写控制电路的电路图；
图5是示例图4的预充电和写控制电路的操作的时序图；
图6是示例依照本发明另一个实施例的预充电和写控制电路的电路图；
图7是示例图6的预充电和写控制电路的操作的时序图。
具体实施方式
现在将详细描述在附图中图解了其示例的本发明的优选实施例。
图1是示例常规半导体存储器件的方框图。图1的半导体存储器件包括行解码器10、控制信号产生电路12、列解码器14、预充电电路16-1至16-k、存储单元阵列块18-1至18-k、列选择电路20-1至20-k、预充电和写控制电路22-1至22-k以及读出放大器24-1至24-k。
在图1中，每个预充电电路16-1至16-k包括用于对位线对(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)进行预充电的预充电电路(16-11～16-14)至(16-k1～16-k4)。存储单元阵列块18-1至18-k中的每一个包括连接在字线WL1至WLm和位线对(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)之间的存储单元MC。每个列选择电路20-1至20-k包括含有NMOS晶体管和PMOS晶体管的CMOS传输门(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)，其中所述NMOS晶体管连接在位线对(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)和写入位线对(WBL1，WBL1B)之间，所述PMOS晶体管连接在位线对(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)和读出位线对(SBL1，SBL1B)之间。在CMOS传输门(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)中，PMOS晶体管响应各自的读控制信号(re11～re14)至(rek1～rek4)而导通，NMOS晶体管响应各自的写控制信号(we11～we14)至(wek1～wek4)而导通。
下面说明图1的半导体存储器件的元件的功能。
行解码器10解码行地址XA以产生字线选择信号WL1至WLm。控制信号产生电路12接收指令信号COM以产生预充电使能信号PEN、读出放大器使能信号SEN和写使能信号WEN。列解码器14解码2-位列地址YA以产生列选择信号UY1至UY4。在预充电操作期间，预充电电路(16-11～16-14)至(16-k1～16-k4)中的每一个响应预充电使能信号PEN将位线对(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)预充电到预充电电压电平。在读操作期间，CMOS传输门(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)中的每一个的每个PMOS晶体管响应各自的读控制信号(re11～re14)至(rek1～rek4)而导通，以将位线对(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)的数据传送到各自的读出位线对(SBL1，SBL1B)至(SBLk，SBLkB)。在写操作期间，CMOS传输门(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)中的每一个的每个NMOS晶体管响应各自的写控制信号(we11～we14)至(wek1～wek4)而导通，以将各自的写入位线对(WBL1，WBL1B)的数据传送到各自的位线对(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)。每个读出放大器24-1至24-k响应读出放大使能信号SEN而导通，以放大每个读出位线对(SBL1，SBL1B)至(SBLk，SBLkB)的信号差，然后分别把它们传送到读位线对(RBL1，RBL1B)至(RBLk，RBLkB)。每个预充电和写控制信号22-1至22-k响应预充电使能信号PEN产生预充电控制信号、响应写使能信号WEN和块选择信号LY1至LYk产生写控制信号(we11～we14)至(wek1～wek4)、以及响应列选择信号(UY11～UY14)至(UYk1～UYk4)产生读控制信号(re11～re14)至(rek1～rek4)。在预充电操作期间，CMOS传输门(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)的PMOS晶体管响应读控制信号(re11～re14)至(rek1～rek4)而导通，以将位线对(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)和读出位线对(SBL1，SBL1B)至(SBLk，SBLkB)预充电到预充电电压电平，并响应预充电控制信号来使读出位线对(SBL1，SBL1B)至(SBLk，SBLkB)均衡。在读操作期间，从CMOS传输门(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)之中选择的CMOS传输门的PMOS晶体管响应读控制信号(re11～re14)至(rek1～rek4)而导通，以将所选择的位线对的数据传送到读出位线对(SBL1，SBL1B)至(SBLk，SBLkB)。在写操作期间，从CMOS传输门(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)之中选择的CMOS传输门的PMOS晶体管和NMOS晶体管响应写控制信号(we11～we14)至(wek1～wek4)而导通，以将写入位线对(WBL1，WBL1B)至(WBLk，WBLkB)的数据传送到所选择的位线对。这里，因为所选择的CMOS传输门的PMOS晶体管被导通，所以传送到所选择的位线对的数据还通过PMOS晶体管被传送到读出位线对(SBL1，SBL1B)至(SBLk，SBLkB)。
由于上述原因，在写操作期间，常规半导体存储器件操作读出位线对以及写入位线对和位线对，并因此存在功率消耗增加的问题。
图2是示例图1的常规半导体存储器件的预充电和写控制电路的电路图。图2的预充电和写控制电路包括PMOS晶体管P1、反相器I1至I8、或非(NOR)门NOR1至NOR5和与非(NAND)门NA。
图2示出了图1的预充电和写控制电路22-1的结构，并且图1的其它预充电和写控制电路具有和图2中相同的结构。
图3是示例图2的预充电和写控制电路的操作的时序图。参考图3说明图2的预充电和写控制电路的操作。
在预充电时间周期T1期间，当产生具有“低”电平的预充电使能信号PEN、具有“高”电平的写使能信号WEN、具有“高”电平的块选择信号LY1、具有“高”电平的列选择信号UY1至UY4时，反相器I5和I6产生具有“低”电平的预充电控制信号PRE。NOR门NOR1产生具有“高”电平的信号，并且NAND门NA1产生具有“高”电平的写信号WE。反相器I1、I2、17和18使具有“高”电平的列选择信号UY1至UY4反相，以产生具有“低”电平的读控制信号re11至re14。NOR门NOR2至NOR5产生具有“低”电平的写控制信号we11至we14。
换句话说，在预充电操作期间，产生具有“低”电平的读控制信号re11至re14和具有“低”电平的写控制信号we11至we14，以导通CMOS传输门(C11，C11B)至(C14，C14B)的PMOS晶体管。结果，通过图1的预充电电路16-11至16-14将位线对(BL11，BL11B)至(BL14，BL14B)和读出位线对(SBL1，SBL1B)预充电至预充电电压电平，并且PMOS晶体管P1响应具有“低”电平的预充电控制信号PRE而导通，从而使读出位线对SBL1、SBL1B均衡。尽管没有说明，其它的存储器单元阵列块也执行同样的功能。
在写时间周期T2期间，当产生具有“高”电平的预充电使能信号PEN、具有“高”电平的写使能信号WEN、具有“高”电平的块选择信号LY1、具有“高”电平的列选择信号UY1和具有“低”电平的列选择信号UY2至UY4时，反相器I5和I6产生具有“高”电平的预充电控制信号PRE，并且PMOS晶体管P1被截止。NOR门NOR1产生具有“高”电平的信号，并且NAND门NA1产生具有“低”电平的写信号WE。反相器I1使具有“高”电平的列选择信号UY1反相，以产生具有“低”电平的读控制信号re11，反相器I2、I7和I8使具有“低”电平的列选择信号UY2至UY4反相，以产生具有“高”电平的读控制信号re12至re14。NOR门NOR2产生具有“高”电平的写控制信号we11，并且NOR门NOR3至NOR5产生具有“低”电平的写控制信号we12至we14。
换句话说，在写操作期间，产生具有“低”电平的读控制信号re11和具有“高”电平的写控制信号we11，以导通图1的CMOS传输门(C11，C11B)的PMOS晶体管和NMOS晶体管两者。并且，产生具有“高”电平的读控制信号re12至re14和具有“低”电平的写控制信号we12至we14，以截止图1的CMOS传输门(C12B，C12)至(C14B，C14)。
结果，通过写入位线对(WBL1B，WBL1)传送的数据通过CMOS传输门(C11，C11B)的NMOS晶体管被传送到位线对(BL11，BL11B)。这里，因为CMOS传输门(C11，C11B)的PMOS晶体管被导通，所以位线对(BL11，BL11B)的数据还被传送到读出位线对(SBL1，SBL1B)，从而在写操作期间，由于读出位线对(SBL1，SBL1B)的操作增加了功率消耗。尽管没有说明，其它的存储器单元阵列块也执行同样的功能。
图4是示例依照本发明一个实施例的预充电和写控制电路的电路图。除图2的预充电和写控制电路的结构之外，图4的预充电和写控制电路还包括PMOS晶体管P2和P3以及NAND门NA2至NA5。
图4示出了图1的预充电和写控制电路22-1的结构，并且图1的其它预充电和写控制电路具有与图4中相同的结构。
图5是示例图4的预充电和写控制电路的操作的时序图。参考图5说明图4的预充电和写控制电路的操作。
在预充电时间周期T1期间，当产生具有“低”电平的预充电使能信号PEN、具有“高”电平的写使能信号WEN、具有“高”电平的块选择信号LY1、具有“高”电平的列选择信号UY1至UY4时，反相器I5和I6产生具有“低”电平的预充电控制信号PRE，并且PMOS晶体管P1至P3被导通。NOR门NOR1产生具有“高”电平的信号，并且NAND门NA1产生具有“高”电平的写信号WE。反相器I1、I2、I7和I8使具有“高”电平的列选择信号UY1至UY4反相，以产生具有“低”电平的信号。NAND门NA2至NA5产生具有“高”电平的读控制信号re11至re14。NOR门NOR2至NOR5产生具有“低”电平的写控制信号we11至we14。
换句话说，在预充电操作期间，产生具有“高”电平的读控制信号re11至re14和具有“低”电平的写控制信号we11至we14，以截止图1的所有的CMOS传输门(C11，C11B)至(C14，C14B)。结果，通过图1的预充电电路16-11至16-14预充电位线对(BL11，BL11B)至(BL14，BL14B)，并且PMOS晶体管P1响应具有“低”电平的预充电控制信号PRE而导通，从而将读出位线对SBL1、SBL1B预充电和均衡到预充电电压VPRE电平。尽管没有说明，其它的存储器单元阵列块也执行同样的功能。
在写时间周期T2期间，当产生具有“高”电平的预充电使能信号PEN、具有“高”电平的写使能信号WEN、具有“高”电平的块选择信号LY1、具有“高”电平的列选择信号UY1和具有“低”电平的列选择信号UY2至UY4时，反相器I5和I6产生具有“高”电平的预充电控制信号PRE，并且PMOS晶体管P1至P3被截止。NOR门NOR1产生具有“高”电平的信号，NAND门NA1产生具有“低”电平的写信号WE。反相器I1使具有“高”电平的列选择信号UY1反相，以产生具有“低”电平的信号，反相器I2、I7和I8分别使具有“低”电平的列选择信号UY2至UY4反相，以产生具有“高”电平的信号。NAND门NA2至NA5产生具有“高”电平的读控制信号，NOR门NOR2产生具有“高”电平的写控制信号we11，NOR门NOR3至NOR5产生具有“低”电平的写控制信号we12至we14。
换句话说，在写操作期间，产生具有“低”电平的写控制信号we12至we14和具有“高”电平的读控制信号re12至re14，以截止图1的CMOS传输门(C12，C12B)至(C14B，C14)，并且产生具有“高”电平的读控制信号re11和具有“高”电平的写控制信号we11，以截止CMOS传输门(C11，C11B)的PMOS晶体管而导通NMOS晶体管。
结果，通过写入位线对(WBL1B，WBL1)传送的数据通过CMOS传输门(C11，C11B)的NMOS晶体管被传送到位线对(BL11，BL11B)。这里，因为CMOS传输门(C11，C11B)的PMOS晶体管被截止，所以位线对(BL11，BL11B)的数据不被传送到读出位线对(SBL1，SBL1B)。因此，在写操作的期间，不出现来自读出位线对(SBL1，SBL1B)的操作的功率消耗增加这样的问题。
构造图4的预充电和写控制电路，使得在预充电操作期间所有的CMOS传输门都截止，并且仅仅所选择的CMOS传输门的NMOS晶体管导通而PMOS晶体管截止，以使得传送到所选择的位线对的数据不被传送到读出位线对。
图6是示例依照本发明另一个实施例的预充电和写控制电路的电路图。除图2的预充电和写控制电路结构之外，图6的预充电和写控制电路还包括反相器I9和NOR门NOR6至NOR13。
图6示出了图1的预充电和写控制电路22-1的结构，并且图1的其它预充电和写控制电路具有与图6中相同的结构。
图7是示例图6的预充电和写控制电路的操作的时序图。参考图7说明图6的预充电和写控制电路的操作。
在预充电时间周期T1期间，当产生具有“低”电平的预充电使能信号PEN、具有“高”电平的写使能信号WEN、具有“高”电平的块选择信号LY1、具有“高”电平的列选择信号UY1至UY4时，反相器I5和I6产生具有“低”电平的预充电控制信号PRE，并且PMOS晶体管P1被导通。NOR门NOR1产生具有“高”电平的信号，并且NAND门NA1产生具有“高”电平的写信号WE。反相器I1、I2、I7和I8使具有“高”电平的列选择信号UY1至UY4反相，以产生具有“低”电平的信号。NOR门NOR6至NOR9产生具有“高”电平的信号，并且NOR门NOR10至NOR13产生具有“低”电平的读控制信号re11至re14。NOR门NOR2至NOR5产生具有“低”电平的写控制信号we11至we14。
换句话说，在预充电操作期间，产生具有“低”电平的读控制信号re11至re14和具有“低”电平的写控制信号we11至we14，以导通图1的CMOS传输门(C11，C11B)至(C14，C14B)的所有PMOS晶体管而截止所有的NMOS晶体管。结果，通过图1的预充电电路16-11至16-14将位线对(BL11，BL11B)至(BL14，BL14B)和读出位线对(SBL1，SBL1B)预充电到预充电电压电平，并且PMOS晶体管P1响应具有“低”电平的预充电控制信号PRE而导通，从而使读出位线对SBL1、SBL1B均衡。尽管没有说明，其它的存储器单元阵列块也执行同样的功能。
在写时间周期T2期间，当产生具有“高”电平的预充电使能信号PEN、具有“高”电平的写使能信号WEN、具有“高”电平的块选择信号LY1、具有“高”电平的列选择信号UY1和具有“低”电平的列选择信号UY2至UY4时，反相器I5和I6产生具有“高”电平的预充电控制信号PRE，并且PMOS晶体管P1被截止。NOR门NOR1产生具有“高”电平的信号，并且NAND门NA1产生具有“低”电平的写信号WE。反相器I1使具有“高”电平的列选择信号UY1反相，以产生具有“低”电平的信号，反相器I2、I7和I8分别使具有“低”电平的列选择信号UY2至UY4反相，以产生具有“高”电平的信号。NOR门NOR6至NOR9产生具有“低”电平的信号，NOR门NOR10至NOR13产生具有“高”电平的读控制信号re11至re14。NOR门NOR2产生具有“高”电平的写控制信号we11，NOR门NOR3至NOR5产生具有“低”电平的写控制信号we12至we14。
换句话说，在写操作期间，产生具有“低”电平的写控制信号we12至we14和具有“高”电平的读控制信号re12至re14，以截止图1的CMOS传输门(C12，C12B)至(C14B，C14)，并且产生具有“高”电平的读控制信号re11和具有“高”电平的写控制信号we11，以截止CMOS传输门(C11，C11B)的PMOS晶体管而导通NMOS晶体管。
结果，通过写入位线对(WBL1B，WBL1)传送的数据通过CMOS传输门(C11，C11B)的NMOS晶体管被传送到位线对(BL11，BL11B)，而位线对(BL11，BL11B)的数据不通过CMOS传输门(C11，C11B)的PMOS晶体管而被传送到读出位线对(SBL1，SBL1B)。因此，在写操作的期间，不出现来自读出位线对(SBL1，SBL1B)的操作的功率消耗增加这样的问题。
构造图6的预充电和写控制电路，使得在预充电操作期间CMOS传输门的所有PMOS都截止，以对位线对和读出位线对两者进行预充电，并且在写操作期间仅仅所选择的CMOS传输门的NMOS晶体管导通而PMOS晶体管截止，使得传送到所选择的位线对的数据不被传送到读出位线对。
如这之前所述的，在写操作期间，根据本发明的半导体存储器件仅仅导通列选择电路的所选择的CMOS传输门的NMOS晶体管，从而降低了功率消耗。
虽然已参考本发明的优选实施例具体的示出并描述了本发明，本领域的技术人员应当明白可以在不脱离发明的精神和范围的前提下在形式上和细节上作出前述和其它的改变。

Claims (8)

1.一种半导体存储器件，包括：
多个存储单元阵列块，所述多个存储单元阵列块中的每一个含有连接在多个字线和多个位线对之间的多个存储单元；和
控制信号产生电路，响应于命令信号而产生预充电使能信号、读出放大器使能信号和写使能信号，
所述多个存储器单元阵列块的每一个包括：
具有多个第一传输晶体管和多个第二传输晶体管的列选择电路，所述多个第一传输晶体管用于响应多个写控制信号在多个位线对中所选择的位线对和写入位线对之间传送数据，所述多个第二传输晶体管用于响应多个读控制信号在所选择的位线对和读出位线对之间传送数据；
读出放大器，响应于读出放大器使能信号而放大读出位线对的数据，以在读操作中传送读数据线对；以及
预充电和写控制电路，用于在预充电操作期间响应预充电使能信号对读出位线对进行预充电和均衡，在读操作期间响应写使能信号和多个列选择信号产生多个读控制信号，并且在写操作期间响应块选择信号、写使能信号、预充电使能信号和多个列选择信号产生多个写控制信号，
其中在预充电操作期间所有的多个第一和第二传输晶体管都截止，并且
其中在写操作期间多个第一和第二传输晶体管中所选择的第一传输晶体管导通，以在选择位线对和写位线对之间传送数据。
2.根据权利要求1所述的半导体存储器件，其中多个第一传输晶体管的每一个是NMOS晶体管。
3.根据权利要求1所述的半导体存储器件，其中多个第二传输晶体管的每一个是PMOS晶体管。
4.根据权利要求1所述的半导体存储器件，其中预充电和写控制电路包括：
用于响应预充电使能信号对读出位线进行预充电和均衡的预充电和均衡电路；
通过结合块选择信号、写使能信号和预充电使能信号来产生写信号的写信号产生电路；
通过结合多个列选择信号和写使能信号来产生多个读控制信号的读控制信号产生电路；以及
通过结合多个列选择信号和写信号来产生多个写控制信号的写控制信号产生电路。
5.一种半导体存储器件，包括
多个存储单元阵列块，所述多个存储单元阵列块中的每一个含有连接在多个字线和多个位线对之间的多个存储单元；和
控制信号产生电路，响应于命令信号而产生预充电使能信号、读出放大器使能信号和写使能信号，
多个存储器单元阵列块中的每一个包括：
具有多个第一传输晶体管和多个第二传输晶体管的列选择电路，所述多个第一传输晶体管用于响应多个写控制信号在多个位线对中所选择的位线对和写入位线对之间传送数据，所述多个第二传输晶体管用于响应多个读控制信号在所选择的位线对和读出位线对之间传送数据；
读出放大器，响应于读出放大器使能信号而放大读出位线对的数据，以在读操作中传送读数据线对；以及
预充电和写控制电路，用于在预充电操作期间响应预充电使能信号均衡读出位线对，在读操作期间响应写使能信号、预充电使能信号和多个列选择信号产生多个读控制信号，并且在写操作期间响应块选择信号、写使能信号、预充电使能信号和多个列选择信号产生多个写控制信号，
其中在预充电操作期间多个第二传输晶体管导通，并且
其中在写操作期间多个第一和第二传输晶体管中所选择的第一传输晶体管导通。
6.根据权利要求5所述的半导体存储器件，其中多个第一传输晶体管的每一个是NMOS晶体管。
7.根据权利要求5所述的半导体存储器件，其中多个第二传输晶体管的每一个是PMOS晶体管。
8.根据权利要求5所述的半导体存储器件，其中预充电和写控制电路包括：
用于响应预充电使能信号来均衡读出位线对的均衡电路；
通过结合块选择信号、写使能信号和预充电使能信号来产生写信号的写信号产生电路；
通过结合多个列选择信号、写使能信号和预充电使能信号来产生多个读控制信号的读控制信号产生电路；以及
通过结合多个列选择信号和写信号来产生多个写控制信号的写控制信号产生电路。
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