KR20080030112A - 다중 어드레스, 데이터 및 명령 버스를 갖는 메모리 장치및 방법 - Google Patents

다중 어드레스, 데이터 및 명령 버스를 갖는 메모리 장치및 방법 Download PDF

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Abstract

다이나믹 랜덤 액세스 메모리("DRAM") 장치는 어드레스 멀티플렉서에 의해 외부 어드레스 버스에 선택적으로 연결되는 한 쌍의 내부 어드레스 버스와, 데이터 멀티플렉서에 의해 외부 데이터 버스에 선택적으로 연결되는 한 쌍의 내부 데이터 버스를 포함한다. 상기 DRAM 장치는 상기 내부 어드레스 버스들 중 하나와 상기 내부 데이터 버스들 중 하나를 메모리 셀들의 각각의 뱅크에 선택적으로 연결하는 메모리 셀들의 각 뱅크에 대한 뱅크 멀티플렉서도 포함한다. 명령 디코더에 의해 발생된 선택 신호에 의해서 멀티플렉서들은 상기 명령 디코더에 의해 수신된 각 메모리 명령에 응답하여 내부 어드레스 및 데이터 버스들을 교대로 선택한다.
Figure P1020087004497
DRAM, 어드레스 멀티플렉서, 데이터 멀티플렉서, 어드레스 버스, 데이터 버스, 뱅크, 명령 디코더

Description

다중 어드레스, 데이터 및 명령 버스를 갖는 메모리 장치 및 방법{MEMORY DEVICE AND METHOD HAVING MULTIPLE ADDRESS, DATA AND COMMAND BUSES}
본 발명은 메모리 장치에 관한 것으로, 특히 성능을 향상시키는 다중 내부 버스를 갖는 메모리 장치 및 방법에 관한 것이다.
메모리 대역폭, 즉 데이터가 기입되거나 판독될 수 있는 속도를 최대화하는 것은 메모리 장치 성능에 있어 중요한 요소이다. 메모리 대역폭은 수신된 메모리 명령에 의해 데이터가 호출될 때 그 데이터가 이용될 수 있도록 그 데이터를 프리페치(prefetch)함으로써 어느 정도 증가되었다. 메모리 대역폭 요구가 증가함에 따라 각각의 판독에 대해 프리페치되거나 각각의 기입에 대해 메모리 소자에 적용되는 데이터 량도 지속적으로 증가하였다. 그러나 단순히 프리페치되는 데이터 량을 지속적으로 증가시킨다면 다량의 데이터가 메모리 내의 단일 위치로부터 프리페치되는 결과를 초래한다. 극단적으로 말하면 메모리의 전체 페이지로부터의 데이터가 프리페치될 것이다. 불행히도 단일 위치로부터의 그와 같은 다량의 데이터는 종종 바람직하지 않다. 소량의 데이터를 여러 개의 뱅크로부터 동시에 프리페치할 수 있는 것이 바람직할 것이다. 그렇지만, 다이나믹 랜덤 액세스 메모리("DRAM")와 같은 메모리의 내부 구조는 메모리가 데이터 프리페치 위치에 있어 더 많은 유 연성을 제공하도록 동작하는 것을 방해한다.
통상의 DRAM 장치(10)의 일부가 도 1에 도시되어 있다. DRAM 장치(10)는 외부 어드레스 버스(18)를 통해 뱅크, 행 및 열 어드레스를 수신하는 어드레스 버퍼(14)를 포함한다. 양 방향 데이터 버퍼(20)는 외부 데이터 버스(24)를 통해 기입 데이터를 수신하고, 판독 데이터를 데이터 버스(24)로 출력한다. 마지막으로 명령 디코더(30)는 외부 명령 버스(34)를 통해 판독 명령과 기입 명령과 같은 메모리 명령을 수신하여 디코딩한다. DRAM 장치(10)는 당업자라면 잘 알고 있을 다른 회로도 포함하지만, 간단하게 하기 위하여 그와 같은 회로는 도 1에는 생략되어 있다.
DRAM 장치(10)는, 추가적인 뱅크(도시되지 않음)가 포함될 수 있지만, 제1 및 제2 메모리 어레이 뱅크(40, 44)를 포함한다. 각 뱅크(40, 44)는 행렬로 배열된 많은 메모리 셀을 포함한다. 내부 명령 버스(50)를 통해 명령 디코더(30)로부터 수신된 판독 또는 기입 명령 신호에 응답하여 데이터는 내부 글로벌 데이터 버스(52)를 통해 뱅크들(40, 44) 중 하나에 또는 그로부터 연결된다. 데이터가 기입되는 또는 판독되는 특정의 행은 내부 글로벌 어드레스 버스(54)를 통해 어드레스 버퍼(14)로부터 수신된 행 어드레스에 의해 지정된다. 본 기술 분야에 공지된 바와 같이, 메모리 셀의 어떤 행이 열리면 그 열린 행에서의 메모리 셀에 쉽게 액세스할 수 있다. 그 결과, 열린 행에서의 데이터는 쉽게 프리페치될 수 있다. 뱅크들(40, 44) 중 동일한 뱅크나 상이한 뱅크에서 상이한 행을 여는 데는 실질적으로 더 많은 시간이 소요된다. 데이터가 판독되거나 기입되는 열린 행에서 특정 열 은 어드레스 버퍼(14)로부터 수신된 열 어드레스에 의해 식별된다.
도 1로부터 알 수 있는 바와 같이 DRAM 장치(10)는 단일의 내부 명령 버스(50), 단일의 내부 데이터 버스(52) 및 단일의 내부 어드레스 버스(54)를 갖고 있다. 내부 데이터 버스(52)는 별개의 판독 데이터 및 기입 데이터 경로로 나누어질 수 있지만, 이 데이터 버스(52)는 한 번에 뱅크들(40, 44) 중 하나만을 지원한다. 마찬가지로 단일의 내부 명령 버스(50)와 단일의 내부 어드레스 버스(54)는 뱅크(40, 44) 양쪽을 동시에 어드레스 지정하여 이들에 명령을 제공할 수는 없다. 그 결과, DRAM 장치(10)는 동일한 또는 상이한 뱅크(40, 44)에서 메모리 셀의 상이한 행들로부터 데이터를 동시에 프리페치할 수 없다.
그러므로 메모리 대역폭을 높게 유지하면서 상이한 위치에서 보다 작은 데이터 블록을 프리페치할 수 있도록 동일한 또는 상이한 뱅크에서 메모리 셀들의 상이한 행들을 동시에 액세스하기 위한 방법과 시스템이 필요하다.
메모리 장치 및 방법은 복수의 내부 어드레스 버스와 복수의 내부 데이터 버스를 통해 메모리 장치 내의 복수의 뱅크 내의 데이터를 액세스한다. 제1 메모리 어드레스의 수신에 응답하여, 메모리 장치는 상기 제1 메모리 어드레스에서 메모리 셀의 제1 뱅크에서 제1 메모리 액세스를 개시한다. 상기 제1 메모리 액세스가 처리되고 있는 동안에 상기 메모리 장치는 제2 메모리 어드레스를 수신한다. 그 후, 상기 제2 메모리 어드레스에서 상기 메모리 장치 내의 메모리 셀의 제2 뱅크에서 제2 메모리 액세스가 개시된다. 이 제2 메모리 액세스는 상기 제1 메모리 액세스가 처리되고 있는 동안에 개시된다. 다른 양태에서 상기 메모리 장치는 제1 메모리 명령에 응답하여 메모리 셀의 제1 뱅크에서 제1 메모리 액세스를 개시한다. 상기 제1 메모리 액세스가 처리되고 있는 동안에, 제2 메모리 명령에 응답하여 상기 메모리 장치 내의 메모리 셀의 제2 뱅크에서 제2 메모리 액세스가 개시된다. 이런 식으로 동작하는 상기 메모리 장치는 메모리 셀의 상기 제1 뱅크로부터 데이터를 프리페치할 수 있고, 상기 프리페치에 응답하여 상기 메모리 장치로부터 데이터가 전송되고 있는 동안에 메모리 셀의 제2 뱅크로부터의 데이터 프리페치가 개시될 수 있다.
도 1은 단일 세트의 어드레스, 제어 및 데이터 버스를 가진 종래의 메모리 장치의 일부에 대한 블록도.
도 2는 본 발명의 일례에 따라 2 세트의 어드레스, 제어 및 데이터 버스를 사용하는 메모리 장치의 일부에 대한 블록도.
도 3은 도 2의 메모리 장치에서 사용되는 명령 디코더의 일례에 대한 논리도.
도 4는 도 2의 메모리 장치에서 사용되는 뱅크 멀티플렉서 논리 유닛의 일례에 대한 논리도.
도 5는 도 2의 메모리 장치에서 사용되는 어드레스 및 데이터 멀티플렉서의 일례에 대한 논리도.
도 6은 본 발명의 일 실시예에 따른 컴퓨터 시스템의 블록도.
도 2는 본 발명의 일례에 따른 DRAM 장치(60)를 도시한다. 도 1의 DRAM 장치(10)처럼 DRAM 장치(60)는 메모리 셀의 몇몇 뱅크를 포함하는데, 도 2에는 그 중 두 개의 뱅크(40, 44)가 도시되어 있다. 또한 DRAM 장치(60)는 DRAM(10)에서 사용된 어드레스 버퍼(14), 데이터 버퍼(20) 및 명령 디코더(30)뿐만 아니라 DRAM(10)에서 사용된 외부 어드레스, 데이터 및 명령 버스(각각 18, 24, 34)도 포함한다. 명령 디코더(30)의 더 구체적인 예는 도 3에 도시되어 있으며 이 도와 관련하여 설명될 것이다.
DRAM(60)은 DRAM(10)과는 주로 그 내부 버스 구조에 있어서 차이가 있으며, 이러한 차이에 따라 DRAM(60)은 추가적인 성능을 갖게 된다. DRAM 장치(60)는 당업자라면 잘 알 수 있는 다른 회로도 포함한다. 그러나 이 다른 회로는 본 발명의 각종 실시예들과 특별히 밀접한 관계가 있는 것은 아니다. 그러므로 간략하게 하게 위해 그와 같은 회로는 도 2에서 생략하였다.
도 2에 도시된 바와 같이, 단일의 내부 어드레스 버스(62)는 어드레스 버퍼(14)로부터 어드레스 멀티플렉스 로직(66)으로 연장되어 있다. 마찬가지로 단일의 내부 데이터 버스(64)는 데이터 버퍼(20)로부터 데이터 멀티플렉스 로직(68)으로 연장되어 있다. 어드레스 멀티플렉스 로직(66)은 어드레스 버퍼(14)로부터의 어드레스를 두 개의 글로벌 어드레스 버스(70, 74) 중 어느 하나로 연결한다. 뒤에 더 자세히 설명하겠지만, 글로벌 어드레스 버스(70, 74)에 의해 두 개의 뱅크(40, 44)는 동시에 어드레스 지정될 수 있다. 데이터 멀티플렉서 로직(68)은 데 이터 버퍼(20)와 두 개의 글로벌 데이터 버스(76, 78) 중 어느 하나 사이에 데이터를 연결한다. 글로벌 데이터 버스(76, 78)에 의해서 기입 데이터가 뱅크(40, 44) 중 어느 하나에 연결되거나 판독 데이터가 이 하나의 뱅크로부터 연결되는 것과 동시에 기입 데이터가 뱅크(40, 44) 중 다른 하나에 연결되거나 판독 데이터가 이 다른 하나의 뱅크로부터 연결될 수가 있다. 어드레스 멀티플렉서 로직(66)과 데이터 멀티플렉서 로직(68)의 더 구체적인 예는 도 5와 관련하여 설명될 것이다.
글로벌 어드레스 버스(70, 74)와 글로벌 데이터 버스(76, 78)는 각각 메모리 어레이 뱅크(40, 44)와 관련된 뱅크 멀티플렉서 논리 유닛(80, 82)에 연결된다. 또한 임의의 추가적인 메모리 어레이 뱅크(도시되지 않음)에 대해 추가적인 뱅크 논리 유닛(도시되지 않음)이 있다. 뱅크 멀티플렉서 논리 유닛(80, 82)의 각각은 어드레스 버스(86), 판독/기입("R/W") 명령 ("Cmd") 버스(88) 및 데이터 버스(90)를 통해 각자의 뱅크(40, 44)와 통신한다. 뱅크 멀티플렉서 논리 유닛(80, 82)은 라인(92, 94)을 통해 인가되는 선택 신호에 의해 제어된다. 또한 유닛(80, 82)은 R/W Cmd 버스(96)를 통해 명령 디코더(30)로부터 각각의 R/W Cmd 신호를 수신하여 이 신호를 R/W Cmd 버스(88)를 통해 뱅크(40, 44)에 인가한다. 뱅크 멀티플렉서 논리 유닛(80, 82)의 더 구체적인 예는 도 4와 관련하여 설명될 것이다.
동작에 있어서, 외부 명령 버스(34) 상에서 DRAM 장치(60)에 외부 명령이 인가된다. 명령 디코더는 이 명령을 디코딩하여, 디코딩된 명령에 대응하는 신호를 뱅크 멀티플렉서 논리 유닛(80, 82)에 연결한다. 명령 디코더(30)는 외부 어드레스 버스(18)를 통해 어드레스 버퍼(14)에 인가된 외부 어드레스를 어느 글로벌 어 드레스 버스(70, 74)가 수신해야 하는지를 판단하고, 그에 대응하는 선택 신호를 발생시킨다. 이 선택 신호는 어드레스 멀티플렉서 로직(66)이 글로벌 어드레스 버스(70, 74) 중 해당되는 것에 어드레스를 연결하도록 이 로직(66)에 인가된다. 또한 선택 신호는 데이터 멀티플렉서 로직(68)이 글로벌 데이터 버스(76, 78) 중 해당되는 것에 데이터 버퍼(20)를 연결하도록 이 로직(68)에 인가된다. 마지막으로 선택 신호는 뱅크 멀티플렉서 논리 유닛(80, 82)이 글로벌 어드레스 버스(70, 74) 중 해당되는 것과 글로벌 데이터 버스(76, 78) 중 해당되는 것을 메모리 어레이 뱅크(40, 44) 중 어느 하나에 연결하도록 이 논리 유닛(80, 82)에 인가된다.
외부 명령은 바람직하게는 이 명령이 보내지는 뱅크(40, 44)를 식별하는 적어도 1 비트를 포함한다. 뱅크 식별 비트(들)를 포함하는 이 외부 명령에 응답하여 명령 디코더(30)는 뱅크 0 R/W Cmd 신호를 뱅크 멀티플렉서 논리 유닛(80)에 인가하거나 뱅크 1 R/W Cmd 신호를 뱅크 멀티플렉서 논리 유닛(82)에 인가한다. 응답 시, 선택된 뱅크 멀티플렉서 논리 유닛(80 또는 82)은 R/W Cmd 신호를 R/W Cmd 버스(88)를 통해 해당 뱅크(40 또는 44)에 연결한다. 뱅크 식별 비트(들)에 응답하여, 선택된 뱅크 멀티플렉서 논리 유닛(80 또는 82)은 또한 선택된 글로벌 어드레스 버스(70 또는 74)로부터의 어드레스를 어드레스 버스(86)에 연결하며, 선택된 글로벌 데이터 버스(76, 78)를 데이터 버스(90)에 연결한다. 메모리 명령이 판독 명령이면, 수신된 어드레스에 대응하는 뱅크(40 또는 44) 내의 위치로부터 데이터 버퍼(20)로 판독 데이터가 연결된다. 메모리 명령이 기입 명령이면, 데이터 버퍼(20)로부터의 기입 데이터는 수신된 어드레스에 대응하는 뱅크(40 또는 44) 내의 위치에 연결된다.
두 개의 내부 어드레스 버스(70, 74)와 두 개의 내부 데이터 버스(76, 78)를 이용하면 뱅크(40, 44)를 인터리브식으로(in an interleaved manner) 동시에 액세스할 수 있다. 그 결과, DRAM 장치(60)는 어느 하나의 뱅크(40)에서 데이터를 프리페치하는 것과 동시에 다른 뱅크(44)에서 데이터를 프리페치할 수 있다. 판독 데이터가 실제로 뱅크(40, 44) 중 어느 하나로부터 연결되고 있는 동안에, 당업자에게 잘 알려져 있는 바와 같이, 뱅크(40, 44) 중 다른 하나는 바람직하게는, 예컨대 평형을 유지하는 것에 의해, 판독 데이터를 출력할 준비를 한다. 그 결과, DRAM 장치(60)로부터 판독 데이터를 연속적으로 연결하는 것이 가능할 수 있다. 다른 동작 모드도 가능하다.
도 2의 DRAM 장치(60)에서의 명령 디코더(30)로서 이용될 수 있는 명령 디코더의 예가 도 3에 도시되어 있다. Bus1 선택 및 Bus2 선택 신호를 발생시키고 뱅크 0에 대한 R/W Cmd 신호를 발생시키는 명령 디코더(100)의 일부가 도시되어 있으며, 다른 뱅크에 대한 R/W Cmd 신호를 발생시키기 위한 추가의 회로도 포함되는 것으로 이해된다. 도 3에 도시된 바와 같이, 디코딩된 뱅크 0 Add 비트는 뱅크 0에 대한 뱅크 어드레스가 DRAM 장치(60)에서 어드레스 디코더(도시되지 않음)에 의해 디코딩될 때마다 액티브 하이(active high)이다. 액티브 하이 뱅크 0 Add 비트에 의해 복수의 AND 게이트(102)(도 3에는 1개만이 도시됨)는, 전술한 바와 같이, 디코딩된 R/W Cmd 신호를 뱅크 멀티플렉서 논리 유닛(80)(도 2)으로 보낼 수 있다. 다른 세트의 AND 게이트(102)(도시되지 않음)는 디코딩된 뱅크 비트에 의해 인에이 블되어 디코딩된 R/W Cmd 신호를 다른 뱅크에 대한 뱅크 멀티플렉서 논리 유닛으로 보낸다.
명령 디코더(100)는 디코딩된 R/W Cmd 신호들 중 하나를 CLK 입력부에서 수신하는 플립 플롭(106)도 포함한다. 플립 플롭(106)의 데이터 ("D") 입력부는 인버터(108)를 통해 플립 플롭(106)의 Y 출력을 수신한다. 그러므로 플립 플롭(106)의 Y 출력은 디코딩된 R/W Cmd 신호의 각각의 상승 에지에서 토글한다. 플립 플롭(106)의 Y 출력이 하이일 때 AND 게이트(110)는 Bus1 선택 신호를 액티브 하이로 만들 수 있다. 플립 플롭(106)의 Y 출력이 로우일 때 인버터(116)를 통한 AND 게이트(114)는 Bus2 선택 신호를 액티브 하이로 만들 수 있다. 그러므로 Bus1 및 Bus2 선택 신호는 각 세트의 디코딩된 R/W Cmd 신호에 응답하여 교대로 액티브 하이가 된다. 그 결과, 글로벌 어드레스 버스(70, 74)(도 2)와 글로벌 데이터 버스(76, 78)는 교대로 사용되어 외부 명령 버스(34)로부터 수신된 각각의 메모리 명령에 응답하여 어드레스를 뱅크(40, 44)에 연결하고 데이터를 이들 뱅크에 그리고 이들 뱅크로부터 연결한다.
도 2의 DRAM 장치(60)에서의 뱅크 멀티플렉서 논리 유닛(80, 82)으로서 이용될 수 있는 뱅크 멀티플렉서 논리 유닛(120)의 일례가 도 4에 도시되어 있다. 뱅크 멀티플렉서 논리 유닛(120)은 글로벌 어드레스 버스(70, 74)에 연결된 각각의 입력 포트와 메모리 어레이 뱅크 0(도 2)에 연결된 단일의 출력 포트를 가진 어드레스 멀티플렉서(122)를 포함한다. 마찬가지로 데이터 멀티플렉서(124)는 글로벌 데이터 버스(76, 78)에 연결된 각각의 입력 포트와 메모리 어레이 뱅크 0에 연결된 단일의 출력 포트를 가진다. 이 멀티플렉서들(122, 124)은 공통 Sel1 및 Sel2 신호에 의해 제어된다. Sel1 신호는 AND 게이트(126)에 의해 발생되고, Sel2 신호는 AND 게이트(128)에 의해 발생된다. AND 게이트들(126, 128)은 액티브 하이인 뱅크 0에 대한 R/W Cmd 신호들 중 하나에 의해 인에이블된다. AND 게이트(126, 128)가 각각의 뱅크로 전송되는 명령에 의해 인에이블될 때에 AND 게이트(126)는 Bus1 선택 신호에 응답하여 Sel1 신호를 발생시키고, AND 게이트(128)는 Bus2 선택 신호에 응답하여 Sel2 신호를 발생시킨다.
도 2의 DRAM 장치(60)에서의 어드레스 멀티플렉서 로직(66)과 데이터 멀티플렉서 로직(68)으로서 이용될 수 있는 어드레스 멀티플렉서 로직(140)과 데이터 멀티플렉서 로직(144)의 일례가 도 5에 도시되어 있다. 도 5를 참조로 설명하면 어드레스 멀티플렉서 로직(140)과 데이터 멀티플렉서 로직(144)은 각각 어드레스 멀티플렉서(150)와 데이터 멀티플렉서(154)를 포함한다. 어드레스 멀티플렉서(150)는 글로벌 어드레스 버스(70, 74)에 연결된 각각의 입력 포트와 메모리 어레이 뱅크 0(도 2)에 연결된 단일의 출력 포트를 가진다. 마찬가지로 데이터 멀티플렉서(154)는 글로벌 데이터 버스(76, 78)에 연결된 각각의 입력과 메모리 어레이 뱅크 0에 연결된 단일의 출력 포트를 가진다. 이 멀티플렉서들(150, 154)은 뱅크 멀티플렉서 논리 유닛(120)에서의 어드레스 멀티플렉서(122)(도 4)와 데이터 멀티플렉서(124)가 제어되는 것과 같은 방식으로 공통 Sel1 및 Sel2 신호에 의해 제어된다. 전술한 바와 같이, Sel1 및 Sel2 신호는 도 4에 도시된 뱅크 멀티플렉서 논리 유닛(120)에 의해 발생된다.
본 발명에 따른 DRAM 장치(60) 또는 메모리 장치의 다른 예는 여러 가지 전자 시스템에 사용될 수 있다. 예컨대 이것은 도 6에 도시된 컴퓨터 시스템(200)과 같은 프로세서 기반 시스템에 사용될 수 있다. 컴퓨터 시스템(200)은 특정 연산이나 업무를 수행하는 특정 소프트웨어를 실행하는 것과 같은 여러 가지 컴퓨팅 기능을 수행하기 위한 프로세서(202)를 포함한다. 프로세서(202)는 통상적으로 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는 프로세서 버스(204)를 포함한다. 또한, 컴퓨터 시스템(200)은 조작자가 컴퓨터 시스템(200)과 인터페이스할 수 있도록 프로세서(202)에 연결된 키보드나 마우스와 같은 하나 이상의 입력 장치(214)를 포함한다. 통상적으로 컴퓨터 시스템(200)은 통상적으로 프린터나 비디오 단말기인 출력 장치와 같은, 프로세서(202)에 연결된 하나 이상의 출력 장치(216)를 포함한다. 하나 그 이상의 데이터 저장 장치(218)가 통상적으로 프로세서(202)에 연결되어 있어 프로세서(202)는 내부 또는 외부 저장 매체(도시되지 않음)에 데이터를 저장하거나 이 매체로부터 데이터를 검색할 수 있다. 통상적인 저장 장치(218)의 예는 하드 및 플로피 디스크, 테이프 카세트 및 컴팩 디스크 판독 전용 메모리(CD-ROM)를 포함한다. 또한 통상적으로 프로세서(202)는 일반적으로 스태틱 랜덤 액세스 메모리("SDRAM")인 캐시 메모리(226)에 연결되고, 메모리 컨트롤러(230)를 통해 DRAM(60)에 연결된다. 메모리 컨트롤러(230)는 일반적으로 DRAM(60)에 연결된 제어 버스(236)와 어드레스 버스(238)를 포함한다. 데이터 버스(240)는 DRAM(60)으로부터 프로세서 버스(204)로 직접(도시된 바와 같이), 메모리 컨트롤러를 통해, 또는 어떤 다른 수단에 의해 연결된다.
상기 설명으로부터, 본 발명의 특정 실시예들이 본 명세서에서 예시적으로 설명되었지만 당업자라면 본 발명의 본질과 범위로부터 벗어남이 없이 여러 가지의 변경이 행해질 수 있음을 알 것이다. 예컨대 도 3과 도 4는 AND 게이트와 같은 특정의 논리 소자를 이용하여 구현된 여러 가지 구성요소들을 보여주고 있지만, 이들 구성요소 및 기타 다른 구성요소들은 다른 형태의 게이트, 논리 소자 또는 다른 회로로 구현될 수 있음이 이해될 것이다. 따라서 본 발명은 첨부된 특허청구범위에 의한 것을 제외하고는 제한되지 않는다.

Claims (37)

  1. 메모리 장치에 있어서,
    메모리 명령들, 메모리 어드레스들 및 상기 메모리 장치로의 기입 데이터를 연결하고, 상기 메모리 장치로부터의 판독 데이터를 더 연결하는 외부 포트;
    복수의 내부 어드레스 버스;
    복수의 내부 데이터 버스;
    상기 메모리 어드레스들에 대응하는 메모리 어드레스 신호들을 상기 외부 포트로부터 상기 내부 어드레스 버스들 중 선택된 것으로 연결하도록 동작할 수 있는 어드레스 연결 회로;
    상기 기입 데이터에 대응하는 기입 데이터 신호들을 상기 외부 포트로부터 상기 내부 데이터 버스들 중 선택된 것으로 연결하도록 동작할 수 있고, 상기 판독 데이터에 대응하는 판독 데이터 신호들을 상기 내부 데이터 버스들 중 선택된 것으로부터 상기 외부 포트로 연결하도록 더 동작할 수 있는 데이터 연결 회로;
    메모리 셀들의 복수의 뱅크;
    상기 메모리 셀들의 각 뱅크에 대해, 상기 메모리 어드레스 신호들을 상기 내부 데이터 버스들 중 선택된 것으로부터 각각의 뱅크로 연결하도록 동작할 수 있고, 상기 기입 데이터 신호들을 상기 내부 데이터 버스들 중 선택된 것으로부터 각각의 뱅크로 연결하고 상기 판독 데이터 신호들을 상기 각각의 뱅크로부터 상기 내부 데이터 버스들 중 선택된 것으로 연결하도록 더 동작할 수 있는 뱅크 연결 회 로; 및
    상기 어드레스 연결 회로, 상기 데이터 연결 회로 및 상기 뱅크 연결 회로의 제어 입력들에 연결된 제어 회로 - 상기 제어 회로는, 상기 어드레스 연결 회로에 신호들을 인가하여 상기 어드레스 연결 회로가 상기 어드레스 신호들이 연결된 상기 내부 어드레스 버스를 선택하도록 하고, 상기 데이터 연결 회로에 신호들을 인가하여 상기 데이터 연결 회로가 상기 기입 데이터 신호들이 연결되고 상기 판독 데이터 신호들이 연결되는 상기 내부 데이터 버스를 선택하도록 하고, 상기 뱅크 연결 회로에 신호들을 인가하여 상기 뱅크 연결 회로가 상기 어드레스 신호들이 연결되는 상기 내부 어드레스 버스를 선택하고 상기 기입 데이터 및 상기 판독 데이터가 연결되는 상기 내부 데이터 버스를 선택하도록 동작할 수 있음 -
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀들의 뱅크들은 다이나믹 랜덤 액세스 메모리 셀들의 뱅크들을 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 외부 포트로부터 상기 메모리 명령들을 수신하고 상기 수신된 명령들을 디코딩하여 대응하는 명령 신호들을 출력하는 명령 디코더를 더 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 명령 디코더는 상기 제어 회로의 적어도 일부를 포함하는 메모리 장치.
  5. 제3항에 있어서,
    상기 명령 디코더로부터 상기 명령 신호들을 수신하도록 연결된 명령 버스를 더 포함하고, 상기 뱅크 연결 회로의 각각은 상기 명령 신호들을 상기 명령 버스로부터 각각의 뱅크로 연결하도록 더 동작할 수 있는 메모리 장치.
  6. 제5항에 있어서,
    상기 뱅크 연결 회로의 각각은 상기 각각의 뱅크에 대한 액세스를 나타내는 각각의 어드레스 신호들을 수신하고, 상기 뱅크 연결 회로의 각각은 각각의 뱅크에 대한 액세스를 나타내는 상기 어드레스 신호의 수신에 응답하여 상기 명령 신호들을 상기 명령 버스로부터 상기 각각의 뱅크로 연결하도록 동작할 수 있는 메모리 장치.
  7. 제1항에 있어서,
    상기 외부 포트는 상기 메모리 명령들을 수신하는 명령 버스 포트, 상기 메모리 어드레스들을 수신하는 어드레스 버스 포트, 및 상기 기입 데이터를 수신하고 상기 판독 데이터를 출력하는 데이터 버스 포트를 포함하는 메모리 장치.
  8. 제1항에 있어서,
    상기 어드레스 연결 회로는 상기 외부 포트로부터 상기 메모리 어드레스들을 수신하도록 연결된 입력 버스 포트와 상기 복수의 내부 어드레스 버스의 각각의 것들에 연결된 복수의 출력 버스 포트를 가진 어드레스 멀티플렉서를 포함하는 메모리 장치.
  9. 제1항에 있어서,
    상기 데이터 연결 회로는 상기 외부 포트에 연결된 제1 버스 포트와 상기 복수의 내부 데이터 버스의 각각의 것들에 연결된 복수의 출력 버스 포트들을 가진 데이터 멀티플렉서를 포함하는 메모리 장치.
  10. 제1항에 있어서,
    상기 제어 회로는 상기 어드레스 연결 회로, 상기 데이터 연결 회로 및 상기 뱅크 연결 회로에 인가되는 신호들을, 상기 내부 어드레스 버스들과 내부 데이터 버스들의 각각에 순차적으로 발생시키는 논리 회로를 포함하고, 상기 논리 회로는 상기 외부 포트에 인가된 상기 메모리 명령들에 의해 트리거되는(triggered) 메모리 장치.
  11. 제10항에 있어서,
    상기 논리 회로는,
    상기 메모리 명령들 중 하나가 상기 외부 포트에 인가될 때마다 발생되는 신호를 수신하도록 연결된 클록 입력을 가진 토글링(toggling) 플립 플롭; 및
    상기 토글링 플립 플롭에 연결되며, 각각이 상기 플립 플롭이 토글할 때마다 상기 내부 어드레스 버스들 중 각각의 것과 상기 내부 데이터 버스들 중 각각의 것을 순차적으로 선택하는 각각의 신호를 발생시키는 복수의 논리 게이트
    를 포함하는 메모리 장치.
  12. 제1항에 있어서,
    상기 뱅크 연결 회로는 각각의 뱅크에 연결된 출력 포트와 상기 복수의 내부 어드레스 버스의 각각의 것들에 연결된 복수의 입력 버스 포트를 가진 어드레스 멀티플렉서; 및 상기 각각의 뱅크에 연결된 출력 포트와 상기 복수의 내부 데이터 버스의 각각의 것들에 연결된 복수의 입력 버스 포트를 가진 데이터 멀티플렉서를 포함하는 메모리 장치.
  13. 프로세서 기반 시스템에 있어서,
    프로세서 버스를 가진 프로세서;
    상기 프로세서 버스를 통해 상기 프로세서에 연결되어, 데이터가 컴퓨터 시스템에 입력될 수 있도록 구성된 입력 장치;
    상기 프로세서 버스를 통해 상기 프로세서에 연결되어, 데이터가 컴퓨터 시 스템으로부터 출력될 수 있도록 구성된 출력 장치; 및
    메모리 장치
    를 포함하며,
    상기 메모리 장치는,
    상기 프로세서 버스에 연결되어 상기 프로세서로부터 메모리 명령들, 메모리 어드레스들 및 기입 데이터를 수신하고 판독 데이터를 상기 프로세서에 연결하는 외부 포트;
    복수의 내부 어드레스 버스;
    복수의 내부 데이터 버스;
    상기 메모리 어드레스에 대응하는 메모리 어드레스 신호들을 상기 외부 포트로부터 상기 내부 어드레스 버스들 중 선택된 것으로 연결하도록 동작할 수 있는 어드레스 연결 회로;
    상기 기입 데이터에 대응하는 기입 데이터 신호들을 상기 외부 포트로부터 상기 내부 데이터 버스들 중 선택된 것으로 연결하도록 동작할 수 있고, 상기 판독 데이터에 대응하는 판독 데이터 신호를 상기 내부 데이터 버스들 중 선택된 것으로부터 상기 외부 포트로 연결하도록 더 동작할 수 있는 데이터 연결 회로;
    메모리 셀들의 복수의 뱅크;
    상기 메모리 셀들의 각각의 뱅크에 대해, 상기 메모리 어드레스 신호들을 상기 내부 데이터 버스들 중 선택된 것으로부터 상기 각각의 뱅크로 연결하도록 동작할 수 있고, 상기 기입 데이터 신호들을 상기 내부 데이터 버스들 중 선택된 것으 로부터 각각의 뱅크로 연결하고 상기 판독 데이터 신호들을 각각의 뱅크로부터 상기 내부 데이터 버스들 중 선택된 것으로 연결하도록 더 동작할 수 있는 뱅크 연결 회로; 및
    상기 어드레스 연결 회로, 상기 데이터 연결 회로 및 상기 뱅크 연결 회로의 제어 입력들에 연결된 제어 회로 - 상기 제어 회로는, 상기 어드레스 연결 회로에 신호들을 인가하여 상기 어드레스 연결 회로가 상기 어드레스 신호들이 연결된 상기 내부 어드레스 버스를 선택하게 하고, 상기 데이터 연결 회로에 신호들을 인가하여 상기 데이터 연결 회로가 상기 기입 데이터 신호들이 연결되고 상기 판독 데이터 신호들이 연결되는 상기 내부 데이터 버스를 선택하게 하고, 상기 뱅크 연결 회로에 신호를 인가하여 상기 뱅크 연결 회로가 상기 어드레스 신호들이 연결되는 상기 내부 어드레스 버스를 선택하고 상기 기입 데이터 및 상기 판독 데이터가 연결되는 상기 내부 데이터 버스를 선택하게 하도록 동작할 수 있음 -
    를 포함하는 프로세서 기반 시스템.
  14. 제13항에 있어서,
    상기 메모리 셀들의 뱅크들은 다이나믹 랜덤 액세스 메모리 셀들의 뱅크들을 포함하는 프로세서 기반 시스템.
  15. 제13항에 있어서,
    상기 외부 포트로부터 상기 메모리 명령들을 수신하고 상기 수신된 명령들을 디코딩하여 대응하는 명령 신호들을 출력하는 명령 디코더를 더 포함하는 프로세서 기반 시스템.
  16. 제15항에 있어서,
    상기 명령 디코더는 상기 제어 회로의 적어도 일부를 포함하는 프로세서 기반 시스템.
  17. 제15항에 있어서,
    상기 명령 디코더로부터 상기 명령 신호들을 수신하도록 연결된 명령 버스를 더 포함하고, 상기 뱅크 연결 회로의 각각은 상기 명령 신호들을 상기 명령 버스로부터 각각의 뱅크로 연결하도록 더 동작할 수 있는 프로세서 기반 시스템.
  18. 제17항에 있어서,
    상기 뱅크 연결 회로 각각은 상기 각각의 뱅크에 대한 액세스를 나타내는 각각의 어드레스 신호들을 수신하고, 상기 뱅크 연결 회로의 각각은 상기 각각의 뱅크에 대한 액세스를 나타내는 상기 어드레스 신호의 수신에 응답하여 상기 명령 신호들을 상기 명령 버스로부터 상기 각각의 뱅크로 연결하도록 동작할 수 있는 프로세서 기반 시스템.
  19. 제13항에 있어서,
    상기 외부 포트는 상기 메모리 명령들을 수신하는 명령 버스 포트, 상기 메모리 어드레스들을 수신하는 어드레스 버스 포트, 및 상기 기입 데이터를 수신하고 상기 판독 데이터를 출력하는 데이터 버스 포트를 포함하는 프로세서 기반 시스템.
  20. 제13항에 있어서,
    상기 어드레스 연결 회로는 상기 외부 포트로부터 상기 메모리 어드레스들을 수신하도록 연결된 입력 버스 포트와 상기 복수의 내부 어드레스 버스의 각각의 것들에 연결된 복수의 출력 버스 포트를 가진 어드레스 멀티플렉서를 포함하는 프로세서 기반 시스템.
  21. 제13항에 있어서,
    상기 데이터 연결 회로는 상기 외부 포트에 연결된 제1 버스 포트와 상기 복수의 내부 데이터 버스의 각각의 것들에 연결된 복수의 출력 버스 포트를 가진 데이터 멀티플렉서를 포함하는 프로세서 기반 시스템.
  22. 제13항에 있어서,
    상기 제어 회로는 상기 어드레스 연결 회로, 상기 데이터 연결 회로 및 상기 뱅크 연결 회로에 인가되는 신호들을 상기 내부 어드레스 버스들과 내부 데이터 버스들의 각각에 순차적으로 발생시키는 논리 회로를 포함하고, 상기 논리 회로는 상기 외부 포트에 인가된 상기 메모리 명령들에 의해 트리거되는 프로세서 기반 시스 템.
  23. 제22항에 있어서,
    상기 논리 회로는,
    상기 메모리 명령들 중 하나가 상기 외부 포트에 인가될 때마다 발생되는 신호를 수신하도록 연결된 클록 입력을 가진 토글링 플립 플롭; 및
    상기 토글링 플립 플롭에 연결되며, 각각이 상기 플립 플롭이 토글할 때마다 상기 내부 어드레스 버스들 중 각각의 것과 상기 내부 데이터 버스들 중 각각의 것을 순차적으로 선택하는 각각의 신호를 발생시키는 복수의 논리 게이트
    를 포함하는 프로세서 기반 시스템.
  24. 제13항에 있어서,
    상기 뱅크 연결 회로는 상기 각각의 뱅크에 연결된 출력 포트와 상기 복수의 내부 어드레스 버스의 각각의 것들에 연결된 복수의 입력 버스 포트를 가진 어드레스 멀티플렉서; 및 상기 각각의 뱅크에 연결된 출력 포트와 상기 복수의 내부 데이터 버스의 각각의 것들에 연결된 복수의 입력 버스 포트를 가진 데이터 멀티플렉서를 포함하는 프로세서 기반 시스템.
  25. 메모리 장치에서 데이터를 액세스하는 방법으로서,
    상기 메모리 장치에 제1 메모리 어드레스를 연결하는 단계;
    상기 제1 메모리 어드레스에서 상기 메모리 장치 내의 메모리 셀들의 제1 뱅크에서 제1 메모리 액세스를 개시하는 단계;
    상기 제1 메모리 액세스가 처리되고 있는 동안에, 상기 메모리 장치에 제2 메모리 어드레스를 연결하는 단계; 및
    상기 제1 메모리 액세스가 처리되고 있는 동안에, 상기 제2 메모리 어드레스에서 상기 메모리 장치 내의 메모리 셀들의 제2 뱅크에서 제2 메모리 액세스를 개시하는 단계 - 상기 제2 뱅크는 상기 제1 뱅크와 상이함 -
    를 포함하는 방법.
  26. 제25항에 있어서,
    상기 제1 메모리 어드레스와 함께 상기 메모리 장치에 제1 메모리 명령을 연결하는 단계; 및
    상기 제2 메모리 어드레스와 함께 상기 메모리 장치에 제2 메모리 명령을 연결하는 단계
    를 더 포함하는 방법.
  27. 제26항에 있어서,
    상기 제1 메모리 명령은 상기 제2 메모리 명령과 상이한 방법.
  28. 제25항에 있어서,
    상기 제2 메모리 액세스가 처리되고 있는 동안에, 상기 메모리 장치에 제3 메모리 어드레스를 연결하는 단계; 및
    상기 제2 메모리 액세스가 메모리 셀들의 상기 제2 뱅크에서 처리되고 있는 동안에, 상기 제3 메모리 어드레스에서 상기 메모리 장치 내의 메모리 셀들의 상기 제1 뱅크에서 제3 메모리 액세스를 개시하는 단계
    를 더 포함하는 방법.
  29. 제25항에 있어서,
    메모리 셀들의 상기 제1 및 제2 뱅크들은 다이나믹 랜덤 액세스 메모리 셀들을 포함하는 방법.
  30. 메모리 장치에서 데이터를 액세스하는 방법에 있어서,
    상기 메모리 장치에 제1 메모리 명령을 연결하는 단계;
    상기 제1 메모리 명령에 응답하여 상기 메모리 장치 내의 메모리 셀들의 제1 뱅크에서 제1 메모리 액세스를 개시하는 단계;
    상기 제1 메모리 액세스가 처리되고 있는 동안에, 상기 메모리 장치에 제2 메모리 명령을 연결하는 단계; 및
    상기 제1 메모리 액세스가 처리되고 있는 동안에, 상기 제2 메모리 명령에 응답하여 상기 메모리 장치 내의 메모리 셀들의 제2 뱅크에서 제2 메모리 액세스를 개시하는 단계 - 상기 제2 뱅크는 상기 제1 뱅크와 상이함 -
    를 포함하는 방법.
  31. 제30항에 있어서,
    상기 제1 메모리 명령은 상기 제2 메모리 명령과 상이한 방법.
  32. 제30항에 있어서,
    상기 제2 메모리 액세스가 처리되고 있는 동안에, 상기 메모리 장치에 제3 메모리 명령을 연결하는 단계; 및
    상기 제2 메모리 액세스가 메모리 셀들의 상기 제2 뱅크에서 처리되고 있는 동안에, 상기 제3 메모리 명령에 응답하여 상기 메모리 장치 내의 메모리 셀들의 상기 제1 뱅크에서 제3 메모리 액세스를 개시하는 단계
    를 더 포함하는 방법.
  33. 제30항에 있어서,
    메모리 셀들의 상기 제1 및 제2 뱅크들은 다이나믹 랜덤 액세스 메모리 셀들을 포함하는 방법.
  34. 메모리 셀들의 복수의 뱅크를 가진 시스템 메모리에 연결된 프로세서를 가진 프로세서 기반 시스템에서 상기 시스템 메모리에서 데이터를 프리페치(prefetch)하는 방법으로서,
    상기 시스템 메모리 내의 메모리 셀들의 뱅크들 중 제1 뱅크로부터 데이터를 프리페치하는 단계; 및
    메모리 셀들의 상기 제1 뱅크로부터의 데이터 프리페치에 응답하여 상기 시스템 메모리로부터 상기 프로세서로 데이터가 전송되고 있는 동안에, 상기 시스템 메모리 내의 메모리 셀들의 뱅크들 중 제2 뱅크로부터 데이터 프리페치를 개시하는 단계
    를 포함하는 방법.
  35. 제34항에 있어서,
    상기 시스템 메모리는 다이나믹 랜덤 액세스 메모리 장치를 포함하는 방법.
  36. 제34항에 있어서,
    상기 시스템 메모리 내의 메모리 셀들의 뱅크들 중 제2 뱅크로부터 데이터 프리페치를 개시하는 단계는, 상기 시스템 메모리에 메모리 명령과 메모리 어드레스를 연결하는 단계를 포함하는 방법.
  37. 제34항에 있어서,
    상기 뱅크들 각각은 메모리 셀들의 복수의 페이지를 갖고, 메모리 셀들의 뱅크들 중 제1 뱅크로부터 데이터를 프리페치하는 단계는 상기 제1 뱅크 내의 메모리 셀들의 전체 페이지보다 적은 페이지로부터 데이터를 프리페치하는 단계를 포함하 고, 상기 시스템 메모리 내의 메모리 셀들의 뱅크들 중 제2 뱅크로부터 데이터 프리페치를 개시하는 단계는 상기 제2 뱅크 내의 메모리 셀들의 전체 페이지보다 적은 페이지로부터 데이터 프리페치를 개시하는 단계를 포함하는 방법.
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