KR20030091498A - 데이터 저장 시스템 - Google Patents

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Abstract

본 발명은 데이터 저장 시스템에 있어서, 미리 설정된 외부 버스(SCSI 버스)와 미리 설정된 내부 버스(PCI 버스)와 인터페이스하는 인터페이스 제어부와, 다수의 메모리 블록으로 구성되며, 내부 버스 상으로 입력되는 데이터를 해당 메모리 블록을 구동시켜 저장하는 메모리 모듈과, 시스템의 전체 동작을 총괄적으로 제어하며, 인터페이스 제어부를 통해 입력되는 외부 데이터 포맷과 상기 내부 데이터 포맷을 상호 변환하는 제어 모듈을 포함하여 구성함을 특징으로 한다.

Description

데이터 저장 시스템{DATA STORAGE SYSTEM}
본 발명은 컴퓨터 시스템에 사용되는 데이터 저장 시스템에 관한 것으로, 특히 보다 고성능 및 안정성을 가지는 데이터 저장 시스템에 관한 것이다.
컴퓨터시스템의 성능은 중앙처리장치(Central Processor Unit:이하 CPU라 함)와 입출력 서브(sub) 시스템에 의해 좌우된다. 최근 VLSI 기술의 발전으로 CPU의 처리속도는 크게 향상되었음에도 불구하고 입출력 서브시스템의 성능개선은 느리게 이루어지고 있기 때문에 전체 시스템의 실행시간 중에서 입출력에 소요되는시간의 비율이 점차 증대되고 있는 실정이다. 또한 입출력 서브시스템의 오류발생시 데이터 복구비용이 점차 증가함에 따라 뛰어난 성능과 신뢰성을 갖춘 입출력 서브 시스템의 개발 필요성이 대두되고 있다.
컴퓨터시스템의 보조기억장치로 널리 사용되고 있는 대표적인 자기디스크 기억장치인 하드디스크 드라이브(HDD: Hard Disk Drive)는 정보의 저장을 위한 자기 디스크(이하 디스크라 함)에 정보를 자기 형태로 저장하며, 높은 정보 저장율로 인해 컴퓨터 시스템의 보조기억장치로 널리 사용되고 있다. 또한 최근 들어 인터넷의 급격한 확장에 따른 개인용 컴퓨터와 서버의 급격히 증가됨에 따라 그 용도가 더욱 증가하고 있다.
상기 하드디스크 드라이브는 외부 호스트(호스트 컴퓨터)로부터 전송되는 데이터를 마그네틱층이 형성되어 있는 고속 회전 디스크 상에서 헤드를 통해 자기적으로 기록되어 있는 데이터를 읽어들임으로 기록 위치를 검색하고, 헤드를 이용하여 상기 데이터에 따른 전기신호로 자화시켜 데이터를 해당 위치에 기록하며, 상기 디스크 상의 자화 형태를 헤드를 통해 전기적 신호로 변환하여 자화 형태로 기록된 데이터를 독출한다.
그런데, 이와 같이 보조기억장치로서 범용적으로 사용되는 하드디스크 드라이브는 데이터를 읽고 쓰기 위해 기구적인 디스크의 구동 및 헤드 이동에 따른 상당한 검색 시간 및 억세스 시간이 소요되어, 그 데이터 처리 속도의 한계를 가져오게 된다. 이러한 하드디스크 드라이브의 처리 속도의 한계는 이를 채용한 컴퓨터시스템의 전체 성능에 결정적인 영향을 미치게 된다. 더욱이 이러한 하드디스크 드라이브는 성능의 한계에 따른 문제점뿐만 아니라 상대적으로 넓은 면적의 점유 및 기구적 고장의 문제점도 지니고 있다.
이와 같은 하드디스크 드라이브를 최근 급증하는 인터넷의 서버(게임 서버, 웹서버, 메일서버 등)에 채용할 경우에, 폭증하는 인터넷 수요와 급속히 발전하는 전송 속도에 비해 하드디스크 드라이브의 물리적인 처리 속도의 한계는 특히 접속자 수가 증가할수록 각 접속자의 요구에 대한 응답 속도의 현저한 저하의 문제 및 과도한 부하에 따른 시스템다운 등 치명적인 문제를 일으킬 수 있게 된다.
따라서 본 발명의 목적은 처리 속도를 비약적으로 향상 시켜 고성능의 동작을 수행할 수 있는 대용량 데이터 저장 시스템을 제공함에 있다.
본 발명의 다른 목적은 보다 안정성에서 뛰어난 대용량 데이터 저장 시스템을 제공함에 있다.
상기한 목적을 달성하기 위하여 본 발명은 데이터 저장 시스템에 있어서, 미리 설정된 외부 버스(SCSI 버스)와 미리 설정된 내부 버스(PCI 버스)와 인터페이스하는 인터페이스 제어부와, 다수의 메모리 블록으로 구성되며, 내부 버스 상으로 입력되는 데이터를 해당 메모리 블록을 구동시켜 저장하는 메모리 모듈과, 시스템의 전체 동작을 총괄적으로 제어하며, 인터페이스 제어부를 통해 입력되는 외부 데이터 포맷과 상기 내부 데이터 포맷을 상호 변환하는 제어 모듈을 포함하여 구성함을 특징으로 한다.
도 1은 본 발명의 일 실시예에 따른 데이터 저장 시스템의 전체 블록 예시도
도 2는 도 1 중 PCI/메모리 컨트롤러의 상세 블록 구성도
도 3은 도 2중 PCI 인터페이스 제어부의 상세 블록 구성도
도 4는 본 발명의 일 실시예에 따른 시스템 확장시의 구조를 나타낸 블록 구성도
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 구성 소자 등과 같은 특정 사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들이 본 발명의 범위 내에서 소정의 변형이나 혹은 변경이 이루어질 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 데이터 저장 시스템(100)은 SCSI 인터페이스 제어부(10), 메모리 카드 모듈(20), CPU 모듈(30), PCI 인터페이스 버스(40) 및 제어 신호 버스(50)를 포함한다. SCSI 인터페이스 제어부(10)는 외부 SCSI(Small Computer System Interface) 버스를 데이터 저장 시스템(100)에 적합한 내부 PCI 버스로 변환하여, CPU 모듈(30)에 의해 처리되어지는 SCSI 버스 명령을 허용한다. 잘 알려진 바와 같이, SCSI는 개인 컴퓨터를 디스크 드라이브, 테이프 드라이브, CD-ROM 디바이스, 프린터 및 스캐너와 같은 주변 장치와 기존의 인터페이스에 비해 더 빨리 더 적응성있게 인터페이스하도록 허용하는 산업 표준 인터페이스이다. SCSI 포트는 오늘날 대부분의 개인 컴퓨터에 구현되고있으며 모든 주요 오퍼레이팅 시스템에 의해 지원된다.
CPU 모듈(30)은 SCSI 인터페이스 제어부(10)의 모든 요소를 제어하며, 내부 PCI 버스를 관리하며, SCSI 버스를 통해 입출력되는 SCSI 정보를 데이터 저장 시스템(100)이 종래의 HDD와 동일한 동작을 보이도록 적절한 내부 포맷으로 변환한다.
SDRAM, 램버스(Rambus) DRAM, DDR 또는 다른 유사한 메모리로 구성되는 메모리 카드 모듈(20)은 PCI/메모리 컨트롤러(21) 및 4개의 동일한 사이즈의 서브 메모리를 각각 갖는 다수의 메모리 모듈들(예를 들면, 22, 23)을 포함한다.
PCI 인터페이스 버스(20) 및 제어신호 버스(50)는 내부 데이터 및 제어 신호 처리를 위한 내부의 버스들이며 PCI 64비트 버스 인터페이스 표준을 사용한다.
본 발명에 따르면, 메모리 카드 모듈(20)은 PCI/메모리 컨트롤러 및 다수의 서브 메모리들을 포함하며 팬-아웃(fan-out) 문제를 방지하게 되는 계층적인 구조를 가진다. 팬-아웃 문제는 신호가 원 신호 라인으로부터 다수의 전송 라인으로 분할되어 그 결과 신호 전압이 낮아져서 출력됨으로 일어난다. 본 발명의 트리 구조에서 신호들이 중간 단계에서 보상되고 하부 계층으로 포워드 되므로, 이에 따라 신호 손실 문제가 제거된다.
대용량의 메모리일수록 원 신호라인으로부터 신호의 분할이 증가되며, 이에 따라 각 메모리에 전달되는 신호는 결국 감쇠된다. 특히, 본 발명에서는 상당한 대용량의 메모리를 구현하므로 원 신호선에서 나오는 신호들의 나누어짐이 매우 커진다. 이에 따라 각 메모리에 전달되는 신호들의 감쇠 현상이 크게 발생할 수 있으며, 이러한 문제를 해결하기 위하여 신호들의 전달 경로 중간에 신호들을 보상해주는 형태를 구현하며 이를 위해 트리식의 계층적 구조를 구현한다. 이때 신호 보상을 위해 요구되는 클럭 딜레이는 PCI/메모리 컨트롤러(21)에 의해 구현된다.
트리 구조를 적용한 PCI/메모리 컨트롤러(21)는 계층적 형으로 분산된 메모리 모듈(22)을 제어함으로써, 한 시스템에서 사용시 저장 매체로써의 기능을 할 때 전체 시스템의 구동 전력을 사용하지 않고 실제 접근하는 메모리의 주소의 물리적인 메모리만 구동을 시키고 나머지 부분은 저전력 모드로 전환하도록 한다. 이에 따라, 시스템에서 최저 전원을 사용하기 때문에 소비되는 전력도 적게 소모되어 백업 시스템인 배터리의 지속 시간이 장시간 유지된다.
도 2는 도 1 중 본 발명의 일 실시예에 따른 PCI/메모리 컨트롤러의 상세 구성도이다. 도 2에 도시된 바와 같이, PCI/메모리 컨트롤러(21)는 제1메모리 제어부(21a), 제2메모리 제어부(21b) PCI 인터페이스 제어부(21c)를 포함한다. PCI 인터페이스 제어부(21c)는 표준 PCI 명령, 제어, 데이터 신호처리를 담당하며, PCI 인터페이스 버스(40) 및 제1, 제2메모리 제어부(21a, 21b)와의 브리지 역할을 담당한다. 제1, 제2메모리 제어부(21a, 21b) 각각은 PCI 인터페이스 제어부(21c)로부터 내부 버스 B2를 거쳐 제공된 PCI 명령의 요구에 의해 억세스하는 메모리의 내부 메모리의 직접적인 리드/라이트 기능과, 상기 SCSI 인터페이스 제어부(10)를 통해 입출력되는 데이터를 내부 메모리 어드레스에 매칭시켜 저장매체 기능을 할 수 있도록 한다. 특히 제1메모리 제어부(21c)는 PCI 인터페이스 제어부(21c)를 통해 내부 버스 B2를 거쳐 제공된 PCI 명령에 응답하여 제1 메모리 모듈(22)의 어떠한 서브 메모리에 직접적인 리드/라이트 동작을 수행한다. 제2메모리 제어부(22c)는 PCI 인터페이스 제어부(21c)를 통해 버스 B2를 거쳐 제공된 PCI 명령에 응답하여 제2 메모리 모듈(23)의 어떠한 서브 메모리에 직접적인 리드/라이트 동작을 수행한다. 한편, 상기 제1, 제2 메모리 제어부(21a, 21b)는 대용량의 메모리를 처리하기 때문에메모리를 구동시키고자할 때 소모되는 전력을 줄이기 위해, 리드/라이트 동작에 있어서 단지 PCI 인터페이스 제어부(21c)에서 요청하는 메모리 주소에 해당하는 메모리만 구동시키며 나머지 메모리는 저전력 모드로 동작하게 한다. 이에 따라 전력 소모가 최소화 될 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 PCI 인터페이스 제어부의 상세 블록 구성도이다. 도 3을 참조하여, PCI 인터페이스 제어부(21c)의 내부 동작 알고리즘을 보다 상세히 설명한다.
도 3에 도시된 바와 같이, PCI 인터페이스 제어부(21c)는 구성(CFG: Configuration) 레지스터 R/W(1), I/O 리드/라이트(2), 메모리 R/W(3) 및 하위 어드레스 비트(4) 및 상위 어드레스 비트(5) 및 선택 비트(6)를 갖는 레지스터부(7)를 포함한다. PCI 인터페이스 제어부의 설계에 있어서 선행되어야 하는 부분은, 기본 설정은 범용이든 전용이든 CPU의 메모리 맵에서 바라볼 때 CPU에서 어드레싱 가능하며 시스템 동작에 방해를 주지 않는 어드레스 영역을 가져야 한다는 것이다.
하위 어드레스 비트(4)는 이러한 어드레스 영역의 범위를 벗어나지 않는 CPU의 종속적인 메모리 맵 내의 설정 영역의 주소를 나타낸다. 메모리 제어부 설계시에 PCI 인터페이스할 어드레스 범위를 설정하고, 하위 어드레스 비트(4)를 사용할 비트 범위를 설정해놓음으로써, 이를 사용할 수 있게 된다.
상위 어드레스 비트(5)는 CPU에서 주어질 수 있는 메모리 맵의 영역에 벗어나는 메모리 어드레스 영역을 사용하고자 할 때 설정하는 것으로 상위 메모리 어드레스 영역은 PCI 인터페이스 제어부(21c) 설계시에 사용할 용량의 범위에 따라 미리 적절한 비트 범위로 설정된다.
선택 비트(6)는 메모리 모듈들을 직접 억세스하고 신호 드라이브의 팬아웃 문제점등을 해결하고 확장성의 용이성을 고려하여 설정된다. 하위 어드레스 영역의 최대값에서 최소 1이상의 비트를 할애하여야 한다.
PCI 인터페이스 제어부의 동작 알고리즘은 다음과 같다.
PCI 인터페이스 제어부(21c)의 설계시에 하위 어드레스 비트(4), 상위 어드레스 비트(5) 및 선택 비트(6)는 미리 적절한 값으로 설정된다. 이때 PCI 인터페이스를 위해, PCI 명령 중 PCI 메모리 리드/라이트 명령으로 대용량의 어드레싱을 하기 위해, 메모리 억세스 전에 I/O 리드/라이트(2)를 통하여 상위 어드레스 비트를 레지스터부(7)에 미리 설정한다. 메모리 억세스시 하위 어드레스 비트를 어드레싱 하는데, I/O 인터페이스로 쓰여진 상위 비트와 연결하여 [상기 상위 어드레스 비트 + 하위 어드레스 비트 = 총 어드레스 비트]를 억세스 메모리 어드레스 비트로 사용한다. 레지스터의 최상위 비트는 메모리 모듈을 선택하기 위해 사용된다.
이를 보다 상세히 설명하면, 상기 CPU에서 측에서 바라보는 하위 어드레스라 함은 PCI 메모리 어드레스 영역을 가리키는 것으로서, 기본적으로 CPU 측에서 PCI 장치에서 사용되는 메모리 어드레스 영역이다. 이 영역은 메모리 맵 상에서 수 기가바이트 단위의 메모리 맵을 사용할 수 없으며, PCI 메모리 어드레스 영역은 시스템 메모리 맵 상에 한정되어 있으므로, 대용량의 메모리 어드레스 영역을 사용하기 위해 PCI 인터페이스를 통하여 내부의 수 기가바이트 메모리 데이터 영역에 실제 메모리 어드레스로 접근하여 데이터를 리드/라이트하는 방식을 가진다.
예를 들어, 32비트 어드레스 영역을 갖는 CPU 시스템에서 본 발명에 따른 방법을 적용할 경우에 CPU 측에서 바라보는 하위 어드레스를 19비트로 사용하기로 결정하여 CPU에서 바라보는 메모리 맵 영역을 1MB로 할당하여 놓고, I/O 리드/라이트 할 상위 어드레스를 11비트(2048 바이트)를 할당하고 , 선택 비트로서 2비트를 할당하여 PCI/메모리 컨트롤러를 설계하였을 경우에 이 컨트롤러의 사용 가능한 용량은 32기가바이트가 되며 이는 하기와 같이 계산할 수 있다.
- 하위 어드레스 영역 : 1Mbyte (19bit)
- 상위 어드레스 영역 : 2048byte (11bit)
- 하위, 상위의 영역 : 4byte(32bit)
- 선택 비트 영역 : 2bit(4개 영역)
- 총용량 : ((1MByte * 2KByte) * 4byte) * 4 = 32Gbyte
이와 같은 방식으로 하위 어드레스 비트, 상위 어드레스 비트, 선택 비트를 32비트 어드레스 영역의 범위한도에서만 적용 시에도 128만 테라바이트까지도 사용가능하게 되며, 이는 64비트, 128비트, 512비트 어드레스 영역을 확장하여 적용할 경우에는 천문학적인 용량의 범위를 제어할 수 있게 된다. 따라서 시스템의 변화와 용량의 요구치가 기하 급수적으로 늘어난다고 하더라도 용량의 제약을 벗어날 수 있게 된다.
도 4는 본 발명의 일 실시예에 따른 시스템의 확장을 보여주고 있다. 도 4를 참조하면, 본 발명의 일 실시예에 따라 구현된 시스템은 PCI 버스를 통해 하드웨어적인 변화를 최소화하여 확장시킬 수 있게 되며, 용량 확장을 위해 필요시에 PCI 버스 상에 PCI 브리지(11)를 구비하여 PCI 버스를 확장한다. 또한 도 4를 참조하면, SCSI 컨트롤러(120)를 이용하여 PCI 버스를 통하여 외부 인터페이스와의 데이터 전송을 할 수 있도록 함으로써, 본 발명에서 적용한 ultra-160 SCSI 방식뿐만 아니라 IDE, ATA, IEEE1394 등과 같은 다양한 데이터 버스 전송 방식으로 변환을 할 경우에도 쉽게 변경 가능하도록 한다.
상기와 같이 본 발명의 일 실시예에 따른 데이터 저장 시스템이 이루어질 수 있으며, 한편 상기한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나 여러 가지 변형이 본 발명의 범위를 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 청구범위와 청구범위의 균등한 것에 의하여 정하여져야 할 것이다.
상기한 바와 같이, 본 발명에 따른 데이터 저장 시스템은 고성능 및 안정성을 가지는 대용량의 메모리 저장 기능을 수행할 수 있다. 현재 고성능 SCSI 버스의 경우 최고 320Mbyte/s 전송 속도를 제공하고 있으나, 범용적인 하드디스크 드라이브는 최고 43Mbyte/s의 성능밖에 제공하지 못하고 있다. 이에 비해 본 발명에 따른 데이터 저장 장치는 내부 메모 억세스를 위하여 예를 들어, PCI 66MHz/64Bit 버스를 적용하여 최고 528MHz/s의 전송 속도를 제공함으로써, SCSI 버스의 최고 전송 속도를 충분히 만족시키며, 일반 하드디스크 드라이브와 비교하여 볼 때 최고 12배의 성능 향상을 가져온다.

Claims (6)

  1. 데이터 저장 시스템에 있어서,
    미리 설정된 외부 버스를 미리 설정된 내부 버스와 인터페이스하는 인터페이스 제어부와,
    다수의 메모리 블록으로 구성되며, 상기 내부 버스 상으로 입력되는 데이터를 해당 메모리 블록을 구동시켜 저장하는 메모리 모듈과,
    시스템의 전체 동작을 총괄적으로 제어하며, 상기 인터페이스 제어부를 통해 입력되는 외부 데이터 포맷과 상기 내부 데이터 포맷을 상호 변환하는 제어 모듈을 포함하여 구성함을 특징으로 하는 데이터 저장 시스템.
  2. 제1항에 있어서, 상기 외부 버스는 IDE, ATA, IEEE1394 또는 Ultra-160 SCSI 중 선택된 인터페이스 버스이며, 상기 내부 버스는 PCI 인터페이스 버스임을 특징으로 하는 데이터 저장 시스템.
  3. 제1항에 있어서, 상기 메모리 모듈의 메모리 블록은 SDRAM, 램버스(Rambus) DRAM, DDR에서 선택된 하나로 구성될 수 있음을 특징으로 하는 데이터 저장 시스템.
  4. 제1항에 있어서, 상기 메모리 모듈의 메모리 블록은 계층적으로 분산되어 구성되며, 접근하는 주소의 해당 메모리 블록만을 구동하는 메모리 컨트롤러를 구비함을 특징으로 하는 데이터 저장 시스템.
  5. 제4항에 있어서, 상기 메모리 컨트롤러는
    상기 내부 버스와 명령, 제어, 데이터 신호처리를 담당하며, 다수의 서브 메모리 제어부와의 브리지 역할을 담당하는 내부 메모리 제어부와,
    상기 계층적으로 분산된 메모리 블록을 각각당 제어를 위해 구성되는 서브 메모리 제어부를 포함하여 구성되며,
    상기 서브 메모리 제어부는 상기 내부 메모리 제어부의 명령에 의해 해당 메모리 블록의 직접적인 리드/라이트 기능과 해당 메모리만 구동시키며 나머지 메모리는 저전력으로 유지함을 특징으로 하는 데이터 저장 시스템.
  6. 제5항에 있어서, 상기 내부 메모리 제어부는
    데이터 주소 저장을 위한 미리 설정된 상위, 하위 어드레스 비트, 선택 비트를 갖는 레지스터부를 포함하며,
    상기 하위 어드레스 비트는 상기 제어 모듈의 종속적인 메모리 맵 내의 설정 영역의 주소를 위해 미리 설정된 영역이며, 상기 상위 어드레스 비트는 상기 제어 모듈에서 주어질 수 있는 메모리 맵의 영역에 벗어나는 메모리 어드레스 영역을 위해 미리 설정된 영역이며, 상기 선택 비트는 상기 메모리 모듈 중 하나를 선택하기 위해 미리 설정된 영역임을 특징으로 하는 데이터 저장 시스템.
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